JPS5831459A - 磁気バブルメモリ装置 - Google Patents
磁気バブルメモリ装置Info
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- JPS5831459A JPS5831459A JP56128759A JP12875981A JPS5831459A JP S5831459 A JPS5831459 A JP S5831459A JP 56128759 A JP56128759 A JP 56128759A JP 12875981 A JP12875981 A JP 12875981A JP S5831459 A JPS5831459 A JP S5831459A
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- memory module
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数個の磁気バブルチップを並列動作させる
磁気バブルメモリ装置に関するものである。
磁気バブルメモリ装置に関するものである。
磁気バブルメモリは、高信頼性を有する小型。
高密度の不揮発性メモリとして、各種の電子機器に応用
さnている。
さnている。
ところで、この磁気バブルメモリは、シリアルメモリで
アシ、磁気バブルを転送することによって情報の書き込
み、読み出しを行なっているため1デ一タ転送速度は磁
気バブルの転送速度に依存している。したがって、デー
タ転送速度を上げるためには、磁気バブルの駆動速度を
上げる。すなわち、回転磁界周波数を上げることが最も
単純である。
アシ、磁気バブルを転送することによって情報の書き込
み、読み出しを行なっているため1デ一タ転送速度は磁
気バブルの転送速度に依存している。したがって、デー
タ転送速度を上げるためには、磁気バブルの駆動速度を
上げる。すなわち、回転磁界周波数を上げることが最も
単純である。
しかしながら、フィルによる回転磁界を用いているので
、駆動周波数の上昇に伴なってコイルの損失が増す丸め
に、500kH!以上の高速駆動は困難でおる。そこで
、複数の愚見バブルチップを用い、それら全並列動作さ
せることにより、メモリシステムとしてのデータ転送速
度を上げることが行なわれている。
、駆動周波数の上昇に伴なってコイルの損失が増す丸め
に、500kH!以上の高速駆動は困難でおる。そこで
、複数の愚見バブルチップを用い、それら全並列動作さ
せることにより、メモリシステムとしてのデータ転送速
度を上げることが行なわれている。
第1図は従来のこの種磁気バブルメモリ装置の構成を示
すもので、複数の磁気バブルチップ1−1〜1−nK共
通にコシトローラ2、クロック発生器3およびタイミン
グ発生器4を設け、バブルチップ1−1〜1−n’5同
一のクロックによシ同時に駆動するようになっている。
すもので、複数の磁気バブルチップ1−1〜1−nK共
通にコシトローラ2、クロック発生器3およびタイミン
グ発生器4を設け、バブルチップ1−1〜1−n’5同
一のクロックによシ同時に駆動するようになっている。
すなわち、クロック発生器3からのクロックに基づいて
、タイきング発生器4において各種のタイ2/グ信号を
発生し、そのタイミング信号をバブル駆動回路5に入力
し、対応するバブルチップ1’−1〜1−nt−駆動す
る。また、コントローラ2では、回転磁界およびバブル
チップ上の各ゲートの動作の制御を行ったシ、各バブル
チップに対するシリアルデータを中央処理装置6のバス
システムにおけるデータフォーマットに変換したりする
。
、タイきング発生器4において各種のタイ2/グ信号を
発生し、そのタイミング信号をバブル駆動回路5に入力
し、対応するバブルチップ1’−1〜1−nt−駆動す
る。また、コントローラ2では、回転磁界およびバブル
チップ上の各ゲートの動作の制御を行ったシ、各バブル
チップに対するシリアルデータを中央処理装置6のバス
システムにおけるデータフォーマットに変換したりする
。
このようにして、バブルチップ1−1〜1欠nと主メモ
リ7との間でバス8t−介してデータの転送を行なうこ
とができる。
リ7との間でバス8t−介してデータの転送を行なうこ
とができる。
このような従来のバブルメモリ装置では、コントローラ
2、クロック発生器3およびタイミング発生器管共通に
1個だけ設け、それらにより複数個のバブルテップ1−
1〜1−nt−制御するようになっているので、磁気バ
ブルメモリ装置の応用システムにおける、多様なデータ
転送速度、データフォーマットに対する要求に対処する
ために、個々の応用システム毎に、その要求に応じて実
装ボードの設計全行なわなければならず、拡張性に乏し
く、コストの上昇を招いていた。
2、クロック発生器3およびタイミング発生器管共通に
1個だけ設け、それらにより複数個のバブルテップ1−
1〜1−nt−制御するようになっているので、磁気バ
ブルメモリ装置の応用システムにおける、多様なデータ
転送速度、データフォーマットに対する要求に対処する
ために、個々の応用システム毎に、その要求に応じて実
装ボードの設計全行なわなければならず、拡張性に乏し
く、コストの上昇を招いていた。
本発明の目的は、個々の応用システムの要求に応じたデ
ータ転送速度を有する低価格磁気バブルメモリ装置を提
供することにある。
ータ転送速度を有する低価格磁気バブルメモリ装置を提
供することにある。
このような目的を達成するために、不発明では、少くと
も1個のバブルチップを含む磁気バブルメモリモジュー
ルを複数個備え、それぞれの磁気/(プルメモリモジエ
ール金それぞれ異なるクロックで非同期的に動作させ、
それぞれに割り付けられた主メモリとの間でデータ転送
を行なうようにしたことに特徴がある。
も1個のバブルチップを含む磁気バブルメモリモジュー
ルを複数個備え、それぞれの磁気/(プルメモリモジエ
ール金それぞれ異なるクロックで非同期的に動作させ、
それぞれに割り付けられた主メモリとの間でデータ転送
を行なうようにしたことに特徴がある。
以下、本発明の実施例を図面により詳細に説明する。
第2図は不発明による磁気バブルメモリ装置の全体構成
の一例を示すものである。
の一例を示すものである。
図において、9−1〜9−(lは磁気バブルメモリモジ
ュールで、そnぞれ、バブルチップ11、コントローラ
12、りaツク発生器13、タイミング発生器14およ
びバブル駆動回路15を有している。筐た、10は主メ
モリ7と各磁気I(プルメモリモジュール9−1〜9−
nとの間のデータ転送を制御するバス制御回路である。
ュールで、そnぞれ、バブルチップ11、コントローラ
12、りaツク発生器13、タイミング発生器14およ
びバブル駆動回路15を有している。筐た、10は主メ
モリ7と各磁気I(プルメモリモジュール9−1〜9−
nとの間のデータ転送を制御するバス制御回路である。
その他の符号は第1図の同じ符号のものに対応している
。
。
図の工うに、複数個の磁気バブルメモリモジュール9−
1〜g−nは、中央処理装置6、主メモリ7を結合して
いるデータバス8に11続されており、また、バス制御
回路10は、](ス8に接続されるとともに、それぞれ
の磁気バブルメモリCジュール9−1〜9− Hに接続
されている。
1〜g−nは、中央処理装置6、主メモリ7を結合して
いるデータバス8に11続されており、また、バス制御
回路10は、](ス8に接続されるとともに、それぞれ
の磁気バブルメモリCジュール9−1〜9− Hに接続
されている。
そして、各磁気バブルメモリモジュール9−1〜g−n
は、クロック発生器13、タイミング発生器14を備え
、そnぞれを非同期的に動作させており、[へ各メモリ
モジュール9−1〜9−nはコントローラ12t−備え
、それぞれを独立に制御するようになっている。要する
に、各メモリモジュールハ、コントローラt2、クロッ
ク発生器13t−内蔵しており、それ自身で完成し九1
つのメモリを構成している。
は、クロック発生器13、タイミング発生器14を備え
、そnぞれを非同期的に動作させており、[へ各メモリ
モジュール9−1〜9−nはコントローラ12t−備え
、それぞれを独立に制御するようになっている。要する
に、各メモリモジュールハ、コントローラt2、クロッ
ク発生器13t−内蔵しており、それ自身で完成し九1
つのメモリを構成している。
バス制御回路10は、非同期で動作しているメモリモジ
ュール9−1〜g−nと主メモリ7との間のダイレクト
・メモリ・アクセス(以下、DMAとい、う。)に基づ
くデータ転送を制御する役目をするもので、各メモリモ
ジュール9−1〜g −nからのデータ転送要求を受は
付け、データ転送の条件がととのえば、そのメモリモジ
ュールに対して承wlを与えて、主メモリとメモリモジ
ュールとの関でデータの転送を行なう。個々のメモリモ
ジュール9−1〜9−nは非同期で動作するため、メモ
リモジュール9−1〜g−oへの書き込み、それからの
読み出しに対してデータの対応関係を確定させるために
、そnぞれのメモリモジュール9−1〜9−nに対応さ
せて、主メモリ71に割り付けておく必要がある。その
九めの王メモリの割シ付は方法の例につき第3図(句お
よび(b)によシ説明する。
ュール9−1〜g−nと主メモリ7との間のダイレクト
・メモリ・アクセス(以下、DMAとい、う。)に基づ
くデータ転送を制御する役目をするもので、各メモリモ
ジュール9−1〜g −nからのデータ転送要求を受は
付け、データ転送の条件がととのえば、そのメモリモジ
ュールに対して承wlを与えて、主メモリとメモリモジ
ュールとの関でデータの転送を行なう。個々のメモリモ
ジュール9−1〜9−nは非同期で動作するため、メモ
リモジュール9−1〜g−oへの書き込み、それからの
読み出しに対してデータの対応関係を確定させるために
、そnぞれのメモリモジュール9−1〜9−nに対応さ
せて、主メモリ71に割り付けておく必要がある。その
九めの王メモリの割シ付は方法の例につき第3図(句お
よび(b)によシ説明する。
今、メモリモジュール9−1〜g−nの数が4個であり
、データ転送を行なう主メモリ7の先頭アドレスyhと
すると、第3図(a)に示すように、主メモリ7のアド
レスh、h+4.h+8.・・・・・・・・・、h−)
4n[第1図のメモリモジュール9−IK1アドアドレ
ス1.h+5.・・・・・・・・・、h+1+4nを第
2のメモリモジュール9−2に% h+2゜h+6.・
・・・・・・・・、h+2+41を第3のメモリモジュ
ール9−3に、h+3.h+7.・・・・・・・・・。
、データ転送を行なう主メモリ7の先頭アドレスyhと
すると、第3図(a)に示すように、主メモリ7のアド
レスh、h+4.h+8.・・・・・・・・・、h−)
4n[第1図のメモリモジュール9−IK1アドアドレ
ス1.h+5.・・・・・・・・・、h+1+4nを第
2のメモリモジュール9−2に% h+2゜h+6.・
・・・・・・・・、h+2+41を第3のメモリモジュ
ール9−3に、h+3.h+7.・・・・・・・・・。
h+3+41t−144のメモリモジュー ル9−4に
それぞれ割シ付けることにより、各メモリモジュールに
対して主メモリを1語単位で循環的に順次割り付けるよ
うにする。
それぞれ割シ付けることにより、各メモリモジュールに
対して主メモリを1語単位で循環的に順次割り付けるよ
うにする。
1九、各メモリモジュールのブロック容量tpとすると
、第3図0)に示すように、主メモリのアドレスh−h
−1+1)?第1のメモリモジュールにh+p〜h−1
+2pt−第2のメモリモジュールに、h+2p〜h−
1+3pt−第3のメモリモジュールに、h+ap〜h
−1+4pを44のメモリモジュールにそnぞれ割り付
けることにより、各メモリモジュールに対して主メモリ
を1ブロック単位で循環的に割り付けるようにしてもよ
い。
、第3図0)に示すように、主メモリのアドレスh−h
−1+1)?第1のメモリモジュールにh+p〜h−1
+2pt−第2のメモリモジュールに、h+2p〜h−
1+3pt−第3のメモリモジュールに、h+ap〜h
−1+4pを44のメモリモジュールにそnぞれ割り付
けることにより、各メモリモジュールに対して主メモリ
を1ブロック単位で循環的に割り付けるようにしてもよ
い。
パス制御回路10では、このようにして割り付けされた
主メモリと、メモリモジュールとの間でデータの転送を
行なうようになっている。上述したように、各メモリモ
ジュールは非同期的に動作しているために、データの転
送は主メモリ7のアドレス順には行なわれないが、全メ
モリモジエールの動作終了時には、全データが対応関係
を満たして転送されているの、で4個のバブルチップを
同期的に並列動作させ九場合に等しいデータ転送速度金
得ることができる。
主メモリと、メモリモジュールとの間でデータの転送を
行なうようになっている。上述したように、各メモリモ
ジュールは非同期的に動作しているために、データの転
送は主メモリ7のアドレス順には行なわれないが、全メ
モリモジエールの動作終了時には、全データが対応関係
を満たして転送されているの、で4個のバブルチップを
同期的に並列動作させ九場合に等しいデータ転送速度金
得ることができる。
上述した実施例からも解るように、本発明では個々のメ
モリモジュールについてみると、コントローラ、クロッ
ク発生器を内蔵してお9、それ自身で完成した1つのメ
モリを構成しておシ、このように完成された量産品種メ
モリモジュールを要求に応じて所望数だけデータバスに
接続し、それら會バス制御回路で並列動作させてデータ
転送速度を向上させているので、第1図の従来技術のよ
うに、応用システムからの要求に応じて実装ボードの設
計?JP!0直す必要がなく、それだけコストを低くす
ることができる。
モリモジュールについてみると、コントローラ、クロッ
ク発生器を内蔵してお9、それ自身で完成した1つのメ
モリを構成しておシ、このように完成された量産品種メ
モリモジュールを要求に応じて所望数だけデータバスに
接続し、それら會バス制御回路で並列動作させてデータ
転送速度を向上させているので、第1図の従来技術のよ
うに、応用システムからの要求に応じて実装ボードの設
計?JP!0直す必要がなく、それだけコストを低くす
ることができる。
なお、第2図では、各メモリモジュール9−1〜g −
nがそれぞtL1個のメモリチップを有している場合に
ついて説明し九が、複数個のメモリチップを備えている
場合も同様に適用できる。
nがそれぞtL1個のメモリチップを有している場合に
ついて説明し九が、複数個のメモリチップを備えている
場合も同様に適用できる。
このようにして、非同期で動作する各メモリモジュール
9−1〜9−flとしては、例えば、汎用のIMbバブ
ルメモリボードBELO810が使用できる。
9−1〜9−flとしては、例えば、汎用のIMbバブ
ルメモリボードBELO810が使用できる。
第4図は、主メモリと各メモリモジュールとの間のDM
Aによるデータ転送を制御するパス制御回路の具体的構
成の一例を示すもので、4個のメモリモジュールからな
る例を示している。また、第5図は第4図のパス制御回
路の動作タイミン゛グを示すタイミングチャートである
。
Aによるデータ転送を制御するパス制御回路の具体的構
成の一例を示すもので、4個のメモリモジュールからな
る例を示している。また、第5図は第4図のパス制御回
路の動作タイミン゛グを示すタイミングチャートである
。
第4図において5.101は、例えば、IN’rEL8
257からなるDMAコントローラ、102はレジスタ
、103はコーダ、104は2ビツト加算器、8tFi
アドレスバス、82ttf−タバスを示す。また、DM
Aコントローラ101には、主メモリのアドレスを指定
するアドレスカウンタ165およびデータ転送のバイト
数を示すバイトカウンタ106が備えられている。
257からなるDMAコントローラ、102はレジスタ
、103はコーダ、104は2ビツト加算器、8tFi
アドレスバス、82ttf−タバスを示す。また、DM
Aコントローラ101には、主メモリのアドレスを指定
するアドレスカウンタ165およびデータ転送のバイト
数を示すバイトカウンタ106が備えられている。
w45図において、(a)は中央処理装置6の基本クロ
ック、(b)はDMAコントローラ101のクロック、
(C1)〜(C4)はそnぞれメモリモジュ−ル9−1
〜9−4からのDMA要求信号DREQl−DREQ4
、(d)は中央処理装置6へのホールド要求信号HRE
Q、(C)中央処理装置6からのホールド承認信号HA
CK、(fl ) 〜(f4)はメモリモジュール9
−1〜9−4への今 DMA転送承認信号DACKI−DACKI。
ック、(b)はDMAコントローラ101のクロック、
(C1)〜(C4)はそnぞれメモリモジュ−ル9−1
〜9−4からのDMA要求信号DREQl−DREQ4
、(d)は中央処理装置6へのホールド要求信号HRE
Q、(C)中央処理装置6からのホールド承認信号HA
CK、(fl ) 〜(f4)はメモリモジュール9
−1〜9−4への今 DMA転送承認信号DACKI−DACKI。
(gl)、(g2)は2ビツト児算器104の出力信号
AO,AIを示す。
AO,AIを示す。
以下、第4図の回路の動作を第5図のタイミングチャー
トを参照しながら説明する。
トを参照しながら説明する。
メモリモジュール9−1〜9−4と主メモリ7との”間
でDMAによるデータ転送を行なう場合、まず、中央処
理装置6では、主メモリ7のデータ転送エリアを決め、
その先頭アドレスfrとした時、そのアドレスrおよび
r+1.r+2.r+3を4で割った時の商p、−wp
sと余りqo〜Qs t−求め、すなわち、r=4p、
+qo 、r+1=4p、+q1.r+2=4p、+q
、、r+3=4pm+Q、’を満足するp0〜Psおよ
びQ、%q、求め、そnらをデータノ(ス82t−介し
てバス制御回路10に送出する。バス制御回路10では
、その内のp0〜p、をDMAコントローラー01に取
シ込み、アドレスカウンター05の各メモリモジュール
9−1.9−2.9=−3゜9−4対応位置にpo e
po s ps * ps t’それ/ それ設定する一方、Qo?レジスター02に格納する。
でDMAによるデータ転送を行なう場合、まず、中央処
理装置6では、主メモリ7のデータ転送エリアを決め、
その先頭アドレスfrとした時、そのアドレスrおよび
r+1.r+2.r+3を4で割った時の商p、−wp
sと余りqo〜Qs t−求め、すなわち、r=4p、
+qo 、r+1=4p、+q1.r+2=4p、+q
、、r+3=4pm+Q、’を満足するp0〜Psおよ
びQ、%q、求め、そnらをデータノ(ス82t−介し
てバス制御回路10に送出する。バス制御回路10では
、その内のp0〜p、をDMAコントローラー01に取
シ込み、アドレスカウンター05の各メモリモジュール
9−1.9−2.9=−3゜9−4対応位置にpo e
po s ps * ps t’それ/ それ設定する一方、Qo?レジスター02に格納する。
また、同時に、中央処理装置6からデータバス82t−
介して転送バイト数bt−DMAコントローラー01に
送り、その値をバイトカウンター06の内のメモリモジ
ュール対応位置に格納する。これらの格納仕置を示すア
ドレスはアドレスバス81t−介して送られる。
介して転送バイト数bt−DMAコントローラー01に
送り、その値をバイトカウンター06の内のメモリモジ
ュール対応位置に格納する。これらの格納仕置を示すア
ドレスはアドレスバス81t−介して送られる。
次に、各メモリモジュール9−1〜9−4−t”H1中
央処理装置6からの指示で動作を開始し、データ転送可
能な状態になれば、そnぞれDMA!!求信号DREQ
I 〜DREQ4kDMAコy)o−ラ101に送る。
央処理装置6からの指示で動作を開始し、データ転送可
能な状態になれば、そnぞれDMA!!求信号DREQ
I 〜DREQ4kDMAコy)o−ラ101に送る。
DMA=rン)a−5101では、所定のタイミングt
、でDMA要求を受は付け、いずれかのメモリモジュー
ルからDMA要求が娶れば、中央処理装置6に対してホ
ールド要求信号HREQt−送出し、中央処理装f6’
tパス8から切シ離すことを要求する。中央処理装置6
では、この要求に基づいてバス8からの切シ離しを行な
う一方、DMAコントローラ101にホールド承認信号
HACKを送る。−万、DMAコントローラ101では
、DMA要求を受は付けたタイミングt11でに第゛5
図(C1)〜(C4)に示すように複数個のメモリモジ
ュール9−2.9−3゜9−4からDMA1!求がめっ
た場合、所定の優先順位に基づいて1つのメモリモジュ
ール9−2を選択して置き、中央処理装置6からホール
ド承認信号HACKがタイミングt、で°幽られて来る
と、選択され九メモリモジュール9−2にDMA承認信
号DhcKz*送出する一方、この承認信号をコτダ1
03に送り、そこで、2ビツトの信“号、例えば、”’
01”に変換し、2ビツト加算器104に7JIえる。
、でDMA要求を受は付け、いずれかのメモリモジュー
ルからDMA要求が娶れば、中央処理装置6に対してホ
ールド要求信号HREQt−送出し、中央処理装f6’
tパス8から切シ離すことを要求する。中央処理装置6
では、この要求に基づいてバス8からの切シ離しを行な
う一方、DMAコントローラ101にホールド承認信号
HACKを送る。−万、DMAコントローラ101では
、DMA要求を受は付けたタイミングt11でに第゛5
図(C1)〜(C4)に示すように複数個のメモリモジ
ュール9−2.9−3゜9−4からDMA1!求がめっ
た場合、所定の優先順位に基づいて1つのメモリモジュ
ール9−2を選択して置き、中央処理装置6からホール
ド承認信号HACKがタイミングt、で°幽られて来る
と、選択され九メモリモジュール9−2にDMA承認信
号DhcKz*送出する一方、この承認信号をコτダ1
03に送り、そこで、2ビツトの信“号、例えば、”’
01”に変換し、2ビツト加算器104に7JIえる。
この時、2ビツト加算器104にはレジスタ10202
ビツトの情報が加えられているので、これらの加算t−
2ビツト加算器104で行ない、加算給米を主メモリ7
のアドレスの下位ビット信−410,AIとして出力す
る。
ビツトの情報が加えられているので、これらの加算t−
2ビツト加算器104で行ない、加算給米を主メモリ7
のアドレスの下位ビット信−410,AIとして出力す
る。
また、DMAコント・ローラ101では、データ転送を
行なうメモリモジュールに対応するアドレスカウンタ1
05の内容を読み出し、アドレスバス8・′1にメモリ
7のアドレスの上位ビットを表わ −す信号人2〜A1
5として送出する。アドレスバス81に送出さfL九信
号AO〜A15は主メモリ7に送られる。なお、上述し
た例では、主メモリ7のアドレスが16ビツトで嵌わさ
れる場合を示した。
行なうメモリモジュールに対応するアドレスカウンタ1
05の内容を読み出し、アドレスバス8・′1にメモリ
7のアドレスの上位ビットを表わ −す信号人2〜A1
5として送出する。アドレスバス81に送出さfL九信
号AO〜A15は主メモリ7に送られる。なお、上述し
た例では、主メモリ7のアドレスが16ビツトで嵌わさ
れる場合を示した。
このようにして、所望のメモリモジュールと主メモリと
0間で、予じめ定められたメモリアドレス割シ付けて従
って、データ転送がなされることになる。このようにし
て、メモリモジュール9−2での1バイトのデータ転送
が終ると、ホールド要求信号HREQ?オフにし、中央
処理装置6のバス8からの切シ離しを解除する。また、
アドレスカウンタ105およびバイトカ9ンタ106の
内のメモリモジュール“9−2対応部分t−1だけカウ
ントアツプおよびカウントダウンする。
0間で、予じめ定められたメモリアドレス割シ付けて従
って、データ転送がなされることになる。このようにし
て、メモリモジュール9−2での1バイトのデータ転送
が終ると、ホールド要求信号HREQ?オフにし、中央
処理装置6のバス8からの切シ離しを解除する。また、
アドレスカウンタ105およびバイトカ9ンタ106の
内のメモリモジュール“9−2対応部分t−1だけカウ
ントアツプおよびカウントダウンする。
次に、DMAコントローラ101では、所定のタイミン
グt、で、DMA要求を受は付け、優先度の高いメモリ
モジュールを選択して、上述したようなデータ転送を行
なう。
グt、で、DMA要求を受は付け、優先度の高いメモリ
モジュールを選択して、上述したようなデータ転送を行
なう。
なお、上述した実施例では、メモリモジュールと主メモ
リとの間で直接データ転送を行なうDMAによるデータ
転送の例について説明したが一中央処理装一゛6が介在
してデータ転送全行なうPIO(p rogramme
d i / Q ) t−使っ−t4!(、ソノ場
合には、バス制御回路lOは省略され、その代シの動作
を中央処理装置6のプログラムで行なうことにカる。
リとの間で直接データ転送を行なうDMAによるデータ
転送の例について説明したが一中央処理装一゛6が介在
してデータ転送全行なうPIO(p rogramme
d i / Q ) t−使っ−t4!(、ソノ場
合には、バス制御回路lOは省略され、その代シの動作
を中央処理装置6のプログラムで行なうことにカる。
以上述べ喪ように1本発明によれば、それぞれコントロ
ーラ、クロック発生器を内蔵したメモリモをエール全複
数個並列動作さぜることにより、応用システムの多様な
データ転送速度の要求に対して柔軟に対応できる低価格
の磁気バブルメモリ装置會得ることができる。
ーラ、クロック発生器を内蔵したメモリモをエール全複
数個並列動作さぜることにより、応用システムの多様な
データ転送速度の要求に対して柔軟に対応できる低価格
の磁気バブルメモリ装置會得ることができる。
第1図は従来の磁気バブルメモリ装置の構成図。
第2図は不発明による磁気バブルメモリ装置の一実施例
の構成図、第3図<11)およびΦ)はそnぞn本発明
による主メモリの割り付は方法の例を示す説明図、lj
l!4図は第2図のバス制御回路の具体°的構成の一例
を示す構成図、第5図は第4図の回路の動作を示すタイ
ミングチャートである。
の構成図、第3図<11)およびΦ)はそnぞn本発明
による主メモリの割り付は方法の例を示す説明図、lj
l!4図は第2図のバス制御回路の具体°的構成の一例
を示す構成図、第5図は第4図の回路の動作を示すタイ
ミングチャートである。
Claims (1)
- 【特許請求の範囲】 1、少くとも1個の磁気バブルチップと、核磁気バブル
チップを駆動するタイミングを決めるクロックを発生す
る発生手段と、上記磁気バブルチップの動作を制御する
制御手段とを有するメモリモジュールを複数個備え、各
メモリモジュールに対して主メモリのアドレスを所定の
単位で循環的に割シ付けし、非同期的に動作するメモリ
モジュールと、骸メモリモジュールに割り付けされた主
メモリとの間でデータの転送全行なえるようにしたこと
t−特徴とする磁気バブルメモリ装置。 2、上記メモリモジニールからのデータ転送要求を受は
付け、特定のメモリモジュールと上記主メモリとの間で
、・ダイレクト・メモリ・アクセスによるデータ転送を
行なう手段金偏え九ことを特徴とする特許請求範囲第1
項記載の磁気バルブメモリ装置。 3、各メモリモジュールに対して上記主メモリを1語単
位で割り付けするようKしたことt−特徴とする特許請
求範囲第1項または第2項記載の磁気パズルメモリ装置
。 4、各メモリモジュールに対して、そのlブロックに等
しい容量を単位として上記主メモリ金側シ付けるように
したことを特徴とする特許請求範囲第1項または第2項
記載の磁気バブルメモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56128759A JPS5831459A (ja) | 1981-08-19 | 1981-08-19 | 磁気バブルメモリ装置 |
GB08221877A GB2106674B (en) | 1981-08-19 | 1982-07-29 | Magnetic bubble memory device |
DE3228967A DE3228967C2 (de) | 1981-08-19 | 1982-08-03 | Speichereinrichtung mit einem Hauptspeicher und einer Magnetblasen-Speichervorrichtung |
US06/409,557 US4484309A (en) | 1981-08-19 | 1982-08-19 | Magnetic bubble memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56128759A JPS5831459A (ja) | 1981-08-19 | 1981-08-19 | 磁気バブルメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5831459A true JPS5831459A (ja) | 1983-02-24 |
Family
ID=14992755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56128759A Pending JPS5831459A (ja) | 1981-08-19 | 1981-08-19 | 磁気バブルメモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4484309A (ja) |
JP (1) | JPS5831459A (ja) |
DE (1) | DE3228967C2 (ja) |
GB (1) | GB2106674B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63172359A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ltd | 直接メモリアクセスシステム |
JPH03248243A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 情報処理装置 |
-
1981
- 1981-08-19 JP JP56128759A patent/JPS5831459A/ja active Pending
-
1982
- 1982-07-29 GB GB08221877A patent/GB2106674B/en not_active Expired
- 1982-08-03 DE DE3228967A patent/DE3228967C2/de not_active Expired
- 1982-08-19 US US06/409,557 patent/US4484309A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2106674B (en) | 1985-12-11 |
DE3228967A1 (de) | 1983-03-10 |
GB2106674A (en) | 1983-04-13 |
US4484309A (en) | 1984-11-20 |
DE3228967C2 (de) | 1986-05-15 |
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