JPH0563818B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えばイメージプリンタのフレー
ムメモリ等、ページ単位で画像情報を扱う画像メ
モリのアドレス分配方式に関する。

〔従来技術とその問題点〕

一般に、イメージプリンタは、ページを単位に
印刷処理を実行している。このため従来では、イ
メージプリンタへ画像データを送出する場合、画
像データを一旦、フレームメモリに記憶させ、１
ページ分の画像データが揃つた時点で、イメージ
プリンタへ送出している。

この際、イメージプリンタで扱うページ単位の
画像データは非常に情報量が多く、従つて大きな
容量のフレームメモリを必要とする。このため、
通常はフレームメモリを１ページ分だけ用意し
て、ホスト側からの書込みとイメージプリンタへ
の出力とを交互に繰返し、ホスト側から１ページ
分の画像データを上記フレームメモリに転送し
て、そのデータがプリンタに出力された後、次の
１ページ分の画像データを上記フレームメモリに
転送する手段をとつていた。

しかしながら、このような従来の印字制御手段
に於いては、印字出力中に、次ページの画像デー
タをフレームメモリに書込むことができず、１ペ
ージ分の印字出力を待つて次ページの画像データ
を書込まなければならないことから、印字処理に
多くの時間が費やされ、能率の良い高速印字が行
なえないという欠点があつた。

即ち、第１５図にａに示す如く、ホスト側から
のデータ書込み方向CWとイメージプリンタへの
データ出力方向Poutとが、常に同一であれば、
印字出力されたデータ記憶エリアより、順に、次
ページの画像データを書込むことが可能である
が、第１５図ｂに示す如く、書込みの方向CWと
読出し方向Poutとが互に異なる際は、既に書込
んだ１ページ分の画像データの出力を待つてから
次のページの画像データをを書込まなければなら
ず、従つて全体の印字処理速度が遅くなるという
問題があつた。

この際、フレームメモリを２つ用意して、交互
に使い分け、一方のフレームメモリが書込み中
は、他方のフレームモリが読出し（イメージプリ
ンタへの出力））を行なうように構成することが
考えられが、この際は、非常に高価な大容量のフ
レームメモリを２個用意しなければならないこと
から、製品コストが大幅に上昇してしまうという
問題があつた。

〔発明の目的〕

本発明は上記実情に鑑みなされたもので、ペー
ジ単位の画像情報を扱うイメージプリンタ等の画
像メモリに於いて、該メモリへの画像データの書
込み方向と読出し方向とが異なる場合であつて
も、１ページの画像データをイメージプリンタへ
出力中に、、その読出し終了領域に次ページの画
像データを書込むことができ、１ページ分の画像
メモリを有効に用いて、簡単かつ安価な構成によ
り高速印字を可能とした画像メモリのアドレス分
配方式を提供することを目的とする。

〔発明の要点〕

本発明は、記憶領域がｋ×１ブロツクに分割さ
れた画像メモリの書込みブロツクアドレス、及び
読出しブロツクアドレスを、ｍページをもつて一
循する特定ブロツク配列のブロツクアドレスに変
換するアドレス変換回路と、このアドレス変換回
路の書込み変換ページ、及び読出し変換ページを
交互に、かつ書込み変換ページを読出し変換ペー
ジに１ページ先行させて指持する変換ページ指定
手段と、上記画像メモリの書替え可能な領域が少
なくともｋブロツク、又は１ブロツク以上の所定
ブロツク数に達した際に、上記アドレス変換回路
で変換されたブロツクアドレスをもとに前記書替
え可能領域に次ページの画像情報を書込み手段と
を有して、上記画像メモリより１ページ分の画像
情報を読出している際に、同一記憶領域内の読出
し終了領域に所定ブロツク単位で次ページの画像
情報を書込む構成としたもので、これにより、上
記画像メモリへの画像データの書込み方向と読出
し方向とが異なる場合であつても、１ページの画
像データをイメージプリンタへ出力中に、その読
出し終了領域に次ページの画像データを書込むこ
とができ、１ページ分の画像メモリを有効に用い
て、簡単かつ安価な構成により高速印字制御を実
現できる。

〔実施例〕

以下、図面を参照して本発明の一実施例を説明
する。

第１図は本発明の一実施例を示すブロツク図で
あり、ここでは本発明に係るアドレス分配方式を
イメージプリンタ制御装置に適用した際のハード
ウエア構成を示している。

第１図に於いて、１０はイメージプリンタの制
御を行なうプリンタ制御装置全体の制御を司る
CPUであり、１１はCPUバス（CPU−BUS）、
１２はDMAバス（DMA−CONBUS）である。

１３はCPUバス１１を介してCPU１０に接続
されたメインRAM（Ｍ・RAM）１４は同メイン
ROM（Ｍ・ROM）である。１５は同じくCPUバ
ス１１を介してCPU１０に接続されホスト側機
器HOSTとの間で印字データ及び印字制御デー
タ等を遺り取りする外部接続用インターフエイス
部Ｉ・Ｆである。

１６は印字出力すべき１ページ分の画像データ
（イメージデータ）を貯えるフレームメモリＦ・
RAMであり、ここでは1Mバイトの記憶容量を
もち、所定の記憶容量単位をもつてｋ×ｉブロツ
クに区分されるもので、その詳細は後述する。１
７はフレームメモリ１６の画像データ（イメージ
データ）を入出力するフレームメモリバスＦ・
BUSであり、ここでは２バイト分のデータ幅を
もつ。

１８はフレームメモリ１６に貯えられたデータ
をページ単位をもつて印字出力するイメージプリ
ンタである。１９はイメージプリンタ１８へのデ
ータ転送時に於いてフレームメモリ１６をアクセ
ス制御するDMAコントローラDMACである。２
０はこのDMAコントローラ１９より出力される
読出しアドレスDMAアドレス、及びCPU１０よ
り出力される書込みアドレス（CPUアドレス）
をそれぞれ上記フレームメモリ１６の分割ブロツ
クを単位にアドレス変換するアドレス変換回路
Ａ・CONであり、その詳細は後述する。

２１はインターフエイス回路１５を介して入力
されたパターン変換処理対象となる１文字分の文
字コードまたはイメージデータをラツチするデー
タラツチ回路であり、２２はこのデータラツチ回
路２１にラツチされた文字コードをもとに対応す
る文字パターンを生成するキヤラクタジエネレー
タCG・ROMである。

２３は上記キヤラクタジエネレータ２２より生
成されたドツトパターンデータ、又はデータラツ
チ回路２１にラツチされたイメージデータを、後
述するシフトセレクト回路２４、及びシフトカウ
ンタ２５の制御の下に、ドツト単位でシフト制御
するシフトレジスタであり、ここでは９個の８ビ
ツトシフトレジスタSR１〜SR９がビツトシリア
ルに従属接続され、パターン変換処理のためのド
ツト選択（３×３ドツト、又は２×２ドツト）
と、フレームメモリ１６へのパターン展開（パタ
ーン書込み）時に於けるバツフア及びパターン合
成に供されるもので、例えば24×24ドツトマトリ
クスを32×32ドツトマトリクスの印字ドツトサイ
ズに変換すべく３×３ドツトを４×４ドツトに変
換する4/3変換時に於いては、キヤラクタジエネ
レータ２２より発生された24ドツト単位のドツト
パターンデータをレジスタSR１〜SR９に24ドツ
ト×３スライス分貯えた後、レジスタSR３，SR
６，SR９の各下位３ビツトよりパラレルに３×
３ドツト単位で後述するパターン変換回路３０の
データラツチ回路３１に送出し、又、フレームメ
モリ１６へのパターン展開時に於いては、パター
ン変換回路３０によりパターン変換されたドツト
パターンデータをビツトシリアルモードでレジス
タSR１，SR２に貯え、フレームメモリ１６の書
込み番地領域のデータ（２バイト）をパラレルモ
ードでレジスタSR５，SR６に貯えた後、シフト
セレクト回路２４、及びオア回路OR１を介して
対応ドツト毎に重畳しレジスタSR７，SR８にシ
フトした後、フレームメモリバス１７を介してフ
レームメモリ１６に書込む。

２４は上記シフトレジスタ２３のシフト機能
（接続構成）を選択的に切替えるシフトセレクタ
回路Ｓ・Ｓであり、後述するフリツプフロツプ５
６より“１”レベルのキヤラクタリード信号Ｃ・
Ｒ＝“１”が出力されてフレームメモリ１６への
バターン展開処理モードを示しているとき、アン
ドゲートA0の出力が“０”（180゜変換せず）であ
る際は、レジスタSR１，SR２に貯えられた16ビ
ツトのドツトパターンデータを入力順にオアゲー
トOR１を介してレジスタSR７，SR８へ供給制
御し、又、アンドゲートA0の出力が“１”（180゜
変換時）である際は、レジスタSR１，SR２に貯
えられた16ビツトのドツトパターンデータを入力
順とは逆の順序でオアゲートOR１を介してレジ
スタSR７，SR８へ供給制御する。２５は上記シ
フトレジスタ２３のシフト動作を制御するシフト
カウンタＳ・Ｃであり、後述する入出力制御回路
２６よりシフト値２４、及びシフトスタート信号
Ｓ・STARTを受けて、レジスタSR１〜SR９を
１ビツト単位で順次、24ビツト分シフト制御し、
シフト終了に伴つてシフト終了信号Ｓ・ENDを
出力するとともに、後述するタイミング制御回路
４２からのシフト動作制御信号SFTの期間に亘
り、クロツクCLKに従うシフトクロツクＳ・
CLKを３ビツト分、又は２ビツト分、出力する。

２６はCPU１０、DMAコントローラ１９等と
の間で各種の制御信号を遺り取り出し、パターン
変換処理とフレームメモリ１６へのパターン展開
処理の各動作を制御する入出力制御回路IO・
CONTであり、CPU１０との間では、初期化制
御信号INIT、イニシヤルセツト完了信号Ｉ・
END、シフトレジスタ２３のレジスタSR１〜
SR３へのデータセツト完了信号Ｄ・END、変換
処理対象となる例えば24×３ドツト伏のデータを
シフトレジスタ２３へ入力するためのデータ要求
信号Ｄ・REQ等を遺り取りし、DMAコントロー
ラ１９との間では、初期化制御信号INITシフト
レジスタ２３のレジスタSR５，SR６へのデータ
セツト完了信号Ｄ・END、フレームメモリ１６
から上記レジスタSR５，SR６へデータをセツト
するためのデータ要求信号Ｆ・REQ等を遺り取
りする。

３１乃至３８はそれぞれパターン変換回路３０
の構成要素をなすもので、３１は後述するイミン
グ制御回路４２からのラツチタイミング信号Ｃ・
LTを受けて、シフトレジスタ２３より出力さた
３×３ドツト（D0〜D8）、又は２×２ドツト
（D3、D4、D6、D7）のデータをラツチするデー
タラツチ回路DATA・Ｌ、３２はデータラツチ
回路３１に貯えられた３×３ドツト単位のドツト
パターンデータを４×４ドツト単位のドツトパタ
ーンデータに変換する4/3変換ROMであり、４
×４ドツトマトリクスに変換したパターンデータ
を後述するタイミング御御回路４２からの２ビツ
トのパターン分割アドレスIB・Ａ、IB・Ｂに従
い２×２ドツトの分割ブロツク単位で順次出力す
る。３３は4/3変換処理を行なわない際に、デー
タラツチ回路３１に貯えられた２×２ビツト（４
ビツト）単位のドツトパターンデータを選択的に
出力制御する回路である。

３４は上記4/3変換ROM３２、又はゲート回
路３３より出力されたドツトパターンデータをｘ
方向、ｙ方向の何れか一方、又はその双方に２倍
する際に索引される倍角変換ROMであり、倍角
変換したドツトパターンデータ、時計方向に90゜
回転したドツトパターンデータを後述するタイミ
ング制御回路４２からの３ビツトのパターン分割
アドレスDB・Ａ，DB・Ｂ、DB・Ｃ）、モード
ラツチ回路４１より出力される変換指示情報２
ｙ・90゜等に従い２ドツト単位で順次出力する。

３５は変換処理された１文字分のドツトパター
ンデータを貯える１文字バツフアＣ・RAMであ
り、倍角変換処理、更には90゜変換処理等に共さ
れるもので、ここでは64×64ドツトのマトリクス
構成をなし、後述するＹアドレス発生回路４６、
及びＸアドレス発生回路４７からのアドレス指定
とタイミング制御回路４２からのメモリライトネ
ーブル信号・とに従い、２ドツト単位でド
ツトパターンデータがリード／ライトされる。

３６は変換出力される２ドツトのパターンデー
タのうちの偶数ビツトDEを後述するタイミング
制御回路４２からのビツトラツチタイミング信号
Ｂ・LTに従いラツチするラツチ回路Ｅ・Ｌ、３
７は同奇数ビツトDOをラツチする回路Ｏ・Ｌ、
３８は上記ラツチ回路３６，３７にラツチされた
データをビツトシリアルのデータに変換して出力
する出力ゲート回路であり、後述するフリツプフ
ロツプ５９からのゲート開制御信号、タイミング
制御回路４２からの偶数ビツト指定信号EVN、
奇数ビツト指定信号ODD等に従い、一定の順序
で交互に出力しシフトレジスタ２３に送出する。

４１乃至４７はそれぞれパターン変換制御回路
４０の構成要素をなすもので、４１はCPU１０
より送出される、4/3、90゜180゜２ｙ（縦２倍）等
の変換指示情報、更には１文字バツフア３５の読
出しモード時のスタートビツト（偶数／奇数）を
指定する指示情報Ｅ／Ｏ等、各種の変換モード情
報をラツチするモードラツチ回路MODE・Ｌで
ある。４２は変換モードに応じてそれぞれ特定さ
れるタイミングをもつ一連の変換制御信号を出力
するROM構成のタイミング制御回路Ｔ・CONT
であり、後述するタイミングアドレスカウンタ４
３のアドレス指定に従い、各変換種別に従うタイ
ミングをもつて、上記１文字バツフア３５をアク
セスするためのスキヤンアドレスSA０〜２、及
びスキヤンアドレスセレクト信号SS０〜１、更
には、上記シフトレジスタ２３より３×３ドツ
ト、又は２×２ドツトのパターンデータを切り出
すべく、シフトレジスタ２３をビツト単位、又は
２ビツト単位でシフト制御するためのシフト動作
制御信号SFT、上記データラツチ回路３１にセ
ツトされたドツトパターンデータ（３×３、又は
２×２）の変換処理終了を示す変換終了タイミン
グ信号AENT、上記シフトレジスタ２３にセツ
トされたドツトパターンデータ（24×３、116×
２等）の変換処理を１ブロツクとして、その分割
された一つのサイクル（１ブロツクは2nサイク
ル、又は3nサイクルでなる）のパターン変換終
了を示す変換終了タイミング信号RENT、１サ
イクルの書込み終了信号Ｔ・END、及び前述し
た各種の信号Ｃ・LT，IB・Ａ，IB・Ｂ，・
WE，Ｂ・LT，ODD，EVN等を出力する。

４３は上記タイミング制御回路４２の一連の
ROMアドレスを指定するタイミングアドレスカ
ウンタ（TAカウンタ）であり、後述するフリツ
プフロツプ５７のセツト期間に亘つてカウント動
作を実行し、上記１サイクル書込み終了信号Ｔ・
ENDにより、後述するサイクルスタートアドレ
スラツチ回路４４にセツトされたスタートアドレ
スを読み込む。

４４は上記タイミング制御回路４２のサイクル
スタートアドレスをCPU１０より受け、上記タ
イミングアドレスウンタ４３に設定するサイクル
スタートアドレスラツチ回路TA・Ｌである。

４５は上記１文字バツフア３５の書込みアドレ
スＸ，Ｙ及びタイミングを制御するアドレス制御
回路XY・CONTであり、後述するアドレスラツ
チ回路５１，５２，５３，５４からの読出し又は
書込みスタートアドレス、更には、上記モードラ
ツチ回路４１より出力される90゜変換指示情報、
上記タイミング制御回路４２より出力される変換
終了タイミング信号AENT、RENT、サイクル
終了信号Ｔ・END、オアゲートOR３より出力さ
れるロード信号LOAD、後述するフリツプフロ
ツプ５６より出力されるキヤラクタライト信号
Ｃ・Ｗ等を受けて、１文字バツフア３５をアクセ
スするためのＹアドレスYA０〜７、及びアドレ
スＸ０〜７、更には、ブロツクク終了信号Ｂ・
END、キヤラタ終了信号Ｃ・END、Ｙカウント
終了信号Ｙ・RC等を出力する。

４６は上記アドレス制御回路４５より出力され
るＹアドレスYAA０〜４とタイミング制御回路
４２より出力されるスキヤンアドレスSA０〜２
及びスキヤンアドレスセレクト信号SS０〜１と、
90゜変換指示情報とを受けて、スキヤンアドレス
セレクト信号SS０〜１及び90゜変換指示情報の内
容に従つたＹアドレスYA０〜４とスキヤンアド
レスSA０〜２との組合わせによる１文字バツフ
ア３５のＹアドレスＹ０〜４を生成するＹアドレ
ス発生回路YMDRであり、４７は上記アドレス
制御回路４５より出力されるＸアドレスXA０〜
５とタイミング制御回路４２より出力されるスキ
ヤンアドレスSA０〜２及びスキヤンアドレスセ
レクト信号SS０〜１と90゜変換指示情報とを受け
て、スキヤンアドレスセレクト信号SS０〜１及
び90゜変換指示情報の内容に従つたＸアドレスXA
０〜５とスキヤンアドレスSA０〜２の組合わせ
による１文字バツフア３５のＸアドレスＸ０〜５
を生成するＸアドレス発生回路XMDRである。

５１乃至５９はそれぞれパターン変換定数設定
回路５０の構成要素をなすもので、５１は１文字
バツフア３５のＹ方向書込みスタートアドレス
YWAを貯えるアドレスラツチ回路YWA・Ｌ、
５２は同じくＹ方向読出しスタートアドレス
YRAを貯えるアドレスラツチ回路YRA・Ｌ、５
３は同じくＸ方向書込みスタートアドレスXWA
を貯えるアドレスラツチ回路XWA・Ｌ、５４は
同じくＸ方向読出しスタートアドレスXRAを貯
えるアドレスラツチ回路XRA・Ｌ、５５は１文
字バツフア３５に展開されたキヤラクタパターン
のＹ方向先頭位置を示すキヤラタク位置先頭アド
レスYHを貯えるアドレスラツチ回路YH・Ｌで
あり、何れもCPU１０により１文字単位の処理
毎に設定される。５６は入出力制御回路２６より
出力される書込みスタートアドレスロード信号
WA・LOADによりセツトされ、同読出しスター
トアドレスロード信号RA・LOADによりセツト
されて、セツト時にキヤラクタライト信号Ｃ・Ｗ
を出力し、リセツト時にキヤラクタリード信号
Ｃ・Ｒを出力するフリツプフロツプ、５７は出力
制御回路２６より出力されるブロツク単位のパタ
ーン変換開始信号（Ｂ・STARTによりセツトさ
れ、アドレス制御回路４５より出力されるブロツ
ク単位のパターン変換終了信号Ｂ・ENDにより
リセツトされて、セツト期間に亘り、タイミング
アドレスカウンタ４３にカウント動作指示を与え
るフリツプフロツプ、５８はフリツプフロツプ５
６より出力されるキヤラクタリード信号Ｃ・Ｒ＝
“１”により動作モードとなり、アドレス制御回
路４５より出力されたＹアドレス値YA０〜７が
アドレスラツチ回路５５にラツチされたパターン
の先頭位置を示すアドレス値YH０〜７と一致し
た際に一致信号（＝）を出力するアドレス一致検
出回路Ｙ・EQU、５９はアドレス一致検出回路
５８からの一致検出信号（＝）によりセツトさ
れ、アドレス制御回路４５からのＹカウント終了
信号Ｙ・RCによりリセツトされて、セツト期間
に亘りゲート回路３８にゲート開信号を送出する
フリツプフロツプである。

６０は上記クロツクCLKを含む各種のタイミ
ング信号を発生するクロツク発生器Ｐ・Ｇであ
る。又、Ａ１はフリツプフロツプ５６より出力さ
れるキヤラクタリード信号Ｃ・Ｒとシフトカウン
タ２５より出力される16ビツトシフト終了信号
Ｓ・ENDとにより、オアゲートOR１で重畳され
たドツトパターンデータがシフトレジスタ２３の
レジスタSR７，SR８に１ワード（16ビツト）
分、取り揃えられたことを示す（画像データの転
送可を示す）データ準備完了信号IP・ENDを
DMAコントローラ１９へ送出するためのアンド
ゲート、OR２はCPU１０、及びDMAコントロ
ーラ１９からの初期化制御信号INITを入出力制
御回路２６に入力するためのオアゲート、OR３
はフリツプフロツプ５６からの各ロード信号
WA・LOAD・RA・LOADをアドレス制御回路
４５に入力するためのオアゲートである。CLR
はDMAコントローラ１９の制御によりシフトレ
ジスタ２３のレジスタSR７，SR８より16ビツト
のデータが読み出された後に、同レジスタSR７，
SR８をクリアするためのクリア信号、Ｒ／Ｗは
DMAコントローラ１９からフレームメモリ１６
へ送られるリード／ライト信号である。

第２図乃至第１１図はそれぞれ本発明の一実施
例をより詳細に説明するための図である。第２図
はフレームメモリ１６の具体的なブロツク構成例
を示し、第３図はその１ブロツクの構成例を示し
たもので、ここでは、メモリ全体のドツトパター
ン記憶領域をＸ・Ｙ＝2304×3584ドツト、１ブロ
ツク（Bi−ｉ）をＸ・Ｙ＝256×512ドツトとし
て、メモリ全体をＸ・Ｙ＝９×７ブロツクに分割
している。

第４図はアドレス変換回路２０の具体的な構成
例を示したもので、図中、７０はブロツクアドレ
ス変換ROMであり、ここでは、８ページ（０〜
７ページ）分のブロツク変換パターンをもつ。こ
の具体的な各ページ毎のブロツク変換パターン例
を第５図に示している。７１及び７３はそれぞれ
フレームモリ１６へ画像データを書込む際のアド
レスを貯えるもので、７１はＹ方向書込みアドレ
スレジスタＹ・WR、７３は書込みページ指定レ
ジスタWP・Ｒである。７２及び７４はそれぞれ
れフレームメモリ１６より画像データを読出す際
のアドレスを貯えるもので、７２はＹ方向読出し
アドレスレジスタＹ・RR、７４は読出しページ
指定レジスタRP・Ｒである。７５はDMAコン
トローラ１９より入力される、フレームメモリリ
ードアクセスを示すリードスタート信号RSを受
けてセツトし、イメージプリンタ１８への１ライ
ンデータ転送終了示すリードエンド信号REをを
受けてリセツトされるフリツプフロツプであり、
７６はこのフリツプフロツプ７５がセツト状態と
なつている際に読出しページ指定レジスタ７４の
出力を選択し、リセツト状態となつている際に書
込みページ指定レジスタ７３を選択するページア
ドレス選択回路Ｐ・SELである。このページアド
レス選択回路７６より出力される３ビツトのペー
ジ指定アドレスＰ０〜２と、Ｙ方向のブロツクを
指定する３ビツトのＹブロツク指定アドレスＹ９
〜１１と、Ｘ方向のブロツクを指定する４ビツト
のＸブロツク指定アドレスＸ４〜７とにより、ブ
ロツクアドレス変換ROM７０がリードアクセス
され、フレームメモリ１６のリード時、及びライ
ト時に於いてそれぞれブロツクアドレスが変換さ
れる。この際、書込みページ指定アドレスは、読
出しページ指定アドレスに対して常に１ページ先
行している。

第６図乃至第１１図はそれぞれフレームメモリ
１６の書込みエリアコントロール、及びフレーム
メモリ１６のデータリード／ライト処理を説明す
るための図であり、第６図はメインRAM１４内
に設けられた各種の作業用レジスタを示す図、第
７図はこれら各レジスタを用いた書込みエリアコ
ントロールのCPU処理フローを示す図、第８図
は書込み可能エリアの状態説明図、第９図はメイ
ンRAM１４に設けられた、書込み可能エリアを
調べるためのテーブルを示す図、第１０図はフレ
ームメモリ１６からイメージプリンタ１８への画
像データ転送時に於けるCPU処理フローを示す
図、第１１図は同DMAコントローラ１９の処理
フローを示す図である。図中XWD，YWDはフ
レームメモリ１６の書込み可能エリアを示すレジ
スタ部、PFはプリント中（＝“１”）を表示する
プリントフラグ、XWS，YWSはフレームメモリ
１６上の現時点に於ける書込み開始位置を示すレ
ジスタ部、RYはフレームメモリ１６の読出し位
置（Ｙ方向のドツト位置）を示すレジスタ部、
WPは書込みページを示すレジスタ部、RPは読
出しページを示すレジスタ部である。又、Ｘ／Ｙ
は印刷形成を示すもので、Ｘは文字の配列方向が
印刷方向に並行する印刷形式、Ｙは文字の配列が
印刷方向に直交する印刷形式を示す。又、x₂は
DMAコントローラ１９内のＸ方向アドレスカウ
ンタである。

ここで一実施例の動作を説明する。

先ず、第１図を参照して一実施例に於ける装置
全体の動作を説明する。パターン変換処理に際し
ては、先ず、CPU１０よりINIT信号が入出力制
御回路２６へ入力される。このINIT信号が入力
されると、入出力制御回路２６はパターン変換制
御回路４０内のラツチ回路を初期状態にする。更
に、CPU１０の制御の下に、4/3、90゜、180゜、２
ｙ、２ｘ等の各種変換指示を含む変換モード情報
がモードラツチ回路４１に初期設定されるととも
に、パターン展開処理のための各種のスタートア
ドレスYWR，XWR，YRR，XRR，YH，TA
等がパターン変換制御回路４０，及びパターン変
換定数設定回路５０内の該当する各ラツチ回路４
１，４４，５１〜５５に設定され、その初期設定
終了に伴うイニシヤルセツト完了信号Ｉ・END
が入出力制御回路２６に入力されることによつ
て、パターンの生成並びに変換処理が開始され
る。ここでは漢字コードに対応した24×24ドツト
のドツトパターンデータを4/3変換してそのまま
（回転なし）出力する場合を例にとつて動作を説
明する。先ず入出力制御回路２６は、CPU１０
よりイニシヤルセツト完了信号Ｉ・ENDを受け
ることによつて、データ要求信号Ｄ・REQを
CPU１０に送出する。これによつてCPU１０の
制御の下にホスト側機器HOSHより送出されれ
た印字文字コード（漢字コード）及びライン番号
が、インタターフエイス部１５，及びCPU１１
１を介してデータラツチ回路２１にラツチされ、
キヤラクタジエネレータ２２に入力される。

キヤラタエネレータ２２は、データラツチ回路
２１にラツチされた文字コード（漢字コード）を
もとに、該コードに固有の24×24ドツトの文字パ
ターンデータのうち、ライン番号で指定された１
ライン（24ドツト）分のパターンを出力する。こ
のキヤラクタジエネレータ２２より出力された１
ライン（24ドツト）単位のドツトパターンデータ
はシフトレジスタ２３のレジスタSR１〜SR３に
入力される。

シフトレジスタ２３は、キヤラクタジエネレー
タ２２より出力された１ライン（24ドツト）単位
のドツトパターンデータをレジスタSR１〜SR３
にビツトパラレルに受けてセツトすると、入出力
制御回路２６の制御の下にシフトカウンタ２５よ
り出力されるシフトクロツクＳ・CLKに従い、
24ビツトシフト動作して、レジスタSR１〜SR３
のデータをレジスタSR４〜SR６にシフトする。
そしてレジスタSR１〜SR３に次の１ライン（24
ドツト）のドツトパターンデータがセツトされた
後、再び24ビツトシフトを行なうことによつて、
最初の（１ライン目の）24ビツトデータがレジス
タSR７〜SR９に貯えられ、次の２ライン目の24
ビツトデータがレジスタSR４〜SR６に貯えられ
る。その後、レジスタSR１〜SR３に次の３ライ
ン目の24ビツトデータがセツトされることによつ
て、シフトレジスタ２３には、キヤラクタジエネ
ータ２２より出力された３ライン（24×３ドツ
ト）分のドツトパターンデータが貯えられる。

この際、シフトカウンタ２５は、入出力制御回
路２６より、シト値２４、及びシフトスタート信
号Ｓ・STARTを受けて、クロツクCLKに従つ
てシフト値で示される数のシフトクロツクＳ・
CLKを出力し、カウント終了（24カウント）に
伴つてシフト終了信号Ｓ・ENDを入出力制御回
路２６、及びアンドゲートＡ１に送出する。入出
力制御回路２６はモードラツチ回路４１に4/3変
換指示情報が設定（“１”）されていると、シフト
カウンタ２５を２回、24ビツトシフト制御して、
シフトレジスタ２３に24ドツト×３ラインのデー
タをセツトした後、上記２回目のシフト終了信号
Ｓ・ENDをもとに、所定のタイミングをもつて
パターン変換開始信号Ｂ・STARTを出力する。
このパターン変換開始信号Ｂ・STARTは設定回
路路５０に設けられたフリツプフロツプ５７に入
力されて、該フリツプフロツプ５７をセツト状態
とし、そのセツト出力がカウント動作指示信号と
してタイミングアドレスカウンタ４３に与えられ
る。

タイミングアドレスカウンタ４３はフリツプフ
ロツプ５７のセツト信号を受けると、アドレスラ
ツチ回路４４にラツチされたアドレスをスタート
アドレスとして読込み、以後、フリツプフロツプ
５７のセツト期間い亘つてクロツクCLKに従い
アドレス更新動作を開始する。

このタイミングアドレスカウンタ４３からのア
ドレスに従つてタイミング制御回路４２のROM
が遂次リードアクセスされ、指定（設定）変換モ
ードに従う固有のタイミングをもつて変換処理の
ための各種の信号が出力される。即ち、タイミン
グ制御回路４２からは、先ずラツチタイミング信
号Ｃ・LTが出力され、続いてパターン分割アド
レスIB・Ａ，IB・Ｂ，DB・Ａ，DB・Ｂ，DB・
Ｃ、更には、スキヤンアドレスSA０〜SA２、及
びスキヤンアドレスセレクト信号SS０〜SS１等
が出力される。そして、上記ラツチタイミング信
号Ｃ・LTはデータラツチ回路３１に供給され、
続いて出力されるパターン分割アドレスIN・Ａ，
IB・Ｂは4/3変換ROM３２、同パターン分割ア
ドレスDB・Ａ，DB・Ｂ，DB，Ｃは倍角変換
ROM３４、スキヤンアドレスSA０〜SA２、及
びスキヤンアドレスセレクト信号SS０〜SS１は
Ｙアドレス発生回路４６、及びＸアドレス発生回
路４７に供給される。

データラツチ回路３１は上記ラツチタツチタイ
ミング信号Ｃ・LTを受けると、シフトレジスタ
２３より入力されたレジスタSR３，SR６，SR
９の各下位３ビツト（３×３＝９ビツト）のパタ
ーンデータをラツチする。この３×３ビツトのパ
ターンデータは4/3変換ROM３２に入力される。

この際、4/3変換ROM３２はモードラツチ回
路４１より4/3変換指示情報を受けてリードアク
セス許可モードとなり、データラツチ回路３１よ
り受けた３×３ドツトのパターンデータを、該デ
ータと上記パターン分割アドレスIN・Ａ，IB・
Ｂとにより、４×４ドツトのパターンデータに変
換し、２×２ドツト単位で４回に切り分けて出力
する。即ち、4/3変換ROM３２は入力された３
×３ドツトのパターンデータ（９ビツトのデー
タ）を変換パターン指定アドレス（上位のアドレ
ス）とし、パターン分割アドレスIB・Ａ，IB・
Ｂを切出しアドレス（下位のアドレス）としてリ
ードアクセスされ、入力された３×３ドツトのパ
ターンデータに対応する４×４ドツトに拡大され
た変換パターンデータを２×２ドツト単位で４回
に分けて読出す。この際、モードラツチ回路４１
からの4/3変換指示情報により、4/3変換ROM３
２はリードアクセス許可モードとなつているが、
ゲート回路３３は出力禁止モードとなつており、
従つて4/3変換ROM３２より出力された２×２
ドツト単位の4/3拡大されたデータ（４ビツトデ
ータ）が選択的に倍角変換ROM３４に入力され
る。

倍角変換ROM３４は入力された２×２ドツト
単位のパターンデータを２ｙ，90゜等の変換指示
情報に従い倍角変換して、その変換パターンデー
タをパターン分割アドレスDB・Ａ，DB・Ｂ，
DB・Ｃに従い２ビツト単位で順次出力する。即
ち、倍角変換ROM３４は入力された２×２ドツ
トのパターンデータと変換指示情報２ｙ，90゜を
変換パターン指定アドレス（上位のアドレス）と
し、パターン分割アドレスDB・Ａ，DB・Ｂ，
DB・Ｃを切出しアドレス（下位のアドレス）と
してリードアクセスされ、入力された２×２ドツ
トのパターンデータを変換指定情報に従い倍角変
換して、そのドツトマトリクスを一定の配列順序
をもつて２ビツト単位（縦（Ｙ方向）２ツト単
位）で順次出力する。この際、入力されたデータ
が何ら倍角変換を伴わないときは、入力された２
×２ドツトのパターンデータがそのままのパター
ン状態で２ドツト単位に分けられて出力される。

この倍角変換ROM３４より出力された２ドツ
ト単位のパターンデータDO，DEは１文字バツフ
ア３５に順次書込まれる。

この際、１文字バツフア３５はタイミング制御
回路４２より出力されたメモリライトイネーブル
信号（・）を受けてライトモードとなり、
Ｙアドレス発生回路４６、及びＸアドレス発生回
路４７より出力されるＹアドレスYA０〜４、及
びＸアドレスXA０〜５に従い、倍角変換ROM
３４より出力された２ビツト単位のパターンデー
タDO，DEを書込む。

Ｙアドレス発生回路４６、及びＸアドレス発生
回路４７は、アドレス制御回路４５から出力され
るＸ・ＹアドレスXA０〜７、YA０〜４とタイ
ミング制御回路４２から出力されるスキヤンアド
レスSA０〜２及びスキヤンアドレスセレクト信
号SS０，SS１と90゜変換指示情報とを受けて、
90゜変換指示情報、及びスキヤンアドレスセレク
ト信号SS０，SS１の内容に従い、Ｘ・Ｙアドレ
スXA０〜７、YA０〜４と、スキヤンアドレス
SA０〜２の組合せによる書込みアドレスＹ０〜
４，Ｘ０〜５を出力する。

一方、アドレス制御回路４５は、入出力制御回
路２６より出力される書込みスターートアドレス
ロード信号WA・LOADに従うオアゲートOR２
からのロード信号LOADを受けて、アドレスラ
ツチ回路５１に貯えられたＹ方向書込みスタート
アドレスYWA、及びアドレスラツチ回路５３に
貯えられたＸ方向書込みスタートアドレスXWA
を内部のＹカウンタ、及びＸカウンタにセツト
し、以後は変換モードに応じて上記各内部カウン
タのリツプルキヤリーRC、変換終了タイミング
信号AENT等により上記各内部カウンタをカウ
ントアツプ／カウントダウンするとともに、１ブ
ロツク、即ち、SR１〜SR９に記憶された全ての
パターンのパターン変換毎にブロツク終了信号
Ｂ・ENDを出力し、１キヤラクタのパターン変
換毎にキヤラクタ終了信号Ｃ・ENDを出力する。

又、タイミング制御回路４２は１サイクルのパ
ターン変換終了毎に１サイクル書込み終了信号
Ｔ・ENDを出力し、スキヤンアンドレスSA０〜
２が一循する毎に変換終了イメミング信号
AENTを出力し、１サイクルのパターン変換毎
に変換終了タイミング信号RENTを出力する。
これらの各信号はアドレス制御回路４５に供給さ
れて上記した内部カウンタの制御、及びブロツク
終了信号Ｂ・END、キヤラクタ終了信号Ｃ・
ENDの生成等に供される。更に上記１サイクル
書込み終了信号Ｔ・ENDはタイミングアドレス
カウンタ４３に供給され、これによつてタイミン
グアドレスカウンタ４３には、再度、アドレスラ
ツチ回路４４に貯えられたスタートアドレスがセ
ツトされて、タイミング制御回路４２からは再び
１サイクルのパターン変換処理を実行するための
上記各信号が出力される。そして、このタイミン
グ制御回路４２より出力されるシフト動作制御信
号SFTによつて、シフトカウンタ２５からはク
ロツクCLKに従う３ビツト分のシフトクロツク
Ｓ・CLKが出力され、シフトレジスタ２３から
は次の３×３ドツトのパターンが出力される。こ
のドツトパターンデータは同じくタイミング制御
回路４２より出力されるラツチタイミング信号
Ｃ・LTによりデータラツチ回路３１にラツチさ
れ、上記同様のパターン処理動作が繰返し実行さ
れる。

入出力制御回路２６は前記ブロツク終了信号
Ｂ・ENDが入力される毎に、上記した処理をキ
ヤラクタ終了信号Ｃ・ENDが入力されるまで繰
返す。このような動作の繰返しによつてシフトレ
ジスタ２３に、24ドツト×３ラインに相当する１
ブロツク分のパターンを８回に分けて合計24ドツ
ト×24ライン分のパターンデータが入力され、こ
のすべてのパターン処理が終了することによつ
て、１文字バツフア３５には、変換指示情報に従
つて変換された１文字のドツトパターンデータが
記憶される。

１文字バツフア３４への１キヤラクタ分のパタ
ーンの展開処理が終了すると、アドレス制御回路
４５からはキヤラタ終了信号Ｃ・ENDが出力さ
れ、この信号Ｃ・ENDが入出力制御回路２６に
入力されれることによつて、入出力制御回路２６
からは、スタートアドレスロード信号RA・
LOADが出力される。これによつてフリツプフ
ロツプ５６がリセツト状態となり、キヤラクタラ
イト信号Ｃ・Ｗに代つてキヤラクタリード信号
Ｃ・Ｒが出力されて、次に、１文字バツフア３５
に記憶された（展開された）パターンの読出し
（即ちフレームメモリ１６へのパターンの書込み）
が実行される。この際は、パターン変換開始信号
Ｂ・START）により、リセツトされたフリツプ
フロツプ５７が再びセツトされ、上記キヤラクタ
リート信号Ｃ・Ｒがスタートビツト指示情報
（Ｅ／Ｏ）とともにアドレスラツチ回路４４に供
給されて、タイミング制御回路４２が以後、１文
字バツフア３５をリードアクセスするための各種
信号を出力する。即ち、メモリライトイネーブル
信号（・）がリードモードになるととも
に、ビツトラツチタイミング信号Ｂ・LT、及び
偶数／奇数のビツト指定信号EVN／ODD等が出
力され、更に、アドレス制御回路４５より連続す
る読出しアドレスが出力されるとともに、１文字
バツフア３５がリードアクセスされ、その２ビツ
ト単位の読出しデータがラツチ回路３６、及びラ
ツチ回路３７にラツチされた後、出力ゲート回路
３８より交互に選択されて順次出力され、16ビツ
ト分のシフトクロツクＳ・CLKが与えられてい
るシフトレジスタ２３のレジスタSR１，SR２に
16ビツト（１ワード）分のデータがビツトシリア
ルモードで順次貯えられる。１ワード分のシフト
が完了した後に入出力制御回路２６にはブロツク
終了信号Ｂ・ENDが入力され、更にフレームメ
モリデータ要求信号Ｆ・REQをDMAコントロー
ラ１９へ出力する。

一方、DMAコントローラ１９は入出力制御回
路２６より出力された上記フレームメモリデータ
要求信号Ｆ・REQを受けると、アドレス変換回
路２０を介してフレームメモリ１６へのキヤラク
タ書込み領域をリードアクセスし、その領域のデ
ータを１ワード（16ビツト）単位で読出して、シ
フトレジスタ２３のレジスタSR５，SR６にセツ
トする。

上記１文字バツア３５より読出された１ワード
（16ビツト）分のパターンデータがシフトレジス
タ２３のレジスタSR１，SR２に貯えられ、フレ
ームメモリ１６の書込み領域に記憶されていた１
ワード（16ビツト）分のパターンデータが同じく
レジスタSR５，SR６に貯えられてデータセツト
完了信号Ｆ・ENDが入出力制御回路２６に入力
されると、次に、シフトレジスタ２３が１ワード
分シフト制御されて、上記レジスタSR１，SR２
に貯えられたパターンデータと、上記レジスタ
SR５，SR６に貯られたパターンデータとがオア
ゲートOR１により重畳され、レジスタSR７，
SR８にシフト入力される。この際、シフトセレ
クト回路２４は、180゜変換指示がない場合、上記
キヤラクタリード信号Ｃ・Ｒのみによる切替制御
信号を受けて、レジスタSR１，SR２に貯えられ
たパターンデータを入力順に取出し、オアゲート
OR１に出力する。又、180゜変換指示がある場合
はアンドゲートA0の出力が“１”となり、この
切替制御信号により、レジスタSR１，SR２に貯
えられたパターンデータを入力順とは逆の順序で
取出し、オアゲートOR１に出力する。

そしてシフトレジスタ２３のレジスタSR７，
SR８に貯えられた１ワード分の合成パターンデ
ータはアドレス変換回路２０より出力されるアド
レスに従い、フレームメモリ１６に書込まれる。

このような１ワード単位のフレームメモリ１６
への書込みが１キヤラクタ単位をもつて順次実行
される。

ここで、上記フレームメモリ１６は、記憶領域
（1Mバイト）が行列方向に複数のブロツクに分割
されている。ここでは、メモリ全体の記憶領域を
Ｘ，Ｙ＝2304×3584ドツト、１ブロツクをＸ，Ｙ
＝256×512ドツト構成として、メモリ全体をＸ・
Ｙ＝９×７ブロツクに分割している。

この際、上記フレームメモリ１６のリード／ラ
イトアドレスを変換するアドレス変換回路２０
は、CPU１０からフレームモリ１６への書込み
アドレス、及びフレームメモリ１６からイメージ
プリンタ１８への読出しアドレスを、８ページ
（０〜７ページ）をもつて一循する特定ブロツク
配列のブロツクアドレスに変換する変換機能をも
つもので、ここではそのアドレス変換をROMに
より行なつている。そして、常に、書込み変換ペ
ージを読出し変換ページに１ページ先行させるペ
ージ指定手段をもつ。このようなブロツクアドレ
スの変換機構をもつことにより、フレームメモリ
１６への画像データの書込み方向と読出し方向と
が、第１５図ｂに示す如く、互に直交する方向に
異なる場合であつても、１ページの画像データを
イメージプリンタ１８へ出力中に、その読出し終
了領域に次ページの画像データを書込むことがで
きる。

この際のフレームメモリ１６の具体的なブロツ
ク構成は第２図、及び第３図に示され、このフレ
ームメモリ１６のアドレス指定を行なうアドレス
変換回路２０の構成は第４図に示され、更にこの
アドレス変換回路２０のブロツクアドレス変換
ROM７０で変換される各ページ（０〜７ペー
ジ）毎のブロツクアドレスは第５図に示される。
ここでフレームメモリ１６は、前述した如く、１
ブロツクをＸ・Ｙ＝256×512ドツトとして、９×
７ブロツク構成としている。この際、アドレス変
換回路２０は、CPU１０のアドレス設定制御の
下に、フレームメモリ１６の書込みページアドレ
スを同読出しページアドレスに対し、常に、１ペ
ージ先行してページ選択を行なつている。また、
このフレームメモリ１６へのキヤラクタ単位のパ
ターンデータの書込みに際しては、書込み可能領
域の判別が行なわれ、既にイメージプリンタ１８
へ出力されれたデータ読出し終了領域が一定の領
域以上となつた際に、その書込み可能領域に対し
て、次の印刷ページのデータが書込まれる。この
際のフレームメモリ１６の書込みエリアコントロ
ール、及びフレームメモリ１６のデータリード／
ライト処理の詳細は第６図乃至第１１図に示され
ている。第７図は上記書込みエリアコントロール
のCPU処理フローを示したもので、メインRAM
１４内の前述した各種作業用レジスタXWD，
YWD，PF，XWS，YWS，RY，WP，RP等
と、第９図に示すテーブルを用いて、第８図に示
されるような書込み可能領域（斜線内）の判別を
行なう。即ち、第７図に於いて、ステツプＡ１で
は、フレームメモリ１６への書込み順序に対しフ
レームメモリ１６からの読出し順序が同じ方向(x)
であるか、直交する方向(y)であるかを判別別する
（第１５図ａ，ｂ参照）。ここで、書込み順序が読
出し順序と同じ方向(x)である際（第１５図ａ参
照）は、ステツプＡ２に於いて、フレームメモリ
１６上の読出し位置を示すレジスタ部RYをクリ
ア（“０”）し、ステツプＡ３に於いて、書込みペ
ージを示すレジスタ部WP、及び読出しページを
示すレジスタ部RPをクリア（“０”）し、ステツ
プＡ６に於いて、プリント中フラグPFをクリア
（“０”）した後、ステツプＡ７にて書込みデータ
がメインRAM１４内に有るか否かを判定する。
又、上記ステツプＡ１に於いて、書込み順序に対
し読出し順序が直交する方向(y)である際（第１５
図ｂ参照）は、ステツプＡ４に於いて、書込み可
能領域を示すレジスタ部XWD，YWDに初期値
（ここでは最大エリアを示す）を設定し、ステツ
プＡ５に於いて、書込みページレジスタ部WPに
“０”、読出しページレジスタ部RPに“１”をそ
れぞれセツトした後、上述したステツプＡ６〜Ａ
７の処理を行なう。そしてステツプＡ７に於い
て、書込みデータの有ることが確認されると、ス
テツプＡ８に於いて、そのデータの書込み位置を
レジスタ部XWS，YWSにセツトした後、ステツ
プＡ９に於いて、フレームメモリ１６への書込み
順序に対しフレームモリ１６からの読出し順序が
同じ方向(x)であるか、直交する方向(y)であるかを
判別する。ここで、書込み順序が読出し順序と同
じ方向(x)である際は、ステツプＡ１０に於いて、
レジスタ部YWSの値とレジスタ部RYの値とを
比較して、書込み位置が読出し位置を越えたか否
かを判断し、読出し位置を越えていなければ、ス
テツプＡ１４に於いて、メインRAAAM１４に
貯えられた書込み対象データをパターン変換処理
機構に渡して、その変換処理されたパターンデー
タをフレームメモリ１６に書込ませる。即ち、
CPU１０はメインRAM１４に貯えられた書込み
対象データをデータラツチ回路２１にセツトし、
変換モード情報をモードラツチ回路４１にセツト
した後、入出力制御回路２６にイニシヤルセツト
完了信号Ｉ・ENDを送出して制御を入出力制御
回路２６に渡す。入出力制御回路２６は、データ
ラツチ回路２１に貯えられた１キヤラクタ分のデ
ータをモードラツチ回路４１に貯えられた変換モ
ード情報に従い変換処理して、その変換処理され
た１キヤラクタ分のパターンデータをフレームメ
モリ１６に書込むための処理制御を行なう。又、
ステツプＡ９に於いて、書込み順序が読出し順序
と直交する方向(y)である際は、ステツプＡ１１に
於いて、レジスタ部XWSの値とレジスタ部
XWDの値とを比較し、ステツプＡ１２に於い
て、レジスタ部YWSの値とレジスタ部YWDの
値とを比較し、ステツプＡ１３に於いて、レジス
タ部XWSの値と、〓XWD−256（１ブロツクの
ｘ方向ドツト数；16ワード）〓の値とを比較し
て、書込み位置が書込み可能領域に有るか否かを
判断し、書込み可能領域に有ることを確認して
後、上述したステツプＡ１４にてデータのフレー
ムメモリ１６への書込み処理が行なわれる。

上述した１キヤラクタ分のパターンの書込みが
行なわれると、ステツプＡ１５に於いて書式に応
じた更新制御により書込みアドレスが更新され、
ステツプＡ１６にてフレームメモリ１６へ１キヤ
ラクタ分のデータが書込まれたか否かが判断さ
れ、ステツプＡ１７にてプリント中フラグPFの
内容からプリント中（PF＝“１”）であるか否か
が判断され、プリント中でなければステツプＡ１
８にてプリント中フラグPFを立て（PF＝“１”）
た後、ステツプＡ１９にてレジスタ部RYの内容
をクリア（“０”）し、ステツプＡ２０にてレジス
タ部RYの内容をＹ方向読出しアドレスレジスタ
（Ｙ・Ｒ７２）にセツトした後、ステツプＡ２１
に於いて、フレームメモリ１６への書込み順序に
対しフレームメモリ１６からの読出し順序が同じ
方向(x)であるか、直交する方向(y)であるかを判別
する。ここで、書込み順序が読出し順序と同じ方
向(x)である際は、ステツプＡ２９にてDWAコン
トローラ１９に起動をかけ、以後DMA処理に入
る。又、上記ステツプＡ２１に於いて、書込み順
序が読出し順序と直交する方向(y)である際はステ
ツプＡ２２にてレジスタ部WPの内容を＋１した
後、ステツプＡ２３にて更新されたレジスタ部
WPの内容が８ページに達したか否かを判断す
る。上記更新されたレジスタ部WPの内容が８ペ
ージに達した際は、ステツプＡ２４にてレジスタ
部WPの内容を“０”（ページに戻した後、ステ
ツプＡ２５にてレジスタ部RPの内容を＋１した
後、ステツプＡ２６にて更新されたレジスタ部
RPの内容が８ページに達したか否かを判断する。
上記更新されたレジスタ部RPの内容が８ページ
に達した際は、ステツプＡ２７にてレジスタ部
RPの内容を“０”に戻し、更にステツプＡ２８
にてレジスタ部WPの内容を書込みページ指定レ
ジスタ（WP・Ｒ）７３にセツトするとともに、
レジスタ部RPの内容を読出しページ指定レジス
タ（RP・Ｒ）７４にセツトした後、ステツプＡ
２９にてDMAコントローラ１９に起動をかけ
る。又、このフレームメモリ１６へ書込まれた画
像データ（ドツトパターンデータ）をイメージプ
リンタ１８へ出力する際の処理の詳細は、第１０
図、及び第１１図に示され、CPU１０側では、
イメージプリンタ１８の１ライン（144ワード）
印字終了割込みを待つて、第１０図に示すような
印刷データの転送処理を開始する。即ち、CPU
１０はイメージプリンタ１８からの１ライン印字
終了に伴う印字割込みを受けることによつて、先
ず、ステツプＢ１〜Ｂ２にて、上述したフレーム
メモリ１６上の読出し位置を示すレジスタ部RY
の内容を＋１し、その内容が１ページ分のライン
数（3584ドツト；第２図参照）に達したか否かを
判断する。ここで１ページ分の印字終了に達して
いないことが判定されると、ステツプＢ３で上記
レジスタ部RYの内容が上記Ｙ方向読出しアドレ
スジスタ（Ｙ・RR）７２にセツトされ、ステツ
プＢ４でフレームメモリ１６への指定書込み方向
（Ｘ方向／Ｙ方向）が判断され、Ｙ方向であれば、
ステツプＢ５で、上記レジスタ部RYの値に対応
するエリアデータが上記書込み可能エリアを示す
レジスタ部XWD、YWDにセツトされ（第９図
参照）た後、ステツプＢ６にてDMAコントロー
ラ１９に起動がかけられる（第１１図参図参照）。
そしてステツプＢ７にて読出し中フラグRFを調
べ、該フラグRFがリセツト状態（“０”）となる
まで待つ。又、上記ステツプＢ２に於いて、１ペ
ージ分の印字終了に達したことが判定されると、
ステツプＢ８でプリンタ中フララグが“０”に設
定され、ステツプＢ９で書込み方向（（Ｘ方向／
Ｙ方向）が判断されて、Ｘ方向であればステツプ
Ｂ１０で上記レジスタ部RYの内容が“０”に戻
され、又Ｙ方向であればステツプＢ１１で書込み
可能な最大領域が上記レジスタ部XWD，YWD
にセツトされる。又、DMAコントローラ１９は
１ライン印字終了毎にCPU１０より起動されて
第１１図に示すような１ライン単位のデータ転送
処理を実行する。即ち、CPUからのDMAC起動
通知により転送処理を開始し、先ず上記した読出
し中フラグRFを立て（‘１”にする）、リードス
タート信号RSをアドレス変換回路２０へ送出し
て、フレームメモリ１６のデータをイメージプリ
ンタ１８のバツフアへ転送する。そしてＸ方向ア
ドレスカウンタX₂をインクリメント（＋１）し、
その値が１ライン分のデータ転送ワード（144ワ
ード）に達したならば（X₂＝144）、リードエン
ド信号REを出力して、読出し中フラグをリセツ
ト（“０”）し、イメージプリンタ１８へプリント
開始指示信号を送出する。イメージプリンタ１８
は、フレームメモリバス１７を介してフレームメ
モリ１６より１ライン分の画像データ（ドツトパ
ターンデータ）をラインバツフアに受ける度に、
該データを印字出力する。

このようにして、フレームメモリ１６より１ペ
ージ分の画像データをイメージプリンタ１８へ出
力中に、その読出し終了領域に次ページの画像デ
ータを書込むことができ、これにより、１ページ
分の記憶容量しか持たないフレームメモリ１６を
有効に用いて、安価な構成により、無駄時間の無
い高速印字処理が実行できる。

第１２図はアドレス変換回路２０の他の構成例
を示したものでで、ここでは上記した一実施例が
ページアドレスの変換機構を一つのアドレス変換
ROM７０により構成しているのに対し、ここで
はROMの小容量化を計るべく、Ｘ方向のページ
アドレスス変換ROM８０Ｘと、Ｙ方向のページ
アドレス変換ROM８０Ｙと、加算器８７とによ
り実現したもので、この際のページアドレス変換
ROM８０Ｘの入出力パターンは第１３図に示さ
れ、ページアドレス変換ROM８０Ｘの入出力パ
ターンは第１４図に示されている。

又、図中の８１乃至８６はそれぞれ第４図に示
すアドレス変換回路２０の構成要素７１乃至７６
に相当するもので、８１はＹ方向書込みアドレス
レジスタ（Ｙ・WR）、８２はＹ方向読出しアド
レスレジスタ（Ｙ・RR）、８３は書込みページ
指定レジスタ（WP・Ｒ）、８４は読出しページ
指定レジスタ（RP・Ｒ）、８５はフリツプフロツ
プ、８６はページアドレス選択回路（Ｐ・SEL）
である。

尚、この第１２図の構成に於いて、ブロツクを
指定するアドレスビツトが指定対象となるブロツ
クの実数値を越えて表現され得る構成の場合は、
加算器８７の出力側に補正回路が必要となる。

〔発明の効果〕

以上詳記したように本発明に於ける画像メモリ
のアドレス分配方式によれば、記憶領域がＫ×Ｉ
ブロツクに分割された画像メモリの書込みブロツ
クアドレス、及び読出しブロツクアドレスを、ｍ
ページをもつて一循する特定ブロツク配列のブロ
ツクアドレスに変換するアドレス変換回路と、こ
のアドレス変換路の書込み変換ページ、及び読出
し変換ページを交互に、かつ書込み変換ページを
読出し変換ページに１ページ先行させて指定する
変換ページ指定手段と、上記画像メモリの書替え
可能な領域が少なくともＫブロツク、又はＩブロ
ツク以上の所定ブロツク数に達した際に、上記ア
ドレス変換回路で変換されたブロツクアドレスを
もとに前記書替え可能領域に次ページの画像情報
を書込む書込み手段とを有して、上記回像メモリ
１ページ分の画像情報を読出している際に、同一
記憶領域内の読出し終了領域に所定ブロツク単位
で次ページの画像情報を書込む構成としたことに
より、上記画像メモリへの画像データの書込み方
向と読出し方向とが異なる場合であつても、１ペ
ージの画像データをイメージプリンタへ出力中
に、その読出し終了領域に次ページの画像データ
を書込むことができ、１ページ分の画像メモリを
有効に用いて、簡単かつ安価な構成により高速印
字制御が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図、及び第３図はそれぞれ上記実施例に於け
るフレームメモリのブロツク構成図、第４図は上
記実施例に於けるアドレス変換回路の構成を示す
ブロツク図、第５図は第４図に示すアドレス変換
ROMの各ページ毎のブロツク変換パターン例を
示す図、第６図は上記実施例に於けるメイン
RAM内のフレームメモリアクセス制御に供され
る各種レジスタを示す図、第７図は上記実施例に
於けるフレームメモリの書込みエリアコントロー
ルのCPU処理フローを示す図、第８図は上記実
施例に於ける書込み可能エリアの状態説明図、第
９図は上記実施例に於ける書込み可能エリアを調
べるためのメインRAM内に設けられたテーブル
を示す図、第１０図、及び第１１図はそれぞれ上
記実施例に於けるCPU側及びDMAコントローラ
側の画像データ転送処理フローを示す図、第１２
図は本発明の他の実施例に於けるアドレス変換回
路の構成を示すブロツク図、第１３図、及び第１
４図はそれぞれ上記第１２図に示す変換ROMの
出力データ値を示す図、第１５図ａ，ｂはそれぞ
れ印刷形式を説明するための図である。 １０……CPU、１１……CPUバス（CPU，
BUS）、１２……DMAバス（DMA・
CONBUS）、１３……メインROM（Ｍ・ROM）、
１４……メインRM（Ｍ・RAM）、１５……イン
ターフエイス部（ｉ／Ｆ）、１６……フレームメ
モリ（Ｆ・RAM）、１７……フレームメモリバ
ス（Ｆ・BUS）、１８……イメージプリンタ
（PRINTER）、１９……DMAコントローラ
（DMAC）、２０……アドレス変換回路（Ａ・
CON）、２１……データラツチ回路（DI，Ｌ）、
２２……キヤラクタジエネレータ（CG・ROM）、
２３……シフトレジスタ（SR１〜SR９）、２４
……シフトセレクト回路（Ｓ・Ｓ）、２５……シ
フトカウンタ（Ｓ・Ｃ）、２６……入出力制御回
路（IO・CONT）、３０……パターン変換回路、
３１……データラツチ回路（DATA・Ｌ）、３２
……4/3変換ROM、３３……ゲート回路、３４
……倍角変換ROM、３５……１文字バツフア
（Ｃ・RAM）、３６，３７……ラツチ回路（Ｅ・
Ｌ，Ｏ・Ｌ）、３８……出力ゲート回路、４０…
…パターン変換制御回路、４１……モードラツチ
回路（MODE・Ｌ）、４２……タイミング制御回
路（Ｔ・CONT）、４３……タイミングアドレス
カウンタ（TAカウンタ）、４４……アドレスラ
ツチ回路（TA・Ｌ）、４５……アドレス制御回
路（XY・CONT）、４６……Ｙアドレス発生回
路（YMDR）、４７……Ｘアドレス発生回路
（XMDR）、５０……パターン変換定数設定回路、
５０……アドレスラツチ回路（YWA・Ｌ）、５
２……アドレスラツチ回路（YRA・Ｌ）、５３…
…アドレスラツチ回路（XWA・Ｌ）、５４……
アドレスラツチ回路（XRA・Ｌ）、５５……アド
レスラツチ回路（YH・Ｌ）、５６，５７，５９
……フリツプフロツプ、５８……アドレス一致検
出回路（Ｙ・EQU）、６０……クロツク発生回路
（Ｐ・Ｇ）、７０……アドレス変換ROM、７１，
８１……Ｙ方向書込みアドレスレジスタ（Ｙ・
WR）、７２，８２……Ｙ方向読出しアドレスレ
ジスタ（Ｙ・RR）、７３，８３……書込みペー
ジ指定レジスタ（WP・Ｒ）、７４，８４……読
出しページ指定レジスタ（RP・Ｒ）、７５，８５
……フリツプフロツプ、７６，８６……ページア
ドレス選択回路（Ｐ・SEL）、８０Ｘ，８０Ｙ…
…ページアドレス変換ROM、８０，８７……加
算器８７。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも１ページ分の記憶容量をもち、記
   憶領域がｋ×１ブロツクに分割された画像メモリ
   と、この画像メモリの書込みブロツクアドレス及
   びブロツク内アドレスを指定する書込みアドレス
   指定手段と、前記画像メモリの読出しブロツクア
   ドレス及びブロツク内アドレスを指定する読出し
   アドレス指定手段と、前記ブロツクアドレスの特
   定配例を１ページとし、複数ページでその配列が
   一盾する変換ページメモリを有し、前記各アドレ
   ス指定手段で指定されたブロツクアドレスを指定
   変換ページ内のブロツクアドレスに変換するアド
   レス変換回路と、このアドレス変換回路の書込み
   時の書込み変換ページを読出し時の変換ページに
   １ページ先行させてそれぞれ指定する変換ページ
   指定手段と、前記画像メモリの読出し終了領域が
   少なくともｋブロツク、又は１ブロツク以上の所
   定ブロツク数に達した際に、前記アドレス変換回
   路で変換されたブロツクアドレスをもとに前記読
   出し終了領域に次ページの画像情報を書込む書込
   み手段とを有し、前記画像メモリより１ページ分
   の画像情報を読出している途中に於いて、前記読
   出し終了領域に所定ブロツク単位で次ページの画
   像情報を書込むことを特徴とした画像メモリのア
   ドレス分配方式。