JPS6172290A - 画像回転制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｒ　Ｚ真　０日　＾　工大にΔ眠　） 本発明はドツト構成の文字パターンを印字出力する印字
装置に用いられる画像回転制御方式１式％ 〔従来技術とその問題点〕 一般に、１文字をドツト形式で印字するプリンタにおい
て、縦書き、もしくは横書きの書式：二応じ、文字を回
転して印字することが行なわれている。上記文字の回転
方法は、キャラクタジェネレータから出力された文字パ
ターンを回転処理した後に印字出力するよう（二構成さ
れているが、回転処理はハードウェアによって行なわれ
るため、文字の回転方向が、左９０度、右９０度、１８
０度等のように多くの回転方向の処理を行なう場合は、
各々の回転方向に応じた変換パターンを発注させる回路
、及び各々の反換パターンを印字用のバッファへ書込む
だめの制御回路が多数必要になるととも１：、そのだめ
の制御が複雑になるという欠点を有していた。

〔本発明の目的〕

本発明は上記実情Ｃ二鑑みなされたもので、変換パター
ン発生回路を必要最少限の構成として、任意方向への文
字の回転を可能にした画像回転制御方式を提供すること
を目的とする。

〔発明の要点〕

本発明は、印刷文字を縦書きにする溶合や横帯きにする
場合等１：於いて、変換対象となるキャラクタパターン
を左右９０°　、　ｌ　８０’の任意の角度回転させる
ためのパターン変換機構に係るもので、本発明では、回
転対象文字をパターンデータ記憶手段（１文字バッファ
）（＝書込むときに、　９０’１００の変換を行ない、
更に、画像記憶手段（フレームメモリ）へ書込むときに
１８０’１０°の変換を行なうようにしたもので。

パターン記憶手段１画像記憶手段への書込み制御が簡単
ｊ：できるよう（−シたものである。即ち、パターン記
憶手段へ書込むとき（＝、左右９０°。

１８０６の全ての変換を行なうため（二は、各々の変換
パターンを発生させる回路及び各々の変換パターンを書
込むだめの制御回路が必要になるため、キャラクタ記憶
手段周辺の回路が非常に複雑となるが、本発明では、９
０°変換パターンを発生させるものがあればよく、更に
パターンデータ記憶手段は９０°変梗バダーンもしくは
蕉変換パターンを記憶すればよいため、町込みの制御が
簡単になる。

〔実施例〕

以下、図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例を示すブロック図であり、こ
こでは本発明をイメージプリンタ制御装置（二連用した
際のハードウェア構成を示している。

第１図に於いて、１０はイメージプリンタの制御を行な
うプリンタ制御装置全体の制御を司るＣＰＵであり、１
１はＣＰＵパス（ＣＰＵ−ＢＵＳ）、１２はＤＭＡパス
（ＤＭＡ−ＣＯＮＢＵＳ　）である。

１３はＣＰＵパス１１を介してＣＰＵｒｏ＋＝接続され
たメインＲＡＭ（Ｍ−ＲＡＭ）、Ｊ　４は同メインＲＯ
Ｍ（Ｍ−ＲＯＭ）である。ノ５は同じ＜　ＣＰＵパス１
１を介してＣＰＵｚＯに接続され、ホスト側機器（ＨＯ
３Ｔ）との間で印字データ及び印字制御データ等を遺り
取りする外部接続用インターフェイス部（■・Ｆ）であ
る。

１６は印字出力すべき１ペ一ジ分の画像データ（イメー
ジデータ）を貯えるプレームメモリ（Ｆ−ＲＡＭ）であ
り、ここでは１Ｍバイトの記憶容量をもち、所定の記憶
容置単位をもってＫｘｉブロック（二区分さするもので
、七の昇給は後述する。１７はフレームメモ９１５の画
像データ（イメージデータ）を入出力するフレームメモ
ジパス（Ｆ−ＢＵＳ）であり、ここでは２バイト分のデ
ータ幅をもつ。

１８はフレームメモリ１６に貯えられたデータをページ
単位をもって印字出力するイメージプリンタである。１
９はイメージプリンタ１８へのデータ転送時に於いてフ
レームメモリ１６をアクセス制御するＤ　Ｍ　Ａコント
ローラ（ＤＭＡＣ）である。２０はこのＤ　Ｍ　Ａコン
トローラ１９より出力される読出しアドレス（ＤＭＡア
ドレス）、及びＣＰＵＩ　ｏより出力される書込みアド
レス（ＣＰＵアドレス）をそれぞれ上記フレームメモリ
Ｉ６の分を１ブロツクを単位にアドレス変換するアドレ
ス変換回路（Ａ　−ＣＯＮ　）であり、その詳細は後述
する。

２１はインターフェイス回路１５を介して入力されたパ
ターン変換処理対象となる１文字分の文字コードまたは
イメージデータをラッチするデータラッチ回路で、あり
、２２はこのデータラップ−回路２１１ニランチされた
文字コードをもとに対応する文字パターンを生成するキ
ャラクタジェネレータ（ＣＧ、ＲＯＭ）である。

２３は上記キャラクタジェネレータ２２より生成された
ドツトパターンデータ、又はデータラッチ回路２ノにラ
ッチされたイメージデータを、後述するシフトセレクト
回路２４、及びシフトカウンタ２５の制御の下に、ドク
ト阜位でシフト制御するシフトレジスタであり、ここで
は９個の８ビツトシフトレジスタ（ＳＲＩ〜５Ｒ９）が
ビットシリアル（二従属接続され、パターン変換処理の
ためのドツト遣損（３×３ドツト、又は２×２ドツト）
と、フレームメモリＩ６へのパターン展開（パターン書
込み）時に於（するバッファ及びパターン合成ｊ二供さ
れるもので、例えば２４Ｘ２４ドツトマトリクスを３２
Ｘ３２ドツトマトリクスの印字ドツトサイズに夏換丁べ
く３×３ドツトを４×４ドツトに変換する４３変換時に
於いては、キャラクタジェネレータ２２より発生された
２４ドツト単位のドツトパターンデータなレジスタＳＲ
Ｊ〜ＳＲ９に２４ドツト×３スライス分貯えた後、レジ
スタＳＲｓ、ＳＲ６，ＳＰ、９の各下位３ビツトよりパ
ラレル１二３Ｘ３ドツト単位で後述するパターン変換回
路３０のデータラッチ回路３１ｃ送出し、又、フレーム
メモリ１６へのパターン展間時（−於いては、パターン
変換回路３０によりパターン変振されたドツトパターン
データをビットシリアルモードでレジスタＳＲ１，ＳＲ
，９に貯え、フレームメモリ１６の書込み番地領域のデ
ータ（２バイト）をパラレルモードでレジスタＳＲｓ　
、８Ｒｅに貯えた後、シフトセレクト回路２４、及びオ
ア回路ＯＲ１を介して対応ドツト毎に重畳しレジスタＳ
Ｒｙ。

ＳＲ８にシフトした後、フレームメモリバス１７を介し
てフレームメモリ１６に書込む。

２４は上記シフトレジスタ２３のンフ）Ｕ能（接続構成
）を選択的に切替えるシフトセレクト回路（Ｓ、Ｓ）で
あり、後述するフジツブフロタブ５６より１”レベルの
キャラクタリード信号（Ｃ−Ｒ＝″ｌ”）が出力されて
フレームメモリ１６へのパターン展開処理モードを示し
ているとさ、アントゲ−）　Ａ　Ｏの出力が”０″（１
８０°変換せず）である際は、レジスタＳＲ１，ＳＲｚ
に貯えられた１６ビツトのドツトパターンデータを入力
１１１６にオアグー）ＯＲノを介してレジスタＳＲ７、
ＳＲ８へ供給制御し、又、アンドゲート人Ｏの出力が１
”（１８０’斐換時）である際は、レジスタＳＲ１，Ｓ
Ｒ２に貯えられた１６ピツトのドツトパターンデータを
入力順とは逆の順序でオアグー）ＯＲｚを介してレジス
タＳＲｖ、ＳＲｓへ供給制御する。

２５は上記シフトレジスタ２３のシフト動作を制御する
シフトカウンタ（Ｓ、Ｃ）であり、後述する入出力制御
回路２６よりシフト値（２４）、及びシフトスタート信
号（８，５ＴＡＲＴ）を受けて、レジスタＳＲ１〜ＳＲ
９を１ビット単位で順次、２４ピット分シフト制御し、
シフト終了（二伴ってシフト終了信号（Ｓ−ＥＮＤ）を
出力するとともに、後述するタイミング制御回路４２か
らのシフト動作制御信号（ＳＦＴ）の期間に亘り、タロ
ツク（ＣＬＫ）に従うシフトクロック（Ｓ、ＣＬＫ）を
３ビット分、又は２ビツト分、出力する。

２６はＣＰＵＪ　Ｏ１ＤＭ人コントローラ１９等との間
で各種の制御信号を遺り取りし、パターン変換処理とフ
レームメモリ１６へのパターン展開処理の各動作を制御
する入出力制御回路（Ｉ　Ｏ、Ｃ０ＮＴ　）−ｔｌ−）
！、）、ＣＰＵｚｏとの間では、初期化制御信号（１ｎ
ｉｔ　）　、イニシャルセット完了信号（工・ＥＮＤ）
、シフトレジスタ２３のレジスタＳＲ１〜ＳＲ３へのデ
ータセット完了信号（Ｄ、ＥＮＤ）、変換処理対象とな
る例えば２４×３ドツト分のデータをシフトレジスタ２
３へ入力するためのデータ要求信号（Ｄ−ＲＥＱ）等を
遺り取、すし、Ｄ　ｋｉ　Ａフントローラ１９との間で
は、初期化制御信号（ｉｎｉｔ）。

シフトレジスタ２３のレジスタＳＲｓ　、ＳＲ６へのデ
ータセット完了信号（Ｄ、ＥＮＤ）、フレームメモリ１
６から上記しＣンスタＳＲ５。

ＳＲ６ヘデータをセットするためのデータ要求信号（Ｆ
−ＲＥＱ）等を遺り取りする。

３１乃至３８はそれぞれパターン変換回（路３０の構成
要素をなすもので、３１は後述するタイミング制御回路
４２からのラッチタイミング信号（Ｃ−ＬＴ）を受けて
、シフトレジスタ２３より圧力された３×３ドツト（Ｄ
Ｏ〜Ｄ８）。

又は２Ｘ２ドツト（Ｌ）３．Ｄ４．Ｄ６．Ｄｙ）のデー
タをラッチするデータラッチ回路（ＤＡＴＡ−Ｌ）、３
２はデータラッチ回路３ノに貯えられた３×３ドツト単
位のドツトパターンデータな４×４ドツト単位のドツト
パターンデータに変換する４／３変換ＲＯＭであり、４
×４ドツトマトリクス；二変換したパターンデータを後
述するタイミング制御回路４２からの２ビツトのパター
ン分割アドレス（ＩＢ−Ａ。

ＩＢ、Ｂ）に従い２Ｘ２ドツトの分割ブロック単位で順
次出力する。３３は４／３変換処理を行なわない際に、
データラッチ回路３ノに貯えられた２×２ドツト（４ビ
ツト）ｍ位のドツトパターンデータを選択的（：出力制
御するゲート回路である。

３４は上記４／３変換ＲＯＭ３２、又はゲート回路３３
より出力されたドツトパターンデータなＸ方向、ｙ’ｊ
ｉ向の何れか一方、又はその双方１：２倍する際に索引
される倍角変換ＲＯＭであり、倍角変換したドツトパタ
ーンデータを後述するタイミング制御回路４２からの３
ビツト（７）　ハ９−７分’ｆｌＪ７）’レス（ＤＢ−
Ａ、ＤＢ−Ｂ。

ＤＢ、Ｃ）、モードラッチ回路４１より出力される変換
指示情報（２ｙ　、　９０°　）等に従い。

２ドツト聞位で順次出力する。

３５は変換処理された１文字分のドツトパターンデータ
を貯える１文字バッファ（ｃ、ＲＡｈ・１）であり、倍
角変換処理、更には９０°変換処理等（二供されるもの
で、ここでは６４Ｘ６４ドツトのマトリクス構成をなし
、ｉ多連するＹアドレス発生回路４６、及びＸアドレス
発・主回路４７からのアドレス指定とタイミング制袖回
路４２からのメモリライトイネーブル信号（Ｎｉ・ｗｇ
）と１＝従い、２ドツト単位でドツトパターンデータが
リード／ライトされる。

３６は変換出力される２ドツトのパターンデータのうち
の偶数ピッ）（ＤＥ）を後述するタイミング制御回路４
２からのビットラッチタイミング信号（Ｂ−ＬＴ）−二
従いラッチするラッチ回路（Ｅ−Ｌ）、３７は同奇数ビ
ット（ＤＯ）をラッチするラッチ回路（０・Ｌ）、３８
は上記ラッチ回路３６，３７１＝ラフテされたデータを
ビットシリアルのデータに変換して出力する出力ゲート
回路であり、後述するフリツプフロツプ５９からのゲー
ト開制御信号、タイミング制御回路４２からの偶数ビッ
ト指定信号（ＥＶＮ）、奇数ビット指定信号（ＯＤＤ）
等に従い、一定ノ順序で交互に出力しシフトレジスタ２
３に送出する。

４１乃至４７はそれぞれパターン変換制御信号４０の構
成要素をなすもので、４ノはＣＰＵ１０より送出さルる
、４３．９０°、１８０°。

２ｙ（縦２倍）等の変換指示情報、更ζ二は１文字バッ
ファ３５の読出しモード時のスタートビット（偶数／奇
数）を指定する指示情報（Ｂ１０　）等、各種の変換モ
ード°情報をラッチするモードラッチ回路（ＭＯＤＥ−
Ｌ）である。４２は変換モードに応じてそれぞれ特定さ
れるタイミングをもつ一迫の変換制御信号を出力するＲ
　Ｏ？ｗｌ構成のタイミング制欲回路（Ｔ、Ｃ０ＮＴ）
であり、後述するタイミングアドレスカウンタ４３のア
ドレス指定に従い、各変換弁別に従うタイミングをもっ
て、上記１文字バッファ３５をアクセスするためのスキ
ャンアドレス（ＳＡＯ〜２）及σスキャンアドレスセレ
クト信号（ＳＳｏ〜１）更には、上記シフトレジスタ２
３より３Ｘ３ドツト、又は２×２ドツトのパターンデー
タを切り８丁べく、シフトレジスタ２３を３ビット単位
、又は２ピクト止位でシフト制徂するだめのシフト動作
制御（Ｆ号（ＳＦＴ）。

上記データラッチ回路３１１ニセツトされたドツトパタ
ーンデータ（３Ｘ３．又は２×２）の変換処理終了を示
テ変デ（終了タイミングイ１号（ＡＥＮＴ）、４４己ン
フトレジスタ２３＋ニセツトされたドツトパターンデー
タ（２４Ｘ３゜１６×２等）の変換処理を１ブロツクと
して、その分割された一つのサイクル（１ブロツクは２
ｎサイクル、又は３ｎサイクルでなる）のパターン変換
終了を示す変換終了タイミング信号（ＲＥＮＴ　）、１
サイクルの劣込み終了信号（Ｔ−ＥＮＤ）、及び前述し
た各種の４１号（Ｃ−ＬＴ、ＩＢ−Ａ、ＩＢ−Ｂ、Ｍ−
ＷＥ、Ｂ・Ｌ　Ｔ　、　ＯＤ　Ｄ　、　Ｅ　Ｖ　Ｎ　）
　Ｑ　’ｌ　出力’Ｔ　ル。

４３は上記タイミング制御回路４２の一連のＲＯＭアド
レスを指定するタイミングアドレスカウンタ（ＴＡカウ
ンタ）であり、後述するフリップフロップ５７のセット
期間に亘ってカウント動作を実行し、上記ｌサイクルさ
込み終了信号（Ｔ−ＥＮＤ）により、後述するサイクル
スタートアドレスラッチ回路４４にセットされたスター
トアドレスを読み込む。

４４は上記タイミング制御回路４２のサイクルスタート
アドレスをＣＰＵｚＯより受け、上記タイミングアドレ
スカウンタ４３に設定するサイクルスタートアドレスラ
ッチ回Ｅ　（Ｔ　Ａ・Ｌ）である。

４５は上記１文字バッファ３５の書込みアドレス（Ｘ、
Ｙ）及びタイミングを制御するアドレス制御回路（ＸＹ
　−Ｃ０ＮＴ　）であり、後述するアドレスラッチ回路
５１，５２，５３゜５４からの読出し又は畜込みスター
トアドレス、更（二は、上記モードラッチ回路４）より
出力される９０’変換指示情報、上記タイミング制御回
路４２より出力される変換終了タイミング信号（ＡＥＮ
Ｔ）、（ＲＥＮＴ　）、サイクル終了信号（Ｔ−ＥＮＤ
）、オアグー）ＯＲ，？より出力されるロード信号（Ｌ
ＯＡＤ　）、後述するフリップフロップ５６より出力さ
れるキャラクタライト信号（Ｃ，Ｗ）等を受けて、１文
字バッファ３５をアクセスするためのＸアドレス（ＹＡ
Ｏ〜７）、及びＸアドレス（ＸＡＯ〜７）。

更（二は、ブロック終了信号（Ｂ−ＥＮＤ）、キャラク
タ終了信号（Ｃ−ＥＮＤ）、Ｙカウント終了信号（Ｙ、
ＲＣ）等を出力する。

４６は上記アドレス制御回路４５より出力されるＸアド
レス（ＹＡＯ〜４）とタイミング制御回路４２より出力
されるスキャンアドレス（ＳＡｏ〜２）及びスキャンア
ドレスセレクト信号（ＳＳＯ〜１）と、９０’変換指示
情報とを受けて、スキャンアドレスセレクト信号（８８
ｏ〜））及び９０°変換指示情報の内容に従フたＸアド
レス（ＹＡθ〜４）とスキャンアドレス（ＳＡＯ〜２）
との組合わせ（＝よる１文字バッファ３５のＸアドレス
（Ｙ（７〜４）を生５５．するＸアドレス発生回路（Ｙ
ＭＤＲ）であり、４７は上記アドレス制＠回路４５より
出力されるＸアドレス（ＸＡ（Ｊ〜５）とタイミング制
御回路４２より出力されるスキャンアドレス（Ｓへθ〜
２）及びスキャンアドレスセレクト信号（ＳＳＯ〜１）
と９０’変換指示情報とを受けて、スキャンアドレスセ
レクト信号（ＳＳＯ〜１）及び９０″変換指示情報の内
容に従ったＸアドレス（ＸＡＯ〜５）とスキャンアドレ
ス（Ｓ　−ｔｘ　ｏ〜２）の組合わせによる１文字バッ
ファ３５のＸアドレス（ＸＯ〜５）を生成するＸアドレ
ス発生回路（ＸＭＤＲ）である。

５１乃至５９はそれぞれパターン変換定数設定回路５０
の構成要素をなすもので、５ノの構成要素をな丁もので
、５１は１文字パフフッ３５のＹ方向書込みスタートア
ドレス（ＹＷＡ）を貯えるアドレスラッチ回路（Ｙ〜Ｖ
Ａ　、　Ｌ　）、５２は同じくＹ方向読已しスタートア
ドレス（’ｆ’　ＲＡ　）を貯えるアドレスラッチ回路
（ＹＲＡ・Ｌ）、５３は同じくＸ方向書込みスタートア
ドレス（ＸＷＡ）を貯えるアドレスラッチ回路（ＸＷＡ
−Ｌ）、５４は同じくＸ方向読出しスタートアドレス（
ＸＲＡ）を貯えるアドレスラッチ回路（ＸＲＡ−Ｌ）、
５５は１文字バッファ３５（：展開されたキャラクタパ
ターンのＹ方向先頭位置を示すキャラクタ位置先頭アド
レス（ＹＨ）を貯えるアドレスラッチ回路（ＹＨ・Ｌ）
であり、１可れもＣＰＵ１０により１文字車位の処理毎
：：設定される。５６は入出力側ａ回路２６より出力さ
れる書込みスタードアトノスロート４Ｎ号（Ｗｈ−ＬＯ
ＡＤ　）−二よりセットされ、同読出しスタートアドレ
スロートイｉ号（ＲＡ−ＬＯＡＤ　）ｌ二よりでクトさ
れて、セット時Ｃニキャラクタライト信号（Ｃ−Ｗ）を
出力し、リセット時【：キャラクタリード（ぎ号（Ｃ・
Ｒ）を出力するフリップフロップ、５７は入土力制御回
路２６より出力されるブロック単位のパターン変換開始
イ言号（Ｂ−８ＴＡＲＴ）によりセットされ、アドレス
制御回路４５より圧力されるブロック単位のパターン変
換終了信号（Ｂ　、　ＥＮＤ　）によりセットされて、
セット期間に亘り、タイミングアドレスカウンタ４３に
カウント動作指示を与えるフジノブフロップ。

５８はフジノブフロップ５６より出力されるキャラクタ
リード４Ｍ号（Ｃ−Ｒ＝”ｘ　”　）により動作モード
となり、アドレス制御回路４５より出力されたＹアドレ
ス値（Ｙ　Ａ　Ｏ〜７）がアドレスラッチ回路５５にラ
ッチされたパターンの先頭位置を示すアドレス値（ＹＨ
（Ｊ〜７）と一致した際（−一致信号（＝）を出力する
アドレス−数構出回路（Ｙ−ＥＱＵ）、５９はアドレス
−数構圧回路５８からの一致検出信号（＝）（二よりセ
ットされ、アドレス制御回路４５からのＹカウント終了
信号（Ｙ−ＲＣ）によりセントさｎて、セット期間に亘
すゲート回路３８にゲート開信号を送出するフリップフ
ロップである。

６０は上記クロック（ＣＬＫ　）を含む各種のタイミン
グ信号を発磁するクロック発生器（Ｐ・Ｇ）である。又
、八１はフジノブフロップ５６より出力されるキャラク
タリード信号（Ｃ・Ｒ）とシフトカウンタ２５より出力
される１６ビツトシフト終了信号（Ｓ−ＥＮＤ）とによ
り、オアゲートＯＲＪでｆｒ畳されたドツトパターンデ
ータがシフトレジスタ２３のレジスタＳＲ７，ＳＲ８に
１ワード（１６ビツト）分、取り揃えられたことを示？
（画像データの転送可を示す）データ準備完了信号（Ｉ
Ｐ−Ｅ？？Ｄ）をＤ　Ｍ　Ａコントローラ１９へ送出す
るためのアンドゲート、ＯＲ２はＣＰＵｚ　ｏ、及びＤ
ＭＡコントローラ１９からの初期化側部俳号（ｉｎ口）
を入出力制御回路２６に入力するためのオアゲート、Ｏ
Ｒ３はフリップフロップ５６からの各コードイ；号（Ｗ
Ａ−ＬＯＡＤ　、ＲＡ　−ＬＯＡＤ）をアドレス制御回
路４５に入力するためのオアデートである。ＣＬＲはＤ
　Ｍ　Ａコントローラ１９の制ａＣ二よりシフトレジス
タ２３のレジスタＳＲｙ　、ＳＲｓより１６ビツトのデ
ータが読み出された後（：、同レジスタＳＲ７、ＳＲｓ
をクリアするためのクリア信号、Ｒ／〜＼′はＤＭＡコ
ントローラ１９からフレームメモリ１６へ送られるリー
ド／ライト信号である。

第２図乃至第７図はそれぞれ本発明の一実施例をより詳
細（二説明するための図である。第２図は上記倍角変換
ＲＯＭ３２の入出力基本パターン例を示したもので、２
ｙ＝１はＹ方＠２倍角指定有、２ｙ＝０は同指定無、９
０°＝１は９０°変換指定角、９（１０＝ｎは同指定無
をそれぞれ示している。

第３図は本発明Ｃ二係る画像回転処理手１１０を慨念的
（二示したもので、上記キャラクタジェネレータ２２よ
り発生されたパターンが４／３に換ＲＯＭＢ２．及び倍
角変換ＲＯＭ３４を経て１文字バッファ３５に書込まれ
る際のパターンの回転処理、及び、１文字バッファ３５
からフレームメモリ１６に書込まれる際のパターンの回
転処理をそれぞれ１文字を巣位に図示している。

ここで、１８０°父換峙に於いては、シフトセレクト回
路２４の選択制御により、シフトレジスタ２３のンジス
タＳＲノ、ＳＲ，ｒに貯えられたｌワード（２バイト）
のパターンデータがシフト入力順とは逆の方向より取出
され、オアゲートＯＲノを介してレジスタＳＲ５、ＳＲ
６のパターンデータと重畳される。

第４図は上記１文字バッファ３５に２．　＋Ｑされた１
キャラクタ分のドツトパターンデータをフレームメモリ
１６に書込む際のＤＭＡコントローラ１９の処理フロー
を示したもので、Ｘｏ　。

ｙｏ　、Ｘ２ＮＤ　ｔ　Ｙ”Ｄ＋　ｘ＋　　＋　ｙ’、
＋　ＲＦはそれぞれＤＭＡコントローラ１９内Ｃ二設（
すられたフレームノそす１６へア書込みに供されるレジ
スタ、及びカウンタであり、ｘｏ及びｙｏは１文字バッ
ファ３５より読出されたドツトパターンデータをフレー
ムメモリ１６へ杏込む際の該メモリ１６上の初期値を貯
え゛るレジスタ、Ｘ　ＥＮＤ及び）’　ＥＮＤは同最終
値を貯えるレジスタ。

Ｘ、及びｙ、は１ワード（２バイト）のデータをも込む
毎に更新される畳込みカウンタ、ＲＦはフレームメモリ
１６よりデータを続出中であることを示すリードフラグ
である。上記Ｘ０しジヌタ、及びｙｏ　レジスタと、ｘ
、カウンタ、及びＸ１カウンタの各値は、それぞれＣＰ
Ｕ１０によりイニンヤルセットされ、又、ＸＥＮＤレジ
スダ、及びＹ　ＥＮＤレジスタはパターンの拡大幅に応
じてセットされる。又、Ｘ、カウンタ、及びｙｌカウン
タは書込み方向、即ち１８ｎ。

変換の有無に応じてインクリメント（団Ｃ）又はデクリ
メント（ＤＥＣ）されるもので、例えば無変換（９００
変換、１８０°変換無）の場合はＸ８カウンタがデクリ
メント（ＤＥＣ）、ｙ、カウンタがインクリメン）　（
ｉｎｃ　）され、又、ｌｓｏ’２換の場合はＸ１カウン
タがインクリメント、ｙ、カウンタがデクリメントされ
る。尚、缶変換の場合はシフトレジスタ２３のレジスタ
ＳＲＪ、ＳＲ，？に貯えられた１ワードのデータが順方
向（！５込みシフトと同方向）に読出されるととも（−
１Ｘ０レジスタ、及びｙ０レジスタζ二右上を初期値（
始点）としたアドレスが設定され、又、１８０’変換の
場合は上記レジスタＳＲ１，ＳＲ２に貯えられたデータ
が逆方向（二続出されるととも（：、ｘｏ　レジスタ及
びｙｏ　　レジスタに左下を初期値としたアドレスが設
定される。

第５図は１文字バッファ３５からのパターンデータの読
出しモード時に於けるスタートビット（偶数／奇数）の
指定情報（Ｅｌｏ）が偶数ビットを指定する際のタイミ
ング制御回路４２より出力される偶数ビット指定信号（
ＥＶＮ）、奇数ビット指定信号（ＯＤＤ　）を含む各（
社）（５号の発生タイミングを示すタイムチャート、第
６図は上記指示情報（Ｅｌｏ　）が奇数ビットを指定し
ている際の同信号の発生タイミングを示すタイムチャー
トである。

第７図ｆａｔ乃至（ｄｉはそれぞれ各位印「１１形式に
於ける文字の向き（回転）を示したもので、フレームメ
モリ１６上（＝展開される文字の向さとその配列方向を
印ｅ！１方向、即ち又字読出し方向８Ｃｒ＝対比させて
示している。ここでは、図（ａｌＣ二無変換（９０６変
換、１８０°変換なし）の場合、図（ｂｌに左９０°変
換させた場合、図（Ｃ１に右９０°変換させた場合１図
（ｄｌｃ　１８０°変換させた場合をそれぞれ示してい
る。

ここで一実施例の動作を説明する。パターン変換処理ζ
：際しては、ＣＰＵ１０の制御の下ζ：、４／３，９０
°１１８０°、２Ｙ、２Ｘ等の各種変換指示を含む変換
モード情報がモードラッチ回路イ１ζ二初期設定される
ととも：二、パターン展開処理のための各種のスタート
アドレス（ＹＷＲ，ＸＷＲ，ＹＲＲ，ＸＲＲ，Ｙ）Ｉ。

ＴＡ等）がパターン変換制御回路４０、及びパターン変
換定数設定回路５０内の該当する各ラッチ回路（４４，
５１〜５５）（＝設定され、その初期設定終了に伴うイ
ニシャルセット完了信号（Ｉ・ＥＮＤ　）が入出力制御
回路２６（二人力されること【二よって、パターンの生
成並びｌ：変換処理が開始される。ここでは漢字コード
に対応した２４Ｘ２４ドツトのドツトパターンデータを
４／３変換してそのまま（回転なし）出力する場合を例
（二とって動作を説明する。先ず入出力制御回路２６は
、ＣＰＵＪＯよりイニシャルセクト完了信号（工・ＥＮ
Ｄ）を受けること（：よつて、アドレスラッチ回路５１
．５３に貯えられた書込みスタート７ドレス（ＹＷＡ。

ＸＷＡ）をアドレス制御回路４５内のＹカウンタ、及び
Ｘカウンタζニセットし、データ要求信号（Ｄ、ＲＥＱ
）をＣＰＵｚｏｒ；送出する。これによってＣＰＵ１０
の制御の下にホスト側機１（ＨＯ３Ｔ）より送出された
印字文字コード（漢字コード）が、インターフェイス部
１５、及びＣＰＵバス１１を介してデータラッチ回路２
１にラッチされ、キャラクタジェネレータ２２：二人力
される。

キャラクタジェネレータ２２は、データラッチ回路２１
にラッチされた文字コード（漢字フード）をもと１＝、
該コードに固有の２４Ｘ２４ドツトの文字パターンデー
タを１ライン（２４ドツト）単位で順次出力する。この
キャラクタジェネレータ２２より出力された１ライン（
２４ドツト）単位のドツトパターンデータはシフトレジ
スタ２３のレジスタＳＲ１〜ＳＲ３に入力される。

シフトレジスタ２３は、キャラクタジェネレータ２２よ
り出力された１ライン（２４ドツト）単位のドツトパタ
ーンデータなレジスタＳＲ７〜ＳＲ３にビットパラレル
に受けてセットすると、入出力制御回路２６の制御の下
にノットカウンタ２５より出力されるシフトクロック（
Ｓ・ＣＬ　Ｋ　）に従い、２４ビツトシフト動作して、
レジスタＳＲ副〜ＳＲ３のデータをレジスタＳＲ４〜Ｓ
Ｒ６にシフトする。そしてレジスタＳＲ１〜ＳＲ３を二
次の１ライン（２４ドツト）のドツトパターンデータが
セットサれた後、再び２４ビツトシフトを行なうことζ
二よって、最初の（１ライン目の）２４ピクトデータが
レジスタＳＲ７〜ＳＲ９に貯えられ、次の２ライン目の
２４ビツトデータがレジスタＳＲ４〜ＳＲ６に貯えられ
る。その後、レジスタＳＲ７〜Ｓ　Ｒｓ　ｒ＝次の３ラ
イン目の２４ビツトデータがセットされることによって
、シフトレジスタ２３には、キャラクタジェネレータ２
２より出力された３ライン（２４Ｘ３ドツト）分のドツ
トパターンデータが貯えられる。

この際、シフトカウンタ２５は、入出力制御回路２６よ
り、シフトｍ（、ＩＭ）、及びシフトスタート信号（Ｓ
　−５ＴＡＲＴ　）を受けて、クロック（ＣＬＫ）−二
従ってシフト値で示される数のシフトクロック（Ｓ　−
ＣＬＫ　）を出力し、カクント終了（２４カウント）（
二伴ってシフト終了信号（Ｓ、ＥＮＤ）を入出力料紙回
路２６、及びアンドゲートＡＩに送出する。入出力制御
回路２６はモードラッチ回路４１（二４／３変換指示情
報が設定（”ｌ”）されていると、ノットカウンタ２５
を２回、２４ビツトシフト制御して、シフトレジスタ２
３に２４ドツト×３ラインのデータをセットした後、上
記２回目のソフト終了信号（Ｓ、ＥＮＤ）をもと（＝、
所定のタイミングをもつてパターン変換開始信号（Ｂ・
５ＴＡＲＴ）を出力する。このパターン変換開始信号（
Ｂ、５ＴＡＲＴ）は設定回路５０に設けられたフリップ
フロップ５７に入力されて、該７９ツブフロツプ５７を
セット状態とし、そのセット出力がカツント動作指示信
号としてタイミングアドレスカクンタ４３に与えられ、
以後、パターンの切出し及び変換処理が実行される。

タイミングアドレス力クンタ４３はフリップフロップ５
７のセット信号を受けると、アドレスラッチ回路４４に
ラッチさ」ｔだアドレスをスタートアドレスとして読込
み、以後、フリップフロップ５７のセット期間Ｃ二亘っ
てクロック（ＣＬＫ　）に従いアドレス更新動作を開始
する。

このタイミングアドレスカクンタ４３からのアドレス（
＝従ってタイミング制御回路４２のＲＯＭが逐次、リー
ドアクセスされ、指定（設定）変換モード（二従う固有
のタイミングをもって変換処理のための各種の（５号が
出力される。

即ち、タイミング制御回路４２からは、先ずラッチタイ
ミング信号（Ｃ，ＬＴ）が出力され、続いてパターン分
割アドレス（ＩＢ−Ａ、ＩＢ・　Ｂ、ＤＢ−Ａ、ＤＢ−
Ｂ、ＤＢ−Ｃ）　　、　史には、スキャンアドレス（５
ＡＯ−８Ａ２）、及びスキャンアドレスセレクト信号（
ＳＳＯ〜８８））等が出力される。そして、上記ラッチ
タイミング信号（Ｃ，ＬＴ）はデータラッチ回路３１ζ
二供給され、続いて出力されるパターン分割アドレス（
ＩＢ−Ａ、ＩＢ−Ｂ）は４／３変ｊｆｉ　ＲＯＭ　３２
　、間パターン分割アドレス（ＤＢ−Ａ、ＤＢ、Ｂ、Ｄ
Ｂ−Ｃ）は倍角変１灼ＲＯＭ　３４、スキャンアドレス
＜Ｓｈｏ〜ＳＡ２　）、及びスキャンアドレスセレクト
（ｊ号（ＳＳｃ＋、５Ｓ１）はＸアドレス発生回路４６
゜及びＸアドレス発生回路４７に供給される。

データラッチ回路３ノは上記ラッチタッチタイミング信
号（Ｃ，ＬＴ）を受けると、シフトレジスタ２３より入
力されたレジスタＳＲ３゜ＳＲ６，５Ｒ９０”）各下位
３ビツト（３ｘ３＝９ビツト）のパターンデータをラン
チする。この３×３ビツトのパターンデータは４／３変
換ＲＯＭ　３２　ｉ二人力される。

この際、４／３変換ＲＯＭｊ　２はモードラツチ回路４
ノより４／３変換指示情報を受けてリード７グセス許可
モードとなり、データラッチ回路３ノより受けた３×３
ドツトのパターンデータな、該データと上記パターン分
割アドレス（ＩＢ−Ａ、ＩＢ−Ｂ）とにより、４×４ド
ツトのパターンデータに変換し、２×２ビツト単位で４
回に切り分けて出力する。即ち、４／３変換ＲＯＭ　３
２は入力された３×３ドツトのパターンデータ（９ビツ
トのデータ）を変換パターン指定アドレス（上位のアド
レス）とし、パターン分割アドレス（ＩＢ−Ａ、ＩＢ−
Ｂ）を口出しアドレス（下位のアドレス）としてリード
アクセスされ、入力された３Ｘ３ドツトのパターンデー
タに対応する４×４ドツト（二拡大された変換パターン
データを２Ｘ２ビツト上位で４回（：分けて読已丁。こ
の際、モードラッチ回路４１からの４／３変換指示情報
（二より、４／３皮Ｇ　ＲＯＭ　３２はリードアクセス
許可モードとなっているが、ゲート回路３３は出力禁止
モードとなっており、従って４／３変？！ｉ！！ＲＯＭ
５２より出力された２×２ビツト単位の４／３拡大され
たデータ（４ビツトデータ）が選択的に倍角変換ＲＯＭ
５４＋−入力される。

倍角変＃ＲＯＭ５４は、第２図に示す如く、入力された
２Ｘ２ド７ト単位のパターンデータを２Ｙ、９０°等の
変換指示情報に従い倍角変換して、その変換パターンデ
ータなパターン分割アドレス（ＤＢ−Ａ、ＤＢ−Ｂ、Ｄ
Ｂ−Ｃ）に従い２ビツト単位で順次出力する。即ち１倍
角変ｇＨＲＯＭ　３４は入力された２×２ドツトのパタ
ーンデータと変換指示情報（２ｙ、９０’）ヲ反換パタ
ーン指定アドレス（上位のアドレス）とし、パターン分
割アドレス（ＤＢ−Ａ、ＤＢ・Ｂ、ＤＢ−Ｃ）を切出し
アドレス（下位のアドレス）としてリードアクセスされ
、入力された２×２ドツトのパターンデータを掟換指定
情報（２）’、９０°　）に従い第２図の如く倍角変換
して、そのドツトマトリクスを一定の配列順序をもって
２ビツト単位（縦（Ｙ方向）２ビツト単位）で順次出力
する。この際、入力されたデータが何ら倍角変換を伴わ
ないときは、入力された２×２ドツトのパターンデータ
がそのままのパターン状態で２ビツト単位に切り分けら
れて出力される。

この倍角変換ＲｏＭ３４より出力された２ビツトｍ位の
パターンデータ（ＤＯ，ＤＥ）は１文字バッファ３５【
二順次書込まれる。

この際、１文字バッファ３５はタイミング制御回路４２
より出力されたメモリライトイネーブル信号（ｋＩ・Ｗ
Ｅ）を受けてライトモードとなり、Ｘアドレス発生回路
４６、及びＸアドレス発生回路４７より出力されるＹア
ドレス（ＹＡ（１１〜４）、及びＸアトＬ／ス（ＸＡ　
ｏ　〜ｓ　）（＝従い、倍角変換ＲＯＭ３４より出力さ
れた２ピット蛍位のパターンデータ（Ｄｏ、ＤＥ）を０
込む。

Ｘアドレス発生回路４６、及びＸアドレス発生回路４７
は１．アドレス制御回路４５から出力されるＸ、Ｙアド
レス（ＸＡＯ〜ｖ、ＹＡｏ〜４）とタイミング制御回路
４２から出力されるスキャンアドレス（５Ａ（７〜２）
及びスキャンアドレスセレクト信号（ＳＳＯ，５Ｓｚ）
と９０°変換指示情報とを受けて、９０°変換指示情報
、及びスキャンアドレスセレクト信号（ＳＳｏ、５Ｓ１
）の内容に従い、Ｘ−Ｙ７ドレス（ＸＡＯ〜７．ＹＡ（
７〜４）とスキャンアドレス（ＳＡＯ〜２）の組合せに
よる畏込みアドレス（ＹＯ〜４．ＸＯ〜５）を出力する
。

一方、アドレス制御回路４５は、入出力制御回路２６よ
り出力される帯込みスタートアドレスロード信号（Ｗ人
・Ｌ　ＯＡ　Ｄ　）　！−従うオアゲートＯＲ２からの
ロード信号（ＬＯＡＤ　）を受けて、アドレスラッチ回
路５１（−貯えられたＹ方向８込みスタートアドレス（
ＹＷＡ）、及びアドレスラッチ回路５３に貯えられたＸ
方向書込みスタートアドレス（ＹＷＡ）を内部のＹカウ
ンタ、及びＸカウンタにセクトし、以後は変−換モード
に応じて上記各内部カウンタのリップルキャリー（ＲＣ
）、変換終了タイミングＱ号（ＡＥＮＴ）等により上記
各内部カウンタをカウントアツク／カクントダフンする
とともに、１ブロツクのパターン変拗毎にブロック終了
信号（Ｂ−ＥＮＤ）を出力し、ｌキャラクタのパターン
変換毎にキャラクタ終了信号（Ｃ，ＥＮＤ）を出力する
。

又、タイミング制御回路４２はｌサイクルのパターン変
換終了伍に１サイクル書込み終了信号（Ｔ、ＥＮＤ）を
出力し、スキャンアドレスＳＡＯ〜２が一循する毎Ｃ二
変換終了タイミング＜ｇ号（ＡＥＮＴ）を出力し、ｌサ
イクルのパターン変換毎に変換終了タイミング（ｉ　号
（ＲＥＮＴ）を出力する。これらの各信号はアドレス制
御回路４５に供給されて上記した内部力クンタの制御、
及びブロック終了信号（Ｂ、ＥＮＤ）、キャラクタ終了
信号（Ｃ−ＥＮＤ　）の生成等（＝供される。更！二上
記１サイクル書込み終了信号（Ｔ−ＥＮＤ）はタイミン
グアドレスカウンタ４３（二供給され、これ；二よつて
タイミングアト７スカクンタ４３には、再度、アドレス
ラッチ回路４４に貯えられたスタートアドレスがセット
されて、タイミング制御回路４ｚからは再び１サイクル
のパターン変換処理を実行するための上記各信号が出力
される。そして、このタイミング制御回路４２より出力
されるシフト動作制机信号（ＳＦＴ：ｌによつて、シフ
トカウンタ２５からはクロック（ＣＬＫ）に従う３ビッ
ト分のシフトクロック（８，ＣＬＫ）が出力され、シフ
トレジスタ２３からは次の３Ｘ３ドツトのパターンデー
タが出力される。このドツトパターンデータは同じくタ
イミング制御回路４２より出力されるラッチタイミング
信号（Ｃ，ＬＴ）によりデータラッチ回路３ノにラツｆ
され、上記同様のパターン処理動作が操返し実行される
。

このような動作の繰返しｊ：よりてシフトレジスタ２３
（：、８回に分けて２４ドツト×２４ライン分のパター
ンデータが入力され、そのすべてのパターン処理が終了
すること：＝よって、１文字バッファ３５には、変換指
示情報（２ｙ。

２Ｘ、９０’等）に従りて変換された１文字分のドツト
パターンデータが記憶される。この際の９０°変換され
ないパターンと９０’変換されたパターン例をそれぞれ
Ｉｇ３図ｒ二示している。

１文字バッファ３５へのｌキャラクタ分のパターンの展
開処理が終了すると、アドレス制御回路４５からはキャ
ラクタ終了信号（Ｃ−ＥＮＤ）が出力され、この信号（
Ｃ−Ｅ　Ｎ　Ｄ　）が入出力制動回路２６に入力される
ことによって、入出力制御回路２６かうは、Ｄ　Ｍ　Ａ
コントローラ１９に対し、フレームメモリデータ要求信
号（Ｆ−ＲＥＱ）がａカされるととも（：、読出しスタ
ートアドレスロード信号（ＲＡ　−ＬＯＡＤ）が圧力さ
れる。これ（−よってフリップフロップ５６がリセット
状愈となり、キャラクタライト信号（Ｃ−Ｗ　）　ｒ二
代ってキャラクタリード信号（Ｃ−Ｒ）が圧力されて、
次に、１文字バッファ３５に記憶された（展開された）
パターンの続圧しく即ちフレームメモリ１６へのパター
ンの否込み）が実行される。この際は、上記ブロック終
了信号（Ｂ　−ＥＮＤ　）により、リセットされたフリ
ップフロップ５７が再びセットされ、上記キャラクタリ
ード信号（Ｃ，Ｒ）がスタートビット指示情報（Ｅｌｏ
　）とともにアドレスラッチ回路４４に供給されて、タ
イミング制御回路４２が以後、１文字バッファ３５をリ
ードアクセスするための各種信号を出力する。即ち、メ
モリライトイネーブル信号（ｋｉ・ＷＢ＞がリードモー
ドになるとともに、ビットラッチタイミング信号（Ｂ、
ＬＴ）、及び偶数／奇数のビット指定信号（ＥＶＮｌｏ
ＤＤ）等が圧力される。この際の指示情報、（Ｅｌｏ）
−二従う上記指定信号（ＢＶＮｌｏＤＤ）の出力タイミ
ングを第５図及び第６図（＝示している。更に、アドレ
ス制句回路４５より連続する読出しアドレスが出力され
て、１文字バッファ３５がリードアクセスされ、その２
ピット単位の読出しデータがラッチ回路３６、及びラッ
チ回路３７にラッチされた後、出力ゲート回路３Ｂより
又巨に選択されて順次出力され、１６ピツト分のシフト
クロック（８，ＣＬＫ）が与えられているシフトレジス
タ２３のレジスタＳＲノ、５Ｒ２ｒ二１６ビット（ｌワ
ード）分のデータがビットシリアルモードで順次貯えら
れる。１ワ一ド分のシフトが完了した後に入出力制御回
路２６はフレームメモリデータ要求信号（Ｆ−ＲＥＱ）
をＤＭＡコントローラＪ９へ出力する。

一方、ＤＭＡコントローラ１９は入出力制御回路２６よ
り出力された上記フレームメモリデータ要求信号（Ｆ−
ＲＥＱ）を受けると、アドレス変換回路２ｏを介してフ
レームメモリ１６へのキャラクタ書込み領域をリードア
クセスし、その領域のデータを１ワード（１６ピツト）
単位で読出して、シフトレジスタ２３のレジスタＳＲｓ
、ＳＲｅにセットする。この際のＤＭＡコントローラ１
９の処理フローを第４図（二足している。

上記１文字バッファ３５より読出された１ワード（１６
ピツト）分のパターンデータがシフトレジスタ２３のレ
ジスタＳＲ１，ＳＲ，？ｌｌ二元られ、フレームメモリ
１６の書込み領域に記憶されていた１ワード（１６ピツ
ト）分のパターンデータが同じくレジスタＳＲｓ　、５
Ｒｅｔ二貯えられてデータセット完了信号（Ｄ、ＥＮＤ
　）が入出力制御回路２６に入力されると、次２二、シ
フトレジスタ２３が１ワ一ド分シフト制御されて、上記
レジスタＳＲ１，ＳＲ２に貯えられタハターンデータと
、上記レジスタＳＲ５゜ＳＲ６に貯えられたパターンデ
ータとがオアグーｌＯＲノにより重畳され、レジスタＳ
Ｒｙ。

ＳＲｓ＋ニシフト入力される。この際、シフトセレクト
回路２４は、１８０°変換指示がない場合、上記キャラ
クタリード信号（Ｃ，Ｒ）のみ１：よる切替制御信号を
受けて、レジスタＳ　Ｒｌ５Ｒ２に貯えられたパターン
データを入力順に取出し、オアグー）ＯＲＪに出力する
。又、１８０°変換指示がある場合はアンドゲート八〇
の出力が”１″となり、この切替制御信号により、レジ
スタＳＲ１，ＳＲ２に貯えられたパターンデータな入力
順とは逆のＪ：ｎ序で取出し、オアグー）ＯＲｚに出力
する。

そしてシフトレジスタ２３のレジスタＳＲ７゜ＳＲｓ＋
＝貯えられた１ワ一ド分の合成パターンデータはアドレ
ス変換回路２０より出力されるアドレス（＝従い、フレ
ームメモ！１１６に書込まれる。この際の１８０°変換
の有無による各パターンの向きを第３図に示している。

この上うなｌワード単位のフレームメモリ１６へのを込
みが１キャラクタ単位をもって順次実行される。

ここで、上記フレームメモリ１６は、記憶領域（１Ｍバ
イト）が行列方向【；複数のブロック（二分割されてい
る。ここでは、メモリ全体の記憶領域をＸ−Ｙ＝２３０
４Ｘ３５８４ドツト、１ブロツクをＸ−Ｙ＝２５６Ｘ５
１２ドツト構成として、メモリ全体をＸ　−Ｙ　＝　９
　ｘ　７ブロツクに分割している。

この際、上記フレームメモリ１６のリード／ライトアド
レスを変換するアドレス変換回路２０は、ＣＰＵｚＯか
らフレームメモリ１６への書込みアドレス、及びフレー
ムメモリ１６からイメージプリンタ１８への読出しアド
レスを。

８ページ（０〜７ページ）をもって−循する特定ブロッ
ク配列のブロックアドレスに変換する変換機能をもつも
ので、ここではそのアドレス変換をＲＯＭ　＋二より行
なりでいる。そして、常（二、書込み変換ページを読出
し変換ページ【；１ペ一ジ先行させるページ指定手段を
もつ。このようなブロックアドレスの変ｐＦｆｔ！！＋
をもつことにより、フレームメモリ１６への画像データ
の書込み方向と読出し方向とが、？ｇ７　図（Ｃ）、　
（ａ＋ζ二示二足く、互に百交する。方向（二異なる場
合であっても、１ページの画偉データをイメージプリン
タ１８へ出力中に、その読出し終了領域に次ページの画
像データを書込むことができる。

上述したようＣ二、１文字バッファ３５にパターンデー
タを書込む際（二倍角変ｐＲＯＭｓ４により小ビットの
分割ドツトパターン単位でパターン９０°１００変掬を
行ない、更に１文字バッファ３５（二貯えられた文字パ
ターンデータをフレームメモリ１６に書込む際に１８０
°１０ｅ′変換を行なうようにしたので、１文字パフフ
ァ３５への書込み制御、及びフレームメモリ１６へのパ
ターン書込み制御が簡単に行なえる。

尚、上述した実施例Ｃ：於ける１文字バッファ３５から
の１ワード（２バイト）ｔＪ：Ｌ位のデータの読出し順
、及びフレームメモリ１６への打込みｔｒｉは、０°／
１８０°の液中指示に従い、順方向／逆方向の関係を保
つことにより、何れの方向（アドレスインクリメント、
アドレスデクリメント）へアクセスしてもよい。

〔発明の効果〕

以上詳記したように本発明の画像回転制御方式ｌ；よれ
ば、パターン変換処理のための少くとも工文字分のパタ
ーン記憶容量をもつパターンデータ記憶手段ｊ：文字を
書込む際に、９０°１０゜の変換を行ない、更に、画像
記憶手段への書込み時Ｃ１８０°１００の変換を行なう
ようにしたことにより、パターン記憶手段、及び画像記
憶手段への各書込み制御が行なえ、文字の回転を含む文
字パターン処理機構を簡単かつ安価（二実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図第２図乃至
第７図はそれぞれ上記実施例をより詳細に説明するため
のもので、第２図は倍角変換ＲＯＭの入出カバターン例
を示す図、第３図はパターンの回転処理手順を概念的（
二示す■。 第４図はＤＭＡコントローラの処理フローを示すフロー
チャート、第５図、及び第６図はそれぞれ１文字バッフ
ァリードアクセス時のスタートビット指示情報に従うド
ツト出力制御タイミングを示すタイムチャート、第７図
（ａｔ乃至（ｄｌはそれぞれ印刷形式を示す図である。 １０・・・ＣＰＵ、１１・・・ＣＰＵパス（ＣＰＵ　。 ＢＵＳ　）、１２・・・ＤＭＡパス（ＤＭＡ　、Ｃ０Ｎ
ＢＵＳ　）、Ｉ３・・・メインＲＯＭ　（Ｍ−ＲＯＭン
、１４・・・メインＲＡＭ（Ｍ−ＲＡＭ）、７５・・・
インターフェイス部（ｉ／Ｆ）、ｚ６・・・フレームメ
モリ（Ｆ−ＲＡＭ）、１７・・・フレームメモリパス（
Ｆ・Ｂｕｓ）、１８・・・イメージプリンタ（ＰＲＩＮ
ＴＥＲ）、Ｊ９・・・ＤＭＡコントローラ（ＤＭＡｃ）
、２０・・・アドレス変換回路（Ａ・Ｃ０Ｎ）、２１・
・・データラッチ回路（ＤＩ・Ｌ）、２２・・・キャラ
クタジェネレータ（ＣＧ・ＲＯＭ）、２３・・・シフト
レジスタ（ＳＲ１−８Ｒｓ　）、２４・・・シフトセレ
クト回路（Ｓ　、　Ｓ）、２５・・・シフトカウンタ（
Ｓ、Ｃ）、２６・・・入出力制御回路（ＩＯ，Ｃ０ＮＴ
）、３０・・・パターン変換回路、３ノ・・・データラ
ッチ回路（ＤＡＴＡ・Ｌ）、３２・・・４／３変換ＲＯ
Ｍ、ｓｓ−・、ゲート回路、３４・・・倍角変換ＲＯＭ
、３５・・・１文字バッファ（Ｃ−ＲＡＭ）、３６．３
７・・・ラッチ回路（Ｅ、Ｌ、０−Ｌ）、ｓａ−・・出
力ゲート回路、４０・・・パターン変換制御回路、４１
・・・モーＦうｙｆＤｏ路（ＭＯＤＥ　−Ｌ　）、４２
−・１５’イミング制御回路（Ｔ、Ｃ０ＮＴ）、４３・
・−タイミングアドレスカウンタ（ＴＡカウンタ）、４
４・・・アドレスラッチ回路（ＴＡ−Ｌ）、４５・・・
アドレス制＠Ｊ回路（ＸＹ−ＣＯＮＴ　）、４６・・・
Ｙアドレス発生回路（ＹＭＤＲ）、４７・・・Ｘアドレ
ス発生回路（ＸＭＤＲ）−ｓｏ、・・パターン変換定数
設定回路、５１・・・アドレスラッチ回路（ＹＷＡ　−
Ｌ　）、５２・・・アドレスラッチ回路（ＹＲＡ−Ｌ）
、５３・・・アドレスラッチ回路（ＸＷＡ　−Ｌ　）、
５４・−・アドレスラッチ回路（ＸＲＡ−Ｌ）、５５・
・−アドレスラッチ回路（ＹＨ−Ｌ）、５６，５７．５
９・・・フリップフロップ、５８・・・アドレス−数構
出回路（Ｙ・ＥＱＵ）、６０・・・クロック発生回路（
ｐ、ｏ　）。 出願人代理人　弁理士　　鈴　　江　　武　　彦第２図 第４図 第７図 （ｃ）　　　　　　（ｄ） 手続補正書 ６．５ＤよＩＯ延９８ １、事件の表示 特願昭５９−１９４３９３　　号 ２、　発明の名称 画像回転制御方式 ３、補正をする者 事件との関係　特許出願人 （１４４）カシオ計算機株式会社 ４、代理人 住所　東京都港区虎ノ門１丁目２６ｔｉ５号　第１７森
ピル５、自発補正 ７、補正の内容量♂にＰ！号ごてｆ些ｒコ酊カ浄書・　
　　　　　　−一パ別紙のと１ｊす（・］。にユ史なし
）　　　　　　　　　　　　　−、ｚ　′手続補正書 昭和　５９．）二、が′、５　日 特許庁　　　　　　　　　　　　　　　殿長官　志　買
　　　　手 ■、事件の表示 特願昭５９−１９４３９３号 ２′発明の名称 画像回転制御方式 ３　補正をする者 事件との関係　特許出願人 （１４４）　　カシオ計算機株式会社 ・１１代理人 ５、自発補正 ７、補正の内容 （１）　　明細？第７頁第９行目に「４３変換」とある
な「４／３倍変換」と訂正する。 （２）　　明細書第９頁第２０行目、第１０頁第７行目
、及び第２０頁第１１行目にそれぞれｒ　（１ｎｉｔ）
　Ｊとあるをｒ（ＩＮＩＴ）Ｊと訂正する。 （３）　　明細書第１１頁第１７行目に「ドラトノそタ
ーンデータを」とあるなｒドツト／そターンデータ、時
計方向に９０°回転したドツト／４ターンデータを」と
訂正する。 （４ン　　明細書第１３頁第９行目に「４３」とあるを
ｒ　４　／　、？　Ｊと訂正する。 （５）　　明細書第１６頁第３行目Ｃ；「ＯＲ２」とあ
るをｒＯＲ３Ｊと訂正する。 （６）　　明細：を第２５頁第４行目に「変換処理に際
しては、ＣＰＵＩ　ｏの」とあるな「変換処理（二際し
ては、先ず、ＣＰＵＪ　ｏよりＩＮＩＴ信号が入出力制
御回路２６へ入力される。このＩＮＩＴ信号が入力され
ると、入出力制御回路２６は・母ターン変換制御回路４
０内のラッチ回路を初期状態（二する。更に、ＣＰ　Ｕ
ｌ。 の」と訂正する。 （７）明細書第２５頁第１２行目に［回路（４４゜５２
−５５）ＣＪとあるを［回路（４１，４４゜５１〜５ｓ
）ｒ：Ｊと訂正する。 （８）明細書第２６頁第９行目【二「（漢字コード）が
」とあるを「（漢字コード）及びライン番毎が」と訂正
する。 （９）　　明細書第２６頁第１．６行目乃至同頁第１７
行目に「文字・々ターンデータを・・・順次出力する。 」とあるな「文字・ぐターンデータのうち。 ライン番号で指定された１ライン（２４ドツト）分のパ
ターンを出力する。」と訂正する。 （１１明細書第３５頁第２行目に「１ブロツクの」とあ
るを［１ブロツク、即ち５ＲＩ−８Ｒ９Ｃ；記録された
全てのパターンの」と訂正する。 ａυ　明細書第３６頁第１４行目乃至同第１５５行目「
このような動作の繰返しによってシフトレジスタ２３に
、８回に分けて２４ドツト」とあるを「入出力制御回路
２６は前記ブロック終了信号ＣＢ−ＥＮＤ）が入力され
る毎Ｃ二、上記した処理を前記キャラクタ終了信号（Ｃ
・ＥＮＤ）が入力されるまで繰返す。このよ５な動作の
繰返し【二よってシフトレジスタ２３に、２４ドツト×
３ラインＣ二相当するニブロック分のツヤターンを８回
（二分けて合計２４ドツト」と訂正する。 Ｑ２　　明にｌＩＥ”３９３７頁第８行目乃至同頁第１
２行目【二「ＤＭＡコントローラ１９Ｃ二対し、フレー
ムメモリデータ要求信号（Ｆ、ＲｇＱ）が出力されると
ともこ、」とある文を削除する。 ｕ３　　明細書第３７頁第１８行目乃至同頁第１９行目
（二「上記ブロック終了信号ＣＢ　−ＥＮＤ　）Ｃ：よ
り」とあるを［・ぞターン変換開始信号（Ｂ−３ＴＡＲ
Ｔ）ｌ二より」と訂正する。 ［１４）　　明細書第３９頁第３行目（二「入出力制御
回路２６はフレー」とあるを「入出力制御回路２６（：
はブロック終了信号ＣＢ−ＥＮＤ）が入力され、更に７
レー」と訂正する。 穆　明、洲書第３９頁第１５行目に［ている。」とある
を「ている。尚、この第４図に示す処理７０−の詳細は
前述しているので、ここでは省略する。」と訂正する。 ・、ＩＧ　　明細書第４０頁第２行目に「Ｄ・ＥＮＤＪ
とあるを［Ｆ’−ＥＮＤＪと訂正する。 αη　願書添附の図面、第１図を別紙の通り訂正する。

Claims (1)

【特許請求の範囲】
1. 入力されたパターンデータをもとに該パターンに対応す
   る９０°変換パターンデータを発生する９０°変換パタ
   ーン発生手段と、この９０°変換パターン発生手段で変
   換された９０°変換パターンデータもしくは無変換パタ
   ーンデータの何れか一方を記憶するパターンデータ記憶
   手段と、このパターンデータ記憶手段から一定の順序で
   パターンデータを読出す読出し指定手段と、この読出し
   指定手段により読出されたパターンデータを記憶する画
   像記憶手段と、前記読出されたパターンデータを一定の
   順番で、又はこの一定の順番とは逆の順番で前記画像記
   憶手段へ書込む書込み指定手段とを具備してなることを
   特徴とした画像回転制御方式。