JPS6172290A - 画像回転制御方式 - Google Patents
画像回転制御方式Info
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- JPS6172290A JPS6172290A JP59194393A JP19439384A JPS6172290A JP S6172290 A JPS6172290 A JP S6172290A JP 59194393 A JP59194393 A JP 59194393A JP 19439384 A JP19439384 A JP 19439384A JP S6172290 A JPS6172290 A JP S6172290A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
r Z真 0日 ^ 工大にΔ眠 )
本発明はドツト構成の文字パターンを印字出力する印字
装置に用いられる画像回転制御方式1式% 〔従来技術とその問題点〕 一般に、1文字をドツト形式で印字するプリンタにおい
て、縦書き、もしくは横書きの書式:二応じ、文字を回
転して印字することが行なわれている。上記文字の回転
方法は、キャラクタジェネレータから出力された文字パ
ターンを回転処理した後に印字出力するよう(二構成さ
れているが、回転処理はハードウェアによって行なわれ
るため、文字の回転方向が、左90度、右90度、18
0度等のように多くの回転方向の処理を行なう場合は、
各々の回転方向に応じた変換パターンを発注させる回路
、及び各々の反換パターンを印字用のバッファへ書込む
だめの制御回路が多数必要になるととも1:、そのだめ
の制御が複雑になるという欠点を有していた。
装置に用いられる画像回転制御方式1式% 〔従来技術とその問題点〕 一般に、1文字をドツト形式で印字するプリンタにおい
て、縦書き、もしくは横書きの書式:二応じ、文字を回
転して印字することが行なわれている。上記文字の回転
方法は、キャラクタジェネレータから出力された文字パ
ターンを回転処理した後に印字出力するよう(二構成さ
れているが、回転処理はハードウェアによって行なわれ
るため、文字の回転方向が、左90度、右90度、18
0度等のように多くの回転方向の処理を行なう場合は、
各々の回転方向に応じた変換パターンを発注させる回路
、及び各々の反換パターンを印字用のバッファへ書込む
だめの制御回路が多数必要になるととも1:、そのだめ
の制御が複雑になるという欠点を有していた。
本発明は上記実情C二鑑みなされたもので、変換パター
ン発生回路を必要最少限の構成として、任意方向への文
字の回転を可能にした画像回転制御方式を提供すること
を目的とする。
ン発生回路を必要最少限の構成として、任意方向への文
字の回転を可能にした画像回転制御方式を提供すること
を目的とする。
本発明は、印刷文字を縦書きにする溶合や横帯きにする
場合等1:於いて、変換対象となるキャラクタパターン
を左右90° 、 l 80’の任意の角度回転させる
ためのパターン変換機構に係るもので、本発明では、回
転対象文字をパターンデータ記憶手段(1文字バッファ
)(=書込むときに、 90’100の変換を行ない、
更に、画像記憶手段(フレームメモリ)へ書込むときに
180’10°の変換を行なうようにしたもので。
場合等1:於いて、変換対象となるキャラクタパターン
を左右90° 、 l 80’の任意の角度回転させる
ためのパターン変換機構に係るもので、本発明では、回
転対象文字をパターンデータ記憶手段(1文字バッファ
)(=書込むときに、 90’100の変換を行ない、
更に、画像記憶手段(フレームメモリ)へ書込むときに
180’10°の変換を行なうようにしたもので。
パターン記憶手段1画像記憶手段への書込み制御が簡単
j:できるよう(−シたものである。即ち、パターン記
憶手段へ書込むとき(=、左右90°。
j:できるよう(−シたものである。即ち、パターン記
憶手段へ書込むとき(=、左右90°。
1806の全ての変換を行なうため(二は、各々の変換
パターンを発生させる回路及び各々の変換パターンを書
込むだめの制御回路が必要になるため、キャラクタ記憶
手段周辺の回路が非常に複雑となるが、本発明では、9
0°変換パターンを発生させるものがあればよく、更に
パターンデータ記憶手段は90°変梗バダーンもしくは
蕉変換パターンを記憶すればよいため、町込みの制御が
簡単になる。
パターンを発生させる回路及び各々の変換パターンを書
込むだめの制御回路が必要になるため、キャラクタ記憶
手段周辺の回路が非常に複雑となるが、本発明では、9
0°変換パターンを発生させるものがあればよく、更に
パターンデータ記憶手段は90°変梗バダーンもしくは
蕉変換パターンを記憶すればよいため、町込みの制御が
簡単になる。
以下、図面を参照して本発明の一実施例を説明する。
第1図は本発明の一実施例を示すブロック図であり、こ
こでは本発明をイメージプリンタ制御装置(二連用した
際のハードウェア構成を示している。
こでは本発明をイメージプリンタ制御装置(二連用した
際のハードウェア構成を示している。
第1図に於いて、10はイメージプリンタの制御を行な
うプリンタ制御装置全体の制御を司るCPUであり、1
1はCPUパス(CPU−BUS)、12はDMAパス
(DMA−CONBUS )である。
うプリンタ制御装置全体の制御を司るCPUであり、1
1はCPUパス(CPU−BUS)、12はDMAパス
(DMA−CONBUS )である。
13はCPUパス11を介してCPUro+=接続され
たメインRAM(M−RAM)、J 4は同メインRO
M(M−ROM)である。ノ5は同じ< CPUパス1
1を介してCPUzOに接続され、ホスト側機器(HO
3T)との間で印字データ及び印字制御データ等を遺り
取りする外部接続用インターフェイス部(■・F)であ
る。
たメインRAM(M−RAM)、J 4は同メインRO
M(M−ROM)である。ノ5は同じ< CPUパス1
1を介してCPUzOに接続され、ホスト側機器(HO
3T)との間で印字データ及び印字制御データ等を遺り
取りする外部接続用インターフェイス部(■・F)であ
る。
16は印字出力すべき1ペ一ジ分の画像データ(イメー
ジデータ)を貯えるプレームメモリ(F−RAM)であ
り、ここでは1Mバイトの記憶容量をもち、所定の記憶
容置単位をもってKxiブロック(二区分さするもので
、七の昇給は後述する。17はフレームメモ915の画
像データ(イメージデータ)を入出力するフレームメモ
ジパス(F−BUS)であり、ここでは2バイト分のデ
ータ幅をもつ。
ジデータ)を貯えるプレームメモリ(F−RAM)であ
り、ここでは1Mバイトの記憶容量をもち、所定の記憶
容置単位をもってKxiブロック(二区分さするもので
、七の昇給は後述する。17はフレームメモ915の画
像データ(イメージデータ)を入出力するフレームメモ
ジパス(F−BUS)であり、ここでは2バイト分のデ
ータ幅をもつ。
18はフレームメモリ16に貯えられたデータをページ
単位をもって印字出力するイメージプリンタである。1
9はイメージプリンタ18へのデータ転送時に於いてフ
レームメモリ16をアクセス制御するD M Aコント
ローラ(DMAC)である。20はこのD M Aコン
トローラ19より出力される読出しアドレス(DMAア
ドレス)、及びCPUI oより出力される書込みアド
レス(CPUアドレス)をそれぞれ上記フレームメモリ
I6の分を1ブロツクを単位にアドレス変換するアドレ
ス変換回路(A −CON )であり、その詳細は後述
する。
単位をもって印字出力するイメージプリンタである。1
9はイメージプリンタ18へのデータ転送時に於いてフ
レームメモリ16をアクセス制御するD M Aコント
ローラ(DMAC)である。20はこのD M Aコン
トローラ19より出力される読出しアドレス(DMAア
ドレス)、及びCPUI oより出力される書込みアド
レス(CPUアドレス)をそれぞれ上記フレームメモリ
I6の分を1ブロツクを単位にアドレス変換するアドレ
ス変換回路(A −CON )であり、その詳細は後述
する。
21はインターフェイス回路15を介して入力されたパ
ターン変換処理対象となる1文字分の文字コードまたは
イメージデータをラッチするデータラッチ回路で、あり
、22はこのデータラップ−回路211ニランチされた
文字コードをもとに対応する文字パターンを生成するキ
ャラクタジェネレータ(CG、ROM)である。
ターン変換処理対象となる1文字分の文字コードまたは
イメージデータをラッチするデータラッチ回路で、あり
、22はこのデータラップ−回路211ニランチされた
文字コードをもとに対応する文字パターンを生成するキ
ャラクタジェネレータ(CG、ROM)である。
23は上記キャラクタジェネレータ22より生成された
ドツトパターンデータ、又はデータラッチ回路2ノにラ
ッチされたイメージデータを、後述するシフトセレクト
回路24、及びシフトカウンタ25の制御の下に、ドク
ト阜位でシフト制御するシフトレジスタであり、ここで
は9個の8ビツトシフトレジスタ(SRI〜5R9)が
ビットシリアル(二従属接続され、パターン変換処理の
ためのドツト遣損(3×3ドツト、又は2×2ドツト)
と、フレームメモリI6へのパターン展開(パターン書
込み)時に於(するバッファ及びパターン合成j二供さ
れるもので、例えば24X24ドツトマトリクスを32
X32ドツトマトリクスの印字ドツトサイズに夏換丁べ
く3×3ドツトを4×4ドツトに変換する43変換時に
於いては、キャラクタジェネレータ22より発生された
24ドツト単位のドツトパターンデータなレジスタSR
J〜SR9に24ドツト×3スライス分貯えた後、レジ
スタSRs、SR6,SP、9の各下位3ビツトよりパ
ラレル1二3X3ドツト単位で後述するパターン変換回
路30のデータラッチ回路31c送出し、又、フレーム
メモリ16へのパターン展間時(−於いては、パターン
変換回路30によりパターン変振されたドツトパターン
データをビットシリアルモードでレジスタSR1,SR
,9に貯え、フレームメモリ16の書込み番地領域のデ
ータ(2バイト)をパラレルモードでレジスタSRs
、8Reに貯えた後、シフトセレクト回路24、及びオ
ア回路OR1を介して対応ドツト毎に重畳しレジスタS
Ry。
ドツトパターンデータ、又はデータラッチ回路2ノにラ
ッチされたイメージデータを、後述するシフトセレクト
回路24、及びシフトカウンタ25の制御の下に、ドク
ト阜位でシフト制御するシフトレジスタであり、ここで
は9個の8ビツトシフトレジスタ(SRI〜5R9)が
ビットシリアル(二従属接続され、パターン変換処理の
ためのドツト遣損(3×3ドツト、又は2×2ドツト)
と、フレームメモリI6へのパターン展開(パターン書
込み)時に於(するバッファ及びパターン合成j二供さ
れるもので、例えば24X24ドツトマトリクスを32
X32ドツトマトリクスの印字ドツトサイズに夏換丁べ
く3×3ドツトを4×4ドツトに変換する43変換時に
於いては、キャラクタジェネレータ22より発生された
24ドツト単位のドツトパターンデータなレジスタSR
J〜SR9に24ドツト×3スライス分貯えた後、レジ
スタSRs、SR6,SP、9の各下位3ビツトよりパ
ラレル1二3X3ドツト単位で後述するパターン変換回
路30のデータラッチ回路31c送出し、又、フレーム
メモリ16へのパターン展間時(−於いては、パターン
変換回路30によりパターン変振されたドツトパターン
データをビットシリアルモードでレジスタSR1,SR
,9に貯え、フレームメモリ16の書込み番地領域のデ
ータ(2バイト)をパラレルモードでレジスタSRs
、8Reに貯えた後、シフトセレクト回路24、及びオ
ア回路OR1を介して対応ドツト毎に重畳しレジスタS
Ry。
SR8にシフトした後、フレームメモリバス17を介し
てフレームメモリ16に書込む。
てフレームメモリ16に書込む。
24は上記シフトレジスタ23のンフ)U能(接続構成
)を選択的に切替えるシフトセレクト回路(S、S)で
あり、後述するフジツブフロタブ56より1”レベルの
キャラクタリード信号(C−R=″l”)が出力されて
フレームメモリ16へのパターン展開処理モードを示し
ているとさ、アントゲ−) A Oの出力が”0″(1
80°変換せず)である際は、レジスタSR1,SRz
に貯えられた16ビツトのドツトパターンデータを入力
1116にオアグー)ORノを介してレジスタSR7、
SR8へ供給制御し、又、アンドゲート人Oの出力が1
”(180’斐換時)である際は、レジスタSR1,S
R2に貯えられた16ピツトのドツトパターンデータを
入力順とは逆の順序でオアグー)ORzを介してレジス
タSRv、SRsへ供給制御する。
)を選択的に切替えるシフトセレクト回路(S、S)で
あり、後述するフジツブフロタブ56より1”レベルの
キャラクタリード信号(C−R=″l”)が出力されて
フレームメモリ16へのパターン展開処理モードを示し
ているとさ、アントゲ−) A Oの出力が”0″(1
80°変換せず)である際は、レジスタSR1,SRz
に貯えられた16ビツトのドツトパターンデータを入力
1116にオアグー)ORノを介してレジスタSR7、
SR8へ供給制御し、又、アンドゲート人Oの出力が1
”(180’斐換時)である際は、レジスタSR1,S
R2に貯えられた16ピツトのドツトパターンデータを
入力順とは逆の順序でオアグー)ORzを介してレジス
タSRv、SRsへ供給制御する。
25は上記シフトレジスタ23のシフト動作を制御する
シフトカウンタ(S、C)であり、後述する入出力制御
回路26よりシフト値(24)、及びシフトスタート信
号(8,5TART)を受けて、レジスタSR1〜SR
9を1ビット単位で順次、24ピット分シフト制御し、
シフト終了(二伴ってシフト終了信号(S−END)を
出力するとともに、後述するタイミング制御回路42か
らのシフト動作制御信号(SFT)の期間に亘り、タロ
ツク(CLK)に従うシフトクロック(S、CLK)を
3ビット分、又は2ビツト分、出力する。
シフトカウンタ(S、C)であり、後述する入出力制御
回路26よりシフト値(24)、及びシフトスタート信
号(8,5TART)を受けて、レジスタSR1〜SR
9を1ビット単位で順次、24ピット分シフト制御し、
シフト終了(二伴ってシフト終了信号(S−END)を
出力するとともに、後述するタイミング制御回路42か
らのシフト動作制御信号(SFT)の期間に亘り、タロ
ツク(CLK)に従うシフトクロック(S、CLK)を
3ビット分、又は2ビツト分、出力する。
26はCPUJ O1DM人コントローラ19等との間
で各種の制御信号を遺り取りし、パターン変換処理とフ
レームメモリ16へのパターン展開処理の各動作を制御
する入出力制御回路(I O、C0NT )−tl−)
!、)、CPUzoとの間では、初期化制御信号(1n
it ) 、イニシャルセット完了信号(工・END)
、シフトレジスタ23のレジスタSR1〜SR3へのデ
ータセット完了信号(D、END)、変換処理対象とな
る例えば24×3ドツト分のデータをシフトレジスタ2
3へ入力するためのデータ要求信号(D−REQ)等を
遺り取、すし、D ki Aフントローラ19との間で
は、初期化制御信号(init)。
で各種の制御信号を遺り取りし、パターン変換処理とフ
レームメモリ16へのパターン展開処理の各動作を制御
する入出力制御回路(I O、C0NT )−tl−)
!、)、CPUzoとの間では、初期化制御信号(1n
it ) 、イニシャルセット完了信号(工・END)
、シフトレジスタ23のレジスタSR1〜SR3へのデ
ータセット完了信号(D、END)、変換処理対象とな
る例えば24×3ドツト分のデータをシフトレジスタ2
3へ入力するためのデータ要求信号(D−REQ)等を
遺り取、すし、D ki Aフントローラ19との間で
は、初期化制御信号(init)。
シフトレジスタ23のレジスタSRs 、SR6へのデ
ータセット完了信号(D、END)、フレームメモリ1
6から上記しCンスタSR5。
ータセット完了信号(D、END)、フレームメモリ1
6から上記しCンスタSR5。
SR6ヘデータをセットするためのデータ要求信号(F
−REQ)等を遺り取りする。
−REQ)等を遺り取りする。
31乃至38はそれぞれパターン変換回(路30の構成
要素をなすもので、31は後述するタイミング制御回路
42からのラッチタイミング信号(C−LT)を受けて
、シフトレジスタ23より圧力された3×3ドツト(D
O〜D8)。
要素をなすもので、31は後述するタイミング制御回路
42からのラッチタイミング信号(C−LT)を受けて
、シフトレジスタ23より圧力された3×3ドツト(D
O〜D8)。
又は2X2ドツト(L)3.D4.D6.Dy)のデー
タをラッチするデータラッチ回路(DATA−L)、3
2はデータラッチ回路3ノに貯えられた3×3ドツト単
位のドツトパターンデータな4×4ドツト単位のドツト
パターンデータに変換する4/3変換ROMであり、4
×4ドツトマトリクス;二変換したパターンデータを後
述するタイミング制御回路42からの2ビツトのパター
ン分割アドレス(IB−A。
タをラッチするデータラッチ回路(DATA−L)、3
2はデータラッチ回路3ノに貯えられた3×3ドツト単
位のドツトパターンデータな4×4ドツト単位のドツト
パターンデータに変換する4/3変換ROMであり、4
×4ドツトマトリクス;二変換したパターンデータを後
述するタイミング制御回路42からの2ビツトのパター
ン分割アドレス(IB−A。
IB、B)に従い2X2ドツトの分割ブロック単位で順
次出力する。33は4/3変換処理を行なわない際に、
データラッチ回路3ノに貯えられた2×2ドツト(4ビ
ツト)m位のドツトパターンデータを選択的(:出力制
御するゲート回路である。
次出力する。33は4/3変換処理を行なわない際に、
データラッチ回路3ノに貯えられた2×2ドツト(4ビ
ツト)m位のドツトパターンデータを選択的(:出力制
御するゲート回路である。
34は上記4/3変換ROM32、又はゲート回路33
より出力されたドツトパターンデータなX方向、y’j
i向の何れか一方、又はその双方1:2倍する際に索引
される倍角変換ROMであり、倍角変換したドツトパタ
ーンデータを後述するタイミング制御回路42からの3
ビツト(7) ハ9−7分’flJ7)’レス(DB−
A、DB−B。
より出力されたドツトパターンデータなX方向、y’j
i向の何れか一方、又はその双方1:2倍する際に索引
される倍角変換ROMであり、倍角変換したドツトパタ
ーンデータを後述するタイミング制御回路42からの3
ビツト(7) ハ9−7分’flJ7)’レス(DB−
A、DB−B。
DB、C)、モードラッチ回路41より出力される変換
指示情報(2y 、 90° )等に従い。
指示情報(2y 、 90° )等に従い。
2ドツト聞位で順次出力する。
35は変換処理された1文字分のドツトパターンデータ
を貯える1文字バッファ(c、RAh・1)であり、倍
角変換処理、更には90°変換処理等(二供されるもの
で、ここでは64X64ドツトのマトリクス構成をなし
、i多連するYアドレス発生回路46、及びXアドレス
発・主回路47からのアドレス指定とタイミング制袖回
路42からのメモリライトイネーブル信号(Ni・wg
)と1=従い、2ドツト単位でドツトパターンデータが
リード/ライトされる。
を貯える1文字バッファ(c、RAh・1)であり、倍
角変換処理、更には90°変換処理等(二供されるもの
で、ここでは64X64ドツトのマトリクス構成をなし
、i多連するYアドレス発生回路46、及びXアドレス
発・主回路47からのアドレス指定とタイミング制袖回
路42からのメモリライトイネーブル信号(Ni・wg
)と1=従い、2ドツト単位でドツトパターンデータが
リード/ライトされる。
36は変換出力される2ドツトのパターンデータのうち
の偶数ピッ)(DE)を後述するタイミング制御回路4
2からのビットラッチタイミング信号(B−LT)−二
従いラッチするラッチ回路(E−L)、37は同奇数ビ
ット(DO)をラッチするラッチ回路(0・L)、38
は上記ラッチ回路36,371=ラフテされたデータを
ビットシリアルのデータに変換して出力する出力ゲート
回路であり、後述するフリツプフロツプ59からのゲー
ト開制御信号、タイミング制御回路42からの偶数ビッ
ト指定信号(EVN)、奇数ビット指定信号(ODD)
等に従い、一定ノ順序で交互に出力しシフトレジスタ2
3に送出する。
の偶数ピッ)(DE)を後述するタイミング制御回路4
2からのビットラッチタイミング信号(B−LT)−二
従いラッチするラッチ回路(E−L)、37は同奇数ビ
ット(DO)をラッチするラッチ回路(0・L)、38
は上記ラッチ回路36,371=ラフテされたデータを
ビットシリアルのデータに変換して出力する出力ゲート
回路であり、後述するフリツプフロツプ59からのゲー
ト開制御信号、タイミング制御回路42からの偶数ビッ
ト指定信号(EVN)、奇数ビット指定信号(ODD)
等に従い、一定ノ順序で交互に出力しシフトレジスタ2
3に送出する。
41乃至47はそれぞれパターン変換制御信号40の構
成要素をなすもので、4ノはCPU10より送出さルる
、43.90°、180°。
成要素をなすもので、4ノはCPU10より送出さルる
、43.90°、180°。
2y(縦2倍)等の変換指示情報、更ζ二は1文字バッ
ファ35の読出しモード時のスタートビット(偶数/奇
数)を指定する指示情報(B10 )等、各種の変換モ
ード°情報をラッチするモードラッチ回路(MODE−
L)である。42は変換モードに応じてそれぞれ特定さ
れるタイミングをもつ一迫の変換制御信号を出力するR
O?wl構成のタイミング制欲回路(T、C0NT)
であり、後述するタイミングアドレスカウンタ43のア
ドレス指定に従い、各変換弁別に従うタイミングをもっ
て、上記1文字バッファ35をアクセスするためのスキ
ャンアドレス(SAO〜2)及σスキャンアドレスセレ
クト信号(SSo〜1)更には、上記シフトレジスタ2
3より3X3ドツト、又は2×2ドツトのパターンデー
タを切り8丁べく、シフトレジスタ23を3ビット単位
、又は2ピクト止位でシフト制徂するだめのシフト動作
制御(F号(SFT)。
ファ35の読出しモード時のスタートビット(偶数/奇
数)を指定する指示情報(B10 )等、各種の変換モ
ード°情報をラッチするモードラッチ回路(MODE−
L)である。42は変換モードに応じてそれぞれ特定さ
れるタイミングをもつ一迫の変換制御信号を出力するR
O?wl構成のタイミング制欲回路(T、C0NT)
であり、後述するタイミングアドレスカウンタ43のア
ドレス指定に従い、各変換弁別に従うタイミングをもっ
て、上記1文字バッファ35をアクセスするためのスキ
ャンアドレス(SAO〜2)及σスキャンアドレスセレ
クト信号(SSo〜1)更には、上記シフトレジスタ2
3より3X3ドツト、又は2×2ドツトのパターンデー
タを切り8丁べく、シフトレジスタ23を3ビット単位
、又は2ピクト止位でシフト制徂するだめのシフト動作
制御(F号(SFT)。
上記データラッチ回路311ニセツトされたドツトパタ
ーンデータ(3X3.又は2×2)の変換処理終了を示
テ変デ(終了タイミングイ1号(AENT)、44己ン
フトレジスタ23+ニセツトされたドツトパターンデー
タ(24X3゜16×2等)の変換処理を1ブロツクと
して、その分割された一つのサイクル(1ブロツクは2
nサイクル、又は3nサイクルでなる)のパターン変換
終了を示す変換終了タイミング信号(RENT )、1
サイクルの劣込み終了信号(T−END)、及び前述し
た各種の41号(C−LT、IB−A、IB−B、M−
WE、B・L T 、 OD D 、 E V N )
Q ’l 出力’T ル。
ーンデータ(3X3.又は2×2)の変換処理終了を示
テ変デ(終了タイミングイ1号(AENT)、44己ン
フトレジスタ23+ニセツトされたドツトパターンデー
タ(24X3゜16×2等)の変換処理を1ブロツクと
して、その分割された一つのサイクル(1ブロツクは2
nサイクル、又は3nサイクルでなる)のパターン変換
終了を示す変換終了タイミング信号(RENT )、1
サイクルの劣込み終了信号(T−END)、及び前述し
た各種の41号(C−LT、IB−A、IB−B、M−
WE、B・L T 、 OD D 、 E V N )
Q ’l 出力’T ル。
43は上記タイミング制御回路42の一連のROMアド
レスを指定するタイミングアドレスカウンタ(TAカウ
ンタ)であり、後述するフリップフロップ57のセット
期間に亘ってカウント動作を実行し、上記lサイクルさ
込み終了信号(T−END)により、後述するサイクル
スタートアドレスラッチ回路44にセットされたスター
トアドレスを読み込む。
レスを指定するタイミングアドレスカウンタ(TAカウ
ンタ)であり、後述するフリップフロップ57のセット
期間に亘ってカウント動作を実行し、上記lサイクルさ
込み終了信号(T−END)により、後述するサイクル
スタートアドレスラッチ回路44にセットされたスター
トアドレスを読み込む。
44は上記タイミング制御回路42のサイクルスタート
アドレスをCPUzOより受け、上記タイミングアドレ
スカウンタ43に設定するサイクルスタートアドレスラ
ッチ回E (T A・L)である。
アドレスをCPUzOより受け、上記タイミングアドレ
スカウンタ43に設定するサイクルスタートアドレスラ
ッチ回E (T A・L)である。
45は上記1文字バッファ35の書込みアドレス(X、
Y)及びタイミングを制御するアドレス制御回路(XY
−C0NT )であり、後述するアドレスラッチ回路
51,52,53゜54からの読出し又は畜込みスター
トアドレス、更(二は、上記モードラッチ回路4)より
出力される90’変換指示情報、上記タイミング制御回
路42より出力される変換終了タイミング信号(AEN
T)、(RENT )、サイクル終了信号(T−END
)、オアグー)OR,?より出力されるロード信号(L
OAD )、後述するフリップフロップ56より出力さ
れるキャラクタライト信号(C,W)等を受けて、1文
字バッファ35をアクセスするためのXアドレス(YA
O〜7)、及びXアドレス(XAO〜7)。
Y)及びタイミングを制御するアドレス制御回路(XY
−C0NT )であり、後述するアドレスラッチ回路
51,52,53゜54からの読出し又は畜込みスター
トアドレス、更(二は、上記モードラッチ回路4)より
出力される90’変換指示情報、上記タイミング制御回
路42より出力される変換終了タイミング信号(AEN
T)、(RENT )、サイクル終了信号(T−END
)、オアグー)OR,?より出力されるロード信号(L
OAD )、後述するフリップフロップ56より出力さ
れるキャラクタライト信号(C,W)等を受けて、1文
字バッファ35をアクセスするためのXアドレス(YA
O〜7)、及びXアドレス(XAO〜7)。
更(二は、ブロック終了信号(B−END)、キャラク
タ終了信号(C−END)、Yカウント終了信号(Y、
RC)等を出力する。
タ終了信号(C−END)、Yカウント終了信号(Y、
RC)等を出力する。
46は上記アドレス制御回路45より出力されるXアド
レス(YAO〜4)とタイミング制御回路42より出力
されるスキャンアドレス(SAo〜2)及びスキャンア
ドレスセレクト信号(SSO〜1)と、90’変換指示
情報とを受けて、スキャンアドレスセレクト信号(88
o〜))及び90°変換指示情報の内容に従フたXアド
レス(YAθ〜4)とスキャンアドレス(SAO〜2)
との組合わせ(=よる1文字バッファ35のXアドレス
(Y(7〜4)を生55.するXアドレス発生回路(Y
MDR)であり、47は上記アドレス制@回路45より
出力されるXアドレス(XA(J〜5)とタイミング制
御回路42より出力されるスキャンアドレス(Sへθ〜
2)及びスキャンアドレスセレクト信号(SSO〜1)
と90’変換指示情報とを受けて、スキャンアドレスセ
レクト信号(SSO〜1)及び90″変換指示情報の内
容に従ったXアドレス(XAO〜5)とスキャンアドレ
ス(S −tx o〜2)の組合わせによる1文字バッ
ファ35のXアドレス(XO〜5)を生成するXアドレ
ス発生回路(XMDR)である。
レス(YAO〜4)とタイミング制御回路42より出力
されるスキャンアドレス(SAo〜2)及びスキャンア
ドレスセレクト信号(SSO〜1)と、90’変換指示
情報とを受けて、スキャンアドレスセレクト信号(88
o〜))及び90°変換指示情報の内容に従フたXアド
レス(YAθ〜4)とスキャンアドレス(SAO〜2)
との組合わせ(=よる1文字バッファ35のXアドレス
(Y(7〜4)を生55.するXアドレス発生回路(Y
MDR)であり、47は上記アドレス制@回路45より
出力されるXアドレス(XA(J〜5)とタイミング制
御回路42より出力されるスキャンアドレス(Sへθ〜
2)及びスキャンアドレスセレクト信号(SSO〜1)
と90’変換指示情報とを受けて、スキャンアドレスセ
レクト信号(SSO〜1)及び90″変換指示情報の内
容に従ったXアドレス(XAO〜5)とスキャンアドレ
ス(S −tx o〜2)の組合わせによる1文字バッ
ファ35のXアドレス(XO〜5)を生成するXアドレ
ス発生回路(XMDR)である。
51乃至59はそれぞれパターン変換定数設定回路50
の構成要素をなすもので、5ノの構成要素をな丁もので
、51は1文字パフフッ35のY方向書込みスタートア
ドレス(YWA)を貯えるアドレスラッチ回路(Y〜V
A 、 L )、52は同じくY方向読已しスタートア
ドレス(’f’ RA )を貯えるアドレスラッチ回路
(YRA・L)、53は同じくX方向書込みスタートア
ドレス(XWA)を貯えるアドレスラッチ回路(XWA
−L)、54は同じくX方向読出しスタートアドレス(
XRA)を貯えるアドレスラッチ回路(XRA−L)、
55は1文字バッファ35(:展開されたキャラクタパ
ターンのY方向先頭位置を示すキャラクタ位置先頭アド
レス(YH)を貯えるアドレスラッチ回路(YH・L)
であり、1可れもCPU10により1文字車位の処理毎
::設定される。56は入出力側a回路26より出力さ
れる書込みスタードアトノスロート4N号(Wh−LO
AD )−二よりセットされ、同読出しスタートアドレ
スロートイi号(RA−LOAD )l二よりでクトさ
れて、セット時Cニキャラクタライト信号(C−W)を
出力し、リセット時【:キャラクタリード(ぎ号(C・
R)を出力するフリップフロップ、57は入土力制御回
路26より出力されるブロック単位のパターン変換開始
イ言号(B−8TART)によりセットされ、アドレス
制御回路45より圧力されるブロック単位のパターン変
換終了信号(B 、 END )によりセットされて、
セット期間に亘り、タイミングアドレスカウンタ43に
カウント動作指示を与えるフジノブフロップ。
の構成要素をなすもので、5ノの構成要素をな丁もので
、51は1文字パフフッ35のY方向書込みスタートア
ドレス(YWA)を貯えるアドレスラッチ回路(Y〜V
A 、 L )、52は同じくY方向読已しスタートア
ドレス(’f’ RA )を貯えるアドレスラッチ回路
(YRA・L)、53は同じくX方向書込みスタートア
ドレス(XWA)を貯えるアドレスラッチ回路(XWA
−L)、54は同じくX方向読出しスタートアドレス(
XRA)を貯えるアドレスラッチ回路(XRA−L)、
55は1文字バッファ35(:展開されたキャラクタパ
ターンのY方向先頭位置を示すキャラクタ位置先頭アド
レス(YH)を貯えるアドレスラッチ回路(YH・L)
であり、1可れもCPU10により1文字車位の処理毎
::設定される。56は入出力側a回路26より出力さ
れる書込みスタードアトノスロート4N号(Wh−LO
AD )−二よりセットされ、同読出しスタートアドレ
スロートイi号(RA−LOAD )l二よりでクトさ
れて、セット時Cニキャラクタライト信号(C−W)を
出力し、リセット時【:キャラクタリード(ぎ号(C・
R)を出力するフリップフロップ、57は入土力制御回
路26より出力されるブロック単位のパターン変換開始
イ言号(B−8TART)によりセットされ、アドレス
制御回路45より圧力されるブロック単位のパターン変
換終了信号(B 、 END )によりセットされて、
セット期間に亘り、タイミングアドレスカウンタ43に
カウント動作指示を与えるフジノブフロップ。
58はフジノブフロップ56より出力されるキャラクタ
リード4M号(C−R=”x ” )により動作モード
となり、アドレス制御回路45より出力されたYアドレ
ス値(Y A O〜7)がアドレスラッチ回路55にラ
ッチされたパターンの先頭位置を示すアドレス値(YH
(J〜7)と一致した際(−一致信号(=)を出力する
アドレス−数構出回路(Y−EQU)、59はアドレス
−数構圧回路58からの一致検出信号(=)(二よりセ
ットされ、アドレス制御回路45からのYカウント終了
信号(Y−RC)によりセントさnて、セット期間に亘
すゲート回路38にゲート開信号を送出するフリップフ
ロップである。
リード4M号(C−R=”x ” )により動作モード
となり、アドレス制御回路45より出力されたYアドレ
ス値(Y A O〜7)がアドレスラッチ回路55にラ
ッチされたパターンの先頭位置を示すアドレス値(YH
(J〜7)と一致した際(−一致信号(=)を出力する
アドレス−数構出回路(Y−EQU)、59はアドレス
−数構圧回路58からの一致検出信号(=)(二よりセ
ットされ、アドレス制御回路45からのYカウント終了
信号(Y−RC)によりセントさnて、セット期間に亘
すゲート回路38にゲート開信号を送出するフリップフ
ロップである。
60は上記クロック(CLK )を含む各種のタイミン
グ信号を発磁するクロック発生器(P・G)である。又
、八1はフジノブフロップ56より出力されるキャラク
タリード信号(C・R)とシフトカウンタ25より出力
される16ビツトシフト終了信号(S−END)とによ
り、オアゲートORJでfr畳されたドツトパターンデ
ータがシフトレジスタ23のレジスタSR7,SR8に
1ワード(16ビツト)分、取り揃えられたことを示?
(画像データの転送可を示す)データ準備完了信号(I
P−E??D)をD M Aコントローラ19へ送出す
るためのアンドゲート、OR2はCPUz o、及びD
MAコントローラ19からの初期化側部俳号(in口)
を入出力制御回路26に入力するためのオアゲート、O
R3はフリップフロップ56からの各コードイ;号(W
A−LOAD 、RA −LOAD)をアドレス制御回
路45に入力するためのオアデートである。CLRはD
M Aコントローラ19の制aC二よりシフトレジス
タ23のレジスタSRy 、SRsより16ビツトのデ
ータが読み出された後(:、同レジスタSR7、SRs
をクリアするためのクリア信号、R/〜\′はDMAコ
ントローラ19からフレームメモリ16へ送られるリー
ド/ライト信号である。
グ信号を発磁するクロック発生器(P・G)である。又
、八1はフジノブフロップ56より出力されるキャラク
タリード信号(C・R)とシフトカウンタ25より出力
される16ビツトシフト終了信号(S−END)とによ
り、オアゲートORJでfr畳されたドツトパターンデ
ータがシフトレジスタ23のレジスタSR7,SR8に
1ワード(16ビツト)分、取り揃えられたことを示?
(画像データの転送可を示す)データ準備完了信号(I
P−E??D)をD M Aコントローラ19へ送出す
るためのアンドゲート、OR2はCPUz o、及びD
MAコントローラ19からの初期化側部俳号(in口)
を入出力制御回路26に入力するためのオアゲート、O
R3はフリップフロップ56からの各コードイ;号(W
A−LOAD 、RA −LOAD)をアドレス制御回
路45に入力するためのオアデートである。CLRはD
M Aコントローラ19の制aC二よりシフトレジス
タ23のレジスタSRy 、SRsより16ビツトのデ
ータが読み出された後(:、同レジスタSR7、SRs
をクリアするためのクリア信号、R/〜\′はDMAコ
ントローラ19からフレームメモリ16へ送られるリー
ド/ライト信号である。
第2図乃至第7図はそれぞれ本発明の一実施例をより詳
細(二説明するための図である。第2図は上記倍角変換
ROM32の入出力基本パターン例を示したもので、2
y=1はY方@2倍角指定有、2y=0は同指定無、9
0°=1は90°変換指定角、9(10=nは同指定無
をそれぞれ示している。
細(二説明するための図である。第2図は上記倍角変換
ROM32の入出力基本パターン例を示したもので、2
y=1はY方@2倍角指定有、2y=0は同指定無、9
0°=1は90°変換指定角、9(10=nは同指定無
をそれぞれ示している。
第3図は本発明C二係る画像回転処理手110を慨念的
(二示したもので、上記キャラクタジェネレータ22よ
り発生されたパターンが4/3に換ROMB2.及び倍
角変換ROM34を経て1文字バッファ35に書込まれ
る際のパターンの回転処理、及び、1文字バッファ35
からフレームメモリ16に書込まれる際のパターンの回
転処理をそれぞれ1文字を巣位に図示している。
(二示したもので、上記キャラクタジェネレータ22よ
り発生されたパターンが4/3に換ROMB2.及び倍
角変換ROM34を経て1文字バッファ35に書込まれ
る際のパターンの回転処理、及び、1文字バッファ35
からフレームメモリ16に書込まれる際のパターンの回
転処理をそれぞれ1文字を巣位に図示している。
ここで、180°父換峙に於いては、シフトセレクト回
路24の選択制御により、シフトレジスタ23のンジス
タSRノ、SR,rに貯えられたlワード(2バイト)
のパターンデータがシフト入力順とは逆の方向より取出
され、オアゲートORノを介してレジスタSR5、SR
6のパターンデータと重畳される。
路24の選択制御により、シフトレジスタ23のンジス
タSRノ、SR,rに貯えられたlワード(2バイト)
のパターンデータがシフト入力順とは逆の方向より取出
され、オアゲートORノを介してレジスタSR5、SR
6のパターンデータと重畳される。
第4図は上記1文字バッファ35に2. +Qされた1
キャラクタ分のドツトパターンデータをフレームメモリ
16に書込む際のDMAコントローラ19の処理フロー
を示したもので、Xo 。
キャラクタ分のドツトパターンデータをフレームメモリ
16に書込む際のDMAコントローラ19の処理フロー
を示したもので、Xo 。
yo 、X2ND t Y”D+ x+ + y’、
+ RFはそれぞれDMAコントローラ19内C二設(
すられたフレームノそす16へア書込みに供されるレジ
スタ、及びカウンタであり、xo及びyoは1文字バッ
ファ35より読出されたドツトパターンデータをフレー
ムメモリ16へ杏込む際の該メモリ16上の初期値を貯
え゛るレジスタ、X END及び)’ ENDは同最終
値を貯えるレジスタ。
+ RFはそれぞれDMAコントローラ19内C二設(
すられたフレームノそす16へア書込みに供されるレジ
スタ、及びカウンタであり、xo及びyoは1文字バッ
ファ35より読出されたドツトパターンデータをフレー
ムメモリ16へ杏込む際の該メモリ16上の初期値を貯
え゛るレジスタ、X END及び)’ ENDは同最終
値を貯えるレジスタ。
X、及びy、は1ワード(2バイト)のデータをも込む
毎に更新される畳込みカウンタ、RFはフレームメモリ
16よりデータを続出中であることを示すリードフラグ
である。上記X0しジヌタ、及びyo レジスタと、x
、カウンタ、及びX1カウンタの各値は、それぞれCP
U10によりイニンヤルセットされ、又、XENDレジ
スダ、及びY ENDレジスタはパターンの拡大幅に応
じてセットされる。又、X、カウンタ、及びylカウン
タは書込み方向、即ち18n。
毎に更新される畳込みカウンタ、RFはフレームメモリ
16よりデータを続出中であることを示すリードフラグ
である。上記X0しジヌタ、及びyo レジスタと、x
、カウンタ、及びX1カウンタの各値は、それぞれCP
U10によりイニンヤルセットされ、又、XENDレジ
スダ、及びY ENDレジスタはパターンの拡大幅に応
じてセットされる。又、X、カウンタ、及びylカウン
タは書込み方向、即ち18n。
変換の有無に応じてインクリメント(団C)又はデクリ
メント(DEC)されるもので、例えば無変換(900
変換、180°変換無)の場合はX8カウンタがデクリ
メント(DEC)、y、カウンタがインクリメン) (
inc )され、又、lso’2換の場合はX1カウン
タがインクリメント、y、カウンタがデクリメントされ
る。尚、缶変換の場合はシフトレジスタ23のレジスタ
SRJ、SR,?に貯えられた1ワードのデータが順方
向(!5込みシフトと同方向)に読出されるととも(−
1X0レジスタ、及びy0レジスタζ二右上を初期値(
始点)としたアドレスが設定され、又、180’変換の
場合は上記レジスタSR1,SR2に貯えられたデータ
が逆方向(二続出されるととも(:、xo レジスタ及
びyo レジスタに左下を初期値としたアドレスが設
定される。
メント(DEC)されるもので、例えば無変換(900
変換、180°変換無)の場合はX8カウンタがデクリ
メント(DEC)、y、カウンタがインクリメン) (
inc )され、又、lso’2換の場合はX1カウン
タがインクリメント、y、カウンタがデクリメントされ
る。尚、缶変換の場合はシフトレジスタ23のレジスタ
SRJ、SR,?に貯えられた1ワードのデータが順方
向(!5込みシフトと同方向)に読出されるととも(−
1X0レジスタ、及びy0レジスタζ二右上を初期値(
始点)としたアドレスが設定され、又、180’変換の
場合は上記レジスタSR1,SR2に貯えられたデータ
が逆方向(二続出されるととも(:、xo レジスタ及
びyo レジスタに左下を初期値としたアドレスが設
定される。
第5図は1文字バッファ35からのパターンデータの読
出しモード時に於けるスタートビット(偶数/奇数)の
指定情報(Elo)が偶数ビットを指定する際のタイミ
ング制御回路42より出力される偶数ビット指定信号(
EVN)、奇数ビット指定信号(ODD )を含む各(
社)(5号の発生タイミングを示すタイムチャート、第
6図は上記指示情報(Elo )が奇数ビットを指定し
ている際の同信号の発生タイミングを示すタイムチャー
トである。
出しモード時に於けるスタートビット(偶数/奇数)の
指定情報(Elo)が偶数ビットを指定する際のタイミ
ング制御回路42より出力される偶数ビット指定信号(
EVN)、奇数ビット指定信号(ODD )を含む各(
社)(5号の発生タイミングを示すタイムチャート、第
6図は上記指示情報(Elo )が奇数ビットを指定し
ている際の同信号の発生タイミングを示すタイムチャー
トである。
第7図fat乃至(diはそれぞれ各位印「11形式に
於ける文字の向き(回転)を示したもので、フレームメ
モリ16上(=展開される文字の向さとその配列方向を
印e!1方向、即ち又字読出し方向8Cr=対比させて
示している。ここでは、図(alC二無変換(906変
換、180°変換なし)の場合、図(blに左90°変
換させた場合、図(C1に右90°変換させた場合1図
(dlc 180°変換させた場合をそれぞれ示してい
る。
於ける文字の向き(回転)を示したもので、フレームメ
モリ16上(=展開される文字の向さとその配列方向を
印e!1方向、即ち又字読出し方向8Cr=対比させて
示している。ここでは、図(alC二無変換(906変
換、180°変換なし)の場合、図(blに左90°変
換させた場合、図(C1に右90°変換させた場合1図
(dlc 180°変換させた場合をそれぞれ示してい
る。
ここで一実施例の動作を説明する。パターン変換処理ζ
:際しては、CPU10の制御の下ζ:、4/3,90
°1180°、2Y、2X等の各種変換指示を含む変換
モード情報がモードラッチ回路イ1ζ二初期設定される
ととも:二、パターン展開処理のための各種のスタート
アドレス(YWR,XWR,YRR,XRR,Y)I。
:際しては、CPU10の制御の下ζ:、4/3,90
°1180°、2Y、2X等の各種変換指示を含む変換
モード情報がモードラッチ回路イ1ζ二初期設定される
ととも:二、パターン展開処理のための各種のスタート
アドレス(YWR,XWR,YRR,XRR,Y)I。
TA等)がパターン変換制御回路40、及びパターン変
換定数設定回路50内の該当する各ラッチ回路(44,
51〜55)(=設定され、その初期設定終了に伴うイ
ニシャルセット完了信号(I・END )が入出力制御
回路26(二人力されること【二よって、パターンの生
成並びl:変換処理が開始される。ここでは漢字コード
に対応した24X24ドツトのドツトパターンデータを
4/3変換してそのまま(回転なし)出力する場合を例
(二とって動作を説明する。先ず入出力制御回路26は
、CPUJOよりイニシャルセクト完了信号(工・EN
D)を受けること(:よつて、アドレスラッチ回路51
.53に貯えられた書込みスタート7ドレス(YWA。
換定数設定回路50内の該当する各ラッチ回路(44,
51〜55)(=設定され、その初期設定終了に伴うイ
ニシャルセット完了信号(I・END )が入出力制御
回路26(二人力されること【二よって、パターンの生
成並びl:変換処理が開始される。ここでは漢字コード
に対応した24X24ドツトのドツトパターンデータを
4/3変換してそのまま(回転なし)出力する場合を例
(二とって動作を説明する。先ず入出力制御回路26は
、CPUJOよりイニシャルセクト完了信号(工・EN
D)を受けること(:よつて、アドレスラッチ回路51
.53に貯えられた書込みスタート7ドレス(YWA。
XWA)をアドレス制御回路45内のYカウンタ、及び
Xカウンタζニセットし、データ要求信号(D、REQ
)をCPUzor;送出する。これによってCPU10
の制御の下にホスト側機1(HO3T)より送出された
印字文字コード(漢字コード)が、インターフェイス部
15、及びCPUバス11を介してデータラッチ回路2
1にラッチされ、キャラクタジェネレータ22:二人力
される。
Xカウンタζニセットし、データ要求信号(D、REQ
)をCPUzor;送出する。これによってCPU10
の制御の下にホスト側機1(HO3T)より送出された
印字文字コード(漢字コード)が、インターフェイス部
15、及びCPUバス11を介してデータラッチ回路2
1にラッチされ、キャラクタジェネレータ22:二人力
される。
キャラクタジェネレータ22は、データラッチ回路21
にラッチされた文字コード(漢字フード)をもと1=、
該コードに固有の24X24ドツトの文字パターンデー
タを1ライン(24ドツト)単位で順次出力する。この
キャラクタジェネレータ22より出力された1ライン(
24ドツト)単位のドツトパターンデータはシフトレジ
スタ23のレジスタSR1〜SR3に入力される。
にラッチされた文字コード(漢字フード)をもと1=、
該コードに固有の24X24ドツトの文字パターンデー
タを1ライン(24ドツト)単位で順次出力する。この
キャラクタジェネレータ22より出力された1ライン(
24ドツト)単位のドツトパターンデータはシフトレジ
スタ23のレジスタSR1〜SR3に入力される。
シフトレジスタ23は、キャラクタジェネレータ22よ
り出力された1ライン(24ドツト)単位のドツトパタ
ーンデータなレジスタSR7〜SR3にビットパラレル
に受けてセットすると、入出力制御回路26の制御の下
にノットカウンタ25より出力されるシフトクロック(
S・CL K )に従い、24ビツトシフト動作して、
レジスタSR副〜SR3のデータをレジスタSR4〜S
R6にシフトする。そしてレジスタSR1〜SR3を二
次の1ライン(24ドツト)のドツトパターンデータが
セットサれた後、再び24ビツトシフトを行なうことζ
二よって、最初の(1ライン目の)24ピクトデータが
レジスタSR7〜SR9に貯えられ、次の2ライン目の
24ビツトデータがレジスタSR4〜SR6に貯えられ
る。その後、レジスタSR7〜S Rs r=次の3ラ
イン目の24ビツトデータがセットされることによって
、シフトレジスタ23には、キャラクタジェネレータ2
2より出力された3ライン(24X3ドツト)分のドツ
トパターンデータが貯えられる。
り出力された1ライン(24ドツト)単位のドツトパタ
ーンデータなレジスタSR7〜SR3にビットパラレル
に受けてセットすると、入出力制御回路26の制御の下
にノットカウンタ25より出力されるシフトクロック(
S・CL K )に従い、24ビツトシフト動作して、
レジスタSR副〜SR3のデータをレジスタSR4〜S
R6にシフトする。そしてレジスタSR1〜SR3を二
次の1ライン(24ドツト)のドツトパターンデータが
セットサれた後、再び24ビツトシフトを行なうことζ
二よって、最初の(1ライン目の)24ピクトデータが
レジスタSR7〜SR9に貯えられ、次の2ライン目の
24ビツトデータがレジスタSR4〜SR6に貯えられ
る。その後、レジスタSR7〜S Rs r=次の3ラ
イン目の24ビツトデータがセットされることによって
、シフトレジスタ23には、キャラクタジェネレータ2
2より出力された3ライン(24X3ドツト)分のドツ
トパターンデータが貯えられる。
この際、シフトカウンタ25は、入出力制御回路26よ
り、シフトm(、IM)、及びシフトスタート信号(S
−5TART )を受けて、クロック(CLK)−二
従ってシフト値で示される数のシフトクロック(S −
CLK )を出力し、カクント終了(24カウント)(
二伴ってシフト終了信号(S、END)を入出力料紙回
路26、及びアンドゲートAIに送出する。入出力制御
回路26はモードラッチ回路41(二4/3変換指示情
報が設定(”l”)されていると、ノットカウンタ25
を2回、24ビツトシフト制御して、シフトレジスタ2
3に24ドツト×3ラインのデータをセットした後、上
記2回目のソフト終了信号(S、END)をもと(=、
所定のタイミングをもつてパターン変換開始信号(B・
5TART)を出力する。このパターン変換開始信号(
B、5TART)は設定回路50に設けられたフリップ
フロップ57に入力されて、該79ツブフロツプ57を
セット状態とし、そのセット出力がカツント動作指示信
号としてタイミングアドレスカクンタ43に与えられ、
以後、パターンの切出し及び変換処理が実行される。
り、シフトm(、IM)、及びシフトスタート信号(S
−5TART )を受けて、クロック(CLK)−二
従ってシフト値で示される数のシフトクロック(S −
CLK )を出力し、カクント終了(24カウント)(
二伴ってシフト終了信号(S、END)を入出力料紙回
路26、及びアンドゲートAIに送出する。入出力制御
回路26はモードラッチ回路41(二4/3変換指示情
報が設定(”l”)されていると、ノットカウンタ25
を2回、24ビツトシフト制御して、シフトレジスタ2
3に24ドツト×3ラインのデータをセットした後、上
記2回目のソフト終了信号(S、END)をもと(=、
所定のタイミングをもつてパターン変換開始信号(B・
5TART)を出力する。このパターン変換開始信号(
B、5TART)は設定回路50に設けられたフリップ
フロップ57に入力されて、該79ツブフロツプ57を
セット状態とし、そのセット出力がカツント動作指示信
号としてタイミングアドレスカクンタ43に与えられ、
以後、パターンの切出し及び変換処理が実行される。
タイミングアドレス力クンタ43はフリップフロップ5
7のセット信号を受けると、アドレスラッチ回路44に
ラッチさ」tだアドレスをスタートアドレスとして読込
み、以後、フリップフロップ57のセット期間C二亘っ
てクロック(CLK )に従いアドレス更新動作を開始
する。
7のセット信号を受けると、アドレスラッチ回路44に
ラッチさ」tだアドレスをスタートアドレスとして読込
み、以後、フリップフロップ57のセット期間C二亘っ
てクロック(CLK )に従いアドレス更新動作を開始
する。
このタイミングアドレスカクンタ43からのアドレス(
=従ってタイミング制御回路42のROMが逐次、リー
ドアクセスされ、指定(設定)変換モード(二従う固有
のタイミングをもって変換処理のための各種の(5号が
出力される。
=従ってタイミング制御回路42のROMが逐次、リー
ドアクセスされ、指定(設定)変換モード(二従う固有
のタイミングをもって変換処理のための各種の(5号が
出力される。
即ち、タイミング制御回路42からは、先ずラッチタイ
ミング信号(C,LT)が出力され、続いてパターン分
割アドレス(IB−A、IB・ B、DB−A、DB−
B、DB−C) 、 史には、スキャンアドレス(5
AO−8A2)、及びスキャンアドレスセレクト信号(
SSO〜88))等が出力される。そして、上記ラッチ
タイミング信号(C,LT)はデータラッチ回路31ζ
二供給され、続いて出力されるパターン分割アドレス(
IB−A、IB−B)は4/3変jfi ROM 32
、間パターン分割アドレス(DB−A、DB、B、D
B−C)は倍角変1灼ROM 34、スキャンアドレス
<Sho〜SA2 )、及びスキャンアドレスセレクト
(j号(SSc+、5S1)はXアドレス発生回路46
゜及びXアドレス発生回路47に供給される。
ミング信号(C,LT)が出力され、続いてパターン分
割アドレス(IB−A、IB・ B、DB−A、DB−
B、DB−C) 、 史には、スキャンアドレス(5
AO−8A2)、及びスキャンアドレスセレクト信号(
SSO〜88))等が出力される。そして、上記ラッチ
タイミング信号(C,LT)はデータラッチ回路31ζ
二供給され、続いて出力されるパターン分割アドレス(
IB−A、IB−B)は4/3変jfi ROM 32
、間パターン分割アドレス(DB−A、DB、B、D
B−C)は倍角変1灼ROM 34、スキャンアドレス
<Sho〜SA2 )、及びスキャンアドレスセレクト
(j号(SSc+、5S1)はXアドレス発生回路46
゜及びXアドレス発生回路47に供給される。
データラッチ回路3ノは上記ラッチタッチタイミング信
号(C,LT)を受けると、シフトレジスタ23より入
力されたレジスタSR3゜SR6,5R90”)各下位
3ビツト(3x3=9ビツト)のパターンデータをラン
チする。この3×3ビツトのパターンデータは4/3変
換ROM 32 i二人力される。
号(C,LT)を受けると、シフトレジスタ23より入
力されたレジスタSR3゜SR6,5R90”)各下位
3ビツト(3x3=9ビツト)のパターンデータをラン
チする。この3×3ビツトのパターンデータは4/3変
換ROM 32 i二人力される。
この際、4/3変換ROMj 2はモードラツチ回路4
ノより4/3変換指示情報を受けてリード7グセス許可
モードとなり、データラッチ回路3ノより受けた3×3
ドツトのパターンデータな、該データと上記パターン分
割アドレス(IB−A、IB−B)とにより、4×4ド
ツトのパターンデータに変換し、2×2ビツト単位で4
回に切り分けて出力する。即ち、4/3変換ROM 3
2は入力された3×3ドツトのパターンデータ(9ビツ
トのデータ)を変換パターン指定アドレス(上位のアド
レス)とし、パターン分割アドレス(IB−A、IB−
B)を口出しアドレス(下位のアドレス)としてリード
アクセスされ、入力された3X3ドツトのパターンデー
タに対応する4×4ドツト(二拡大された変換パターン
データを2X2ビツト上位で4回(:分けて読已丁。こ
の際、モードラッチ回路41からの4/3変換指示情報
(二より、4/3皮G ROM 32はリードアクセス
許可モードとなっているが、ゲート回路33は出力禁止
モードとなっており、従って4/3変?!i!!ROM
52より出力された2×2ビツト単位の4/3拡大され
たデータ(4ビツトデータ)が選択的に倍角変換ROM
54+−入力される。
ノより4/3変換指示情報を受けてリード7グセス許可
モードとなり、データラッチ回路3ノより受けた3×3
ドツトのパターンデータな、該データと上記パターン分
割アドレス(IB−A、IB−B)とにより、4×4ド
ツトのパターンデータに変換し、2×2ビツト単位で4
回に切り分けて出力する。即ち、4/3変換ROM 3
2は入力された3×3ドツトのパターンデータ(9ビツ
トのデータ)を変換パターン指定アドレス(上位のアド
レス)とし、パターン分割アドレス(IB−A、IB−
B)を口出しアドレス(下位のアドレス)としてリード
アクセスされ、入力された3X3ドツトのパターンデー
タに対応する4×4ドツト(二拡大された変換パターン
データを2X2ビツト上位で4回(:分けて読已丁。こ
の際、モードラッチ回路41からの4/3変換指示情報
(二より、4/3皮G ROM 32はリードアクセス
許可モードとなっているが、ゲート回路33は出力禁止
モードとなっており、従って4/3変?!i!!ROM
52より出力された2×2ビツト単位の4/3拡大され
たデータ(4ビツトデータ)が選択的に倍角変換ROM
54+−入力される。
倍角変#ROM54は、第2図に示す如く、入力された
2X2ド7ト単位のパターンデータを2Y、90°等の
変換指示情報に従い倍角変換して、その変換パターンデ
ータなパターン分割アドレス(DB−A、DB−B、D
B−C)に従い2ビツト単位で順次出力する。即ち1倍
角変gHROM 34は入力された2×2ドツトのパタ
ーンデータと変換指示情報(2y、90’)ヲ反換パタ
ーン指定アドレス(上位のアドレス)とし、パターン分
割アドレス(DB−A、DB・B、DB−C)を切出し
アドレス(下位のアドレス)としてリードアクセスされ
、入力された2×2ドツトのパターンデータを掟換指定
情報(2)’、90° )に従い第2図の如く倍角変換
して、そのドツトマトリクスを一定の配列順序をもって
2ビツト単位(縦(Y方向)2ビツト単位)で順次出力
する。この際、入力されたデータが何ら倍角変換を伴わ
ないときは、入力された2×2ドツトのパターンデータ
がそのままのパターン状態で2ビツト単位に切り分けら
れて出力される。
2X2ド7ト単位のパターンデータを2Y、90°等の
変換指示情報に従い倍角変換して、その変換パターンデ
ータなパターン分割アドレス(DB−A、DB−B、D
B−C)に従い2ビツト単位で順次出力する。即ち1倍
角変gHROM 34は入力された2×2ドツトのパタ
ーンデータと変換指示情報(2y、90’)ヲ反換パタ
ーン指定アドレス(上位のアドレス)とし、パターン分
割アドレス(DB−A、DB・B、DB−C)を切出し
アドレス(下位のアドレス)としてリードアクセスされ
、入力された2×2ドツトのパターンデータを掟換指定
情報(2)’、90° )に従い第2図の如く倍角変換
して、そのドツトマトリクスを一定の配列順序をもって
2ビツト単位(縦(Y方向)2ビツト単位)で順次出力
する。この際、入力されたデータが何ら倍角変換を伴わ
ないときは、入力された2×2ドツトのパターンデータ
がそのままのパターン状態で2ビツト単位に切り分けら
れて出力される。
この倍角変換RoM34より出力された2ビツトm位の
パターンデータ(DO,DE)は1文字バッファ35【
二順次書込まれる。
パターンデータ(DO,DE)は1文字バッファ35【
二順次書込まれる。
この際、1文字バッファ35はタイミング制御回路42
より出力されたメモリライトイネーブル信号(kI・W
E)を受けてライトモードとなり、Xアドレス発生回路
46、及びXアドレス発生回路47より出力されるYア
ドレス(YA(11〜4)、及びXアトL/ス(XA
o 〜s )(=従い、倍角変換ROM34より出力さ
れた2ピット蛍位のパターンデータ(Do、DE)を0
込む。
より出力されたメモリライトイネーブル信号(kI・W
E)を受けてライトモードとなり、Xアドレス発生回路
46、及びXアドレス発生回路47より出力されるYア
ドレス(YA(11〜4)、及びXアトL/ス(XA
o 〜s )(=従い、倍角変換ROM34より出力さ
れた2ピット蛍位のパターンデータ(Do、DE)を0
込む。
Xアドレス発生回路46、及びXアドレス発生回路47
は1.アドレス制御回路45から出力されるX、Yアド
レス(XAO〜v、YAo〜4)とタイミング制御回路
42から出力されるスキャンアドレス(5A(7〜2)
及びスキャンアドレスセレクト信号(SSO,5Sz)
と90°変換指示情報とを受けて、90°変換指示情報
、及びスキャンアドレスセレクト信号(SSo、5S1
)の内容に従い、X−Y7ドレス(XAO〜7.YA(
7〜4)とスキャンアドレス(SAO〜2)の組合せに
よる畏込みアドレス(YO〜4.XO〜5)を出力する
。
は1.アドレス制御回路45から出力されるX、Yアド
レス(XAO〜v、YAo〜4)とタイミング制御回路
42から出力されるスキャンアドレス(5A(7〜2)
及びスキャンアドレスセレクト信号(SSO,5Sz)
と90°変換指示情報とを受けて、90°変換指示情報
、及びスキャンアドレスセレクト信号(SSo、5S1
)の内容に従い、X−Y7ドレス(XAO〜7.YA(
7〜4)とスキャンアドレス(SAO〜2)の組合せに
よる畏込みアドレス(YO〜4.XO〜5)を出力する
。
一方、アドレス制御回路45は、入出力制御回路26よ
り出力される帯込みスタートアドレスロード信号(W人
・L OA D ) !−従うオアゲートOR2からの
ロード信号(LOAD )を受けて、アドレスラッチ回
路51(−貯えられたY方向8込みスタートアドレス(
YWA)、及びアドレスラッチ回路53に貯えられたX
方向書込みスタートアドレス(YWA)を内部のYカウ
ンタ、及びXカウンタにセクトし、以後は変−換モード
に応じて上記各内部カウンタのリップルキャリー(RC
)、変換終了タイミングQ号(AENT)等により上記
各内部カウンタをカウントアツク/カクントダフンする
とともに、1ブロツクのパターン変拗毎にブロック終了
信号(B−END)を出力し、lキャラクタのパターン
変換毎にキャラクタ終了信号(C,END)を出力する
。
り出力される帯込みスタートアドレスロード信号(W人
・L OA D ) !−従うオアゲートOR2からの
ロード信号(LOAD )を受けて、アドレスラッチ回
路51(−貯えられたY方向8込みスタートアドレス(
YWA)、及びアドレスラッチ回路53に貯えられたX
方向書込みスタートアドレス(YWA)を内部のYカウ
ンタ、及びXカウンタにセクトし、以後は変−換モード
に応じて上記各内部カウンタのリップルキャリー(RC
)、変換終了タイミングQ号(AENT)等により上記
各内部カウンタをカウントアツク/カクントダフンする
とともに、1ブロツクのパターン変拗毎にブロック終了
信号(B−END)を出力し、lキャラクタのパターン
変換毎にキャラクタ終了信号(C,END)を出力する
。
又、タイミング制御回路42はlサイクルのパターン変
換終了伍に1サイクル書込み終了信号(T、END)を
出力し、スキャンアドレスSAO〜2が一循する毎C二
変換終了タイミング<g号(AENT)を出力し、lサ
イクルのパターン変換毎に変換終了タイミング(i 号
(RENT)を出力する。これらの各信号はアドレス制
御回路45に供給されて上記した内部力クンタの制御、
及びブロック終了信号(B、END)、キャラクタ終了
信号(C−END )の生成等(=供される。更!二上
記1サイクル書込み終了信号(T−END)はタイミン
グアドレスカウンタ43(二供給され、これ;二よつて
タイミングアト7スカクンタ43には、再度、アドレス
ラッチ回路44に貯えられたスタートアドレスがセット
されて、タイミング制御回路4zからは再び1サイクル
のパターン変換処理を実行するための上記各信号が出力
される。そして、このタイミング制御回路42より出力
されるシフト動作制机信号(SFT:lによつて、シフ
トカウンタ25からはクロック(CLK)に従う3ビッ
ト分のシフトクロック(8,CLK)が出力され、シフ
トレジスタ23からは次の3X3ドツトのパターンデー
タが出力される。このドツトパターンデータは同じくタ
イミング制御回路42より出力されるラッチタイミング
信号(C,LT)によりデータラッチ回路3ノにラツf
され、上記同様のパターン処理動作が操返し実行される
。
換終了伍に1サイクル書込み終了信号(T、END)を
出力し、スキャンアドレスSAO〜2が一循する毎C二
変換終了タイミング<g号(AENT)を出力し、lサ
イクルのパターン変換毎に変換終了タイミング(i 号
(RENT)を出力する。これらの各信号はアドレス制
御回路45に供給されて上記した内部力クンタの制御、
及びブロック終了信号(B、END)、キャラクタ終了
信号(C−END )の生成等(=供される。更!二上
記1サイクル書込み終了信号(T−END)はタイミン
グアドレスカウンタ43(二供給され、これ;二よつて
タイミングアト7スカクンタ43には、再度、アドレス
ラッチ回路44に貯えられたスタートアドレスがセット
されて、タイミング制御回路4zからは再び1サイクル
のパターン変換処理を実行するための上記各信号が出力
される。そして、このタイミング制御回路42より出力
されるシフト動作制机信号(SFT:lによつて、シフ
トカウンタ25からはクロック(CLK)に従う3ビッ
ト分のシフトクロック(8,CLK)が出力され、シフ
トレジスタ23からは次の3X3ドツトのパターンデー
タが出力される。このドツトパターンデータは同じくタ
イミング制御回路42より出力されるラッチタイミング
信号(C,LT)によりデータラッチ回路3ノにラツf
され、上記同様のパターン処理動作が操返し実行される
。
このような動作の繰返しj:よりてシフトレジスタ23
(:、8回に分けて24ドツト×24ライン分のパター
ンデータが入力され、そのすべてのパターン処理が終了
すること:=よって、1文字バッファ35には、変換指
示情報(2y。
(:、8回に分けて24ドツト×24ライン分のパター
ンデータが入力され、そのすべてのパターン処理が終了
すること:=よって、1文字バッファ35には、変換指
示情報(2y。
2X、90’等)に従りて変換された1文字分のドツト
パターンデータが記憶される。この際の90°変換され
ないパターンと90’変換されたパターン例をそれぞれ
Ig3図r二示している。
パターンデータが記憶される。この際の90°変換され
ないパターンと90’変換されたパターン例をそれぞれ
Ig3図r二示している。
1文字バッファ35へのlキャラクタ分のパターンの展
開処理が終了すると、アドレス制御回路45からはキャ
ラクタ終了信号(C−END)が出力され、この信号(
C−E N D )が入出力制動回路26に入力される
ことによって、入出力制御回路26かうは、D M A
コントローラ19に対し、フレームメモリデータ要求信
号(F−REQ)がaカされるととも(:、読出しスタ
ートアドレスロード信号(RA −LOAD)が圧力さ
れる。これ(−よってフリップフロップ56がリセット
状愈となり、キャラクタライト信号(C−W ) r二
代ってキャラクタリード信号(C−R)が圧力されて、
次に、1文字バッファ35に記憶された(展開された)
パターンの続圧しく即ちフレームメモリ16へのパター
ンの否込み)が実行される。この際は、上記ブロック終
了信号(B −END )により、リセットされたフリ
ップフロップ57が再びセットされ、上記キャラクタリ
ード信号(C,R)がスタートビット指示情報(Elo
)とともにアドレスラッチ回路44に供給されて、タ
イミング制御回路42が以後、1文字バッファ35をリ
ードアクセスするための各種信号を出力する。即ち、メ
モリライトイネーブル信号(ki・WB>がリードモー
ドになるとともに、ビットラッチタイミング信号(B、
LT)、及び偶数/奇数のビット指定信号(EVNlo
DD)等が圧力される。この際の指示情報、(Elo)
−二従う上記指定信号(BVNloDD)の出力タイミ
ングを第5図及び第6図(=示している。更に、アドレ
ス制句回路45より連続する読出しアドレスが出力され
て、1文字バッファ35がリードアクセスされ、その2
ピット単位の読出しデータがラッチ回路36、及びラッ
チ回路37にラッチされた後、出力ゲート回路3Bより
又巨に選択されて順次出力され、16ピツト分のシフト
クロック(8,CLK)が与えられているシフトレジス
タ23のレジスタSRノ、5R2r二16ビット(lワ
ード)分のデータがビットシリアルモードで順次貯えら
れる。1ワ一ド分のシフトが完了した後に入出力制御回
路26はフレームメモリデータ要求信号(F−REQ)
をDMAコントローラJ9へ出力する。
開処理が終了すると、アドレス制御回路45からはキャ
ラクタ終了信号(C−END)が出力され、この信号(
C−E N D )が入出力制動回路26に入力される
ことによって、入出力制御回路26かうは、D M A
コントローラ19に対し、フレームメモリデータ要求信
号(F−REQ)がaカされるととも(:、読出しスタ
ートアドレスロード信号(RA −LOAD)が圧力さ
れる。これ(−よってフリップフロップ56がリセット
状愈となり、キャラクタライト信号(C−W ) r二
代ってキャラクタリード信号(C−R)が圧力されて、
次に、1文字バッファ35に記憶された(展開された)
パターンの続圧しく即ちフレームメモリ16へのパター
ンの否込み)が実行される。この際は、上記ブロック終
了信号(B −END )により、リセットされたフリ
ップフロップ57が再びセットされ、上記キャラクタリ
ード信号(C,R)がスタートビット指示情報(Elo
)とともにアドレスラッチ回路44に供給されて、タ
イミング制御回路42が以後、1文字バッファ35をリ
ードアクセスするための各種信号を出力する。即ち、メ
モリライトイネーブル信号(ki・WB>がリードモー
ドになるとともに、ビットラッチタイミング信号(B、
LT)、及び偶数/奇数のビット指定信号(EVNlo
DD)等が圧力される。この際の指示情報、(Elo)
−二従う上記指定信号(BVNloDD)の出力タイミ
ングを第5図及び第6図(=示している。更に、アドレ
ス制句回路45より連続する読出しアドレスが出力され
て、1文字バッファ35がリードアクセスされ、その2
ピット単位の読出しデータがラッチ回路36、及びラッ
チ回路37にラッチされた後、出力ゲート回路3Bより
又巨に選択されて順次出力され、16ピツト分のシフト
クロック(8,CLK)が与えられているシフトレジス
タ23のレジスタSRノ、5R2r二16ビット(lワ
ード)分のデータがビットシリアルモードで順次貯えら
れる。1ワ一ド分のシフトが完了した後に入出力制御回
路26はフレームメモリデータ要求信号(F−REQ)
をDMAコントローラJ9へ出力する。
一方、DMAコントローラ19は入出力制御回路26よ
り出力された上記フレームメモリデータ要求信号(F−
REQ)を受けると、アドレス変換回路2oを介してフ
レームメモリ16へのキャラクタ書込み領域をリードア
クセスし、その領域のデータを1ワード(16ピツト)
単位で読出して、シフトレジスタ23のレジスタSRs
、SReにセットする。この際のDMAコントローラ1
9の処理フローを第4図(二足している。
り出力された上記フレームメモリデータ要求信号(F−
REQ)を受けると、アドレス変換回路2oを介してフ
レームメモリ16へのキャラクタ書込み領域をリードア
クセスし、その領域のデータを1ワード(16ピツト)
単位で読出して、シフトレジスタ23のレジスタSRs
、SReにセットする。この際のDMAコントローラ1
9の処理フローを第4図(二足している。
上記1文字バッファ35より読出された1ワード(16
ピツト)分のパターンデータがシフトレジスタ23のレ
ジスタSR1,SR,?ll二元られ、フレームメモリ
16の書込み領域に記憶されていた1ワード(16ピツ
ト)分のパターンデータが同じくレジスタSRs 、5
Ret二貯えられてデータセット完了信号(D、END
)が入出力制御回路26に入力されると、次2二、シ
フトレジスタ23が1ワ一ド分シフト制御されて、上記
レジスタSR1,SR2に貯えられタハターンデータと
、上記レジスタSR5゜SR6に貯えられたパターンデ
ータとがオアグーlORノにより重畳され、レジスタS
Ry。
ピツト)分のパターンデータがシフトレジスタ23のレ
ジスタSR1,SR,?ll二元られ、フレームメモリ
16の書込み領域に記憶されていた1ワード(16ピツ
ト)分のパターンデータが同じくレジスタSRs 、5
Ret二貯えられてデータセット完了信号(D、END
)が入出力制御回路26に入力されると、次2二、シ
フトレジスタ23が1ワ一ド分シフト制御されて、上記
レジスタSR1,SR2に貯えられタハターンデータと
、上記レジスタSR5゜SR6に貯えられたパターンデ
ータとがオアグーlORノにより重畳され、レジスタS
Ry。
SRs+ニシフト入力される。この際、シフトセレクト
回路24は、180°変換指示がない場合、上記キャラ
クタリード信号(C,R)のみ1:よる切替制御信号を
受けて、レジスタS Rl5R2に貯えられたパターン
データを入力順に取出し、オアグー)ORJに出力する
。又、180°変換指示がある場合はアンドゲート八〇
の出力が”1″となり、この切替制御信号により、レジ
スタSR1,SR2に貯えられたパターンデータな入力
順とは逆のJ:n序で取出し、オアグー)ORzに出力
する。
回路24は、180°変換指示がない場合、上記キャラ
クタリード信号(C,R)のみ1:よる切替制御信号を
受けて、レジスタS Rl5R2に貯えられたパターン
データを入力順に取出し、オアグー)ORJに出力する
。又、180°変換指示がある場合はアンドゲート八〇
の出力が”1″となり、この切替制御信号により、レジ
スタSR1,SR2に貯えられたパターンデータな入力
順とは逆のJ:n序で取出し、オアグー)ORzに出力
する。
そしてシフトレジスタ23のレジスタSR7゜SRs+
=貯えられた1ワ一ド分の合成パターンデータはアドレ
ス変換回路20より出力されるアドレス(=従い、フレ
ームメモ!116に書込まれる。この際の180°変換
の有無による各パターンの向きを第3図に示している。
=貯えられた1ワ一ド分の合成パターンデータはアドレ
ス変換回路20より出力されるアドレス(=従い、フレ
ームメモ!116に書込まれる。この際の180°変換
の有無による各パターンの向きを第3図に示している。
この上うなlワード単位のフレームメモリ16へのを込
みが1キャラクタ単位をもって順次実行される。
みが1キャラクタ単位をもって順次実行される。
ここで、上記フレームメモリ16は、記憶領域(1Mバ
イト)が行列方向【;複数のブロック(二分割されてい
る。ここでは、メモリ全体の記憶領域をX−Y=230
4X3584ドツト、1ブロツクをX−Y=256X5
12ドツト構成として、メモリ全体をX −Y = 9
x 7ブロツクに分割している。
イト)が行列方向【;複数のブロック(二分割されてい
る。ここでは、メモリ全体の記憶領域をX−Y=230
4X3584ドツト、1ブロツクをX−Y=256X5
12ドツト構成として、メモリ全体をX −Y = 9
x 7ブロツクに分割している。
この際、上記フレームメモリ16のリード/ライトアド
レスを変換するアドレス変換回路20は、CPUzOか
らフレームメモリ16への書込みアドレス、及びフレー
ムメモリ16からイメージプリンタ18への読出しアド
レスを。
レスを変換するアドレス変換回路20は、CPUzOか
らフレームメモリ16への書込みアドレス、及びフレー
ムメモリ16からイメージプリンタ18への読出しアド
レスを。
8ページ(0〜7ページ)をもって−循する特定ブロッ
ク配列のブロックアドレスに変換する変換機能をもつも
ので、ここではそのアドレス変換をROM +二より行
なりでいる。そして、常(二、書込み変換ページを読出
し変換ページ【;1ペ一ジ先行させるページ指定手段を
もつ。このようなブロックアドレスの変pFft!!+
をもつことにより、フレームメモリ16への画像データ
の書込み方向と読出し方向とが、?g7 図(C)、
(a+ζ二示二足く、互に百交する。方向(二異なる場
合であっても、1ページの画偉データをイメージプリン
タ18へ出力中に、その読出し終了領域に次ページの画
像データを書込むことができる。
ク配列のブロックアドレスに変換する変換機能をもつも
ので、ここではそのアドレス変換をROM +二より行
なりでいる。そして、常(二、書込み変換ページを読出
し変換ページ【;1ペ一ジ先行させるページ指定手段を
もつ。このようなブロックアドレスの変pFft!!+
をもつことにより、フレームメモリ16への画像データ
の書込み方向と読出し方向とが、?g7 図(C)、
(a+ζ二示二足く、互に百交する。方向(二異なる場
合であっても、1ページの画偉データをイメージプリン
タ18へ出力中に、その読出し終了領域に次ページの画
像データを書込むことができる。
上述したようC二、1文字バッファ35にパターンデー
タを書込む際(二倍角変pROMs4により小ビットの
分割ドツトパターン単位でパターン90°100変掬を
行ない、更に1文字バッファ35(二貯えられた文字パ
ターンデータをフレームメモリ16に書込む際に180
°10e′変換を行なうようにしたので、1文字パフフ
ァ35への書込み制御、及びフレームメモリ16へのパ
ターン書込み制御が簡単に行なえる。
タを書込む際(二倍角変pROMs4により小ビットの
分割ドツトパターン単位でパターン90°100変掬を
行ない、更に1文字バッファ35(二貯えられた文字パ
ターンデータをフレームメモリ16に書込む際に180
°10e′変換を行なうようにしたので、1文字パフフ
ァ35への書込み制御、及びフレームメモリ16へのパ
ターン書込み制御が簡単に行なえる。
尚、上述した実施例C:於ける1文字バッファ35から
の1ワード(2バイト)tJ:L位のデータの読出し順
、及びフレームメモリ16への打込みtriは、0°/
180°の液中指示に従い、順方向/逆方向の関係を保
つことにより、何れの方向(アドレスインクリメント、
アドレスデクリメント)へアクセスしてもよい。
の1ワード(2バイト)tJ:L位のデータの読出し順
、及びフレームメモリ16への打込みtriは、0°/
180°の液中指示に従い、順方向/逆方向の関係を保
つことにより、何れの方向(アドレスインクリメント、
アドレスデクリメント)へアクセスしてもよい。
以上詳記したように本発明の画像回転制御方式l;よれ
ば、パターン変換処理のための少くとも工文字分のパタ
ーン記憶容量をもつパターンデータ記憶手段j:文字を
書込む際に、90°10゜の変換を行ない、更に、画像
記憶手段への書込み時C180°100の変換を行なう
ようにしたことにより、パターン記憶手段、及び画像記
憶手段への各書込み制御が行なえ、文字の回転を含む文
字パターン処理機構を簡単かつ安価(二実現できる。
ば、パターン変換処理のための少くとも工文字分のパタ
ーン記憶容量をもつパターンデータ記憶手段j:文字を
書込む際に、90°10゜の変換を行ない、更に、画像
記憶手段への書込み時C180°100の変換を行なう
ようにしたことにより、パターン記憶手段、及び画像記
憶手段への各書込み制御が行なえ、文字の回転を含む文
字パターン処理機構を簡単かつ安価(二実現できる。
第1図は本発明の一実施例を示すブロック図第2図乃至
第7図はそれぞれ上記実施例をより詳細に説明するため
のもので、第2図は倍角変換ROMの入出カバターン例
を示す図、第3図はパターンの回転処理手順を概念的(
二示す■。 第4図はDMAコントローラの処理フローを示すフロー
チャート、第5図、及び第6図はそれぞれ1文字バッフ
ァリードアクセス時のスタートビット指示情報に従うド
ツト出力制御タイミングを示すタイムチャート、第7図
(at乃至(dlはそれぞれ印刷形式を示す図である。 10・・・CPU、11・・・CPUパス(CPU 。 BUS )、12・・・DMAパス(DMA 、C0N
BUS )、I3・・・メインROM (M−ROMン
、14・・・メインRAM(M−RAM)、75・・・
インターフェイス部(i/F)、z6・・・フレームメ
モリ(F−RAM)、17・・・フレームメモリパス(
F・Bus)、18・・・イメージプリンタ(PRIN
TER)、J9・・・DMAコントローラ(DMAc)
、20・・・アドレス変換回路(A・C0N)、21・
・・データラッチ回路(DI・L)、22・・・キャラ
クタジェネレータ(CG・ROM)、23・・・シフト
レジスタ(SR1−8Rs )、24・・・シフトセレ
クト回路(S 、 S)、25・・・シフトカウンタ(
S、C)、26・・・入出力制御回路(IO,C0NT
)、30・・・パターン変換回路、3ノ・・・データラ
ッチ回路(DATA・L)、32・・・4/3変換RO
M、ss−・、ゲート回路、34・・・倍角変換ROM
、35・・・1文字バッファ(C−RAM)、36.3
7・・・ラッチ回路(E、L、0−L)、sa−・・出
力ゲート回路、40・・・パターン変換制御回路、41
・・・モーFうyfDo路(MODE −L )、42
−・15’イミング制御回路(T、C0NT)、43・
・−タイミングアドレスカウンタ(TAカウンタ)、4
4・・・アドレスラッチ回路(TA−L)、45・・・
アドレス制@J回路(XY−CONT )、46・・・
Yアドレス発生回路(YMDR)、47・・・Xアドレ
ス発生回路(XMDR)−so、・・パターン変換定数
設定回路、51・・・アドレスラッチ回路(YWA −
L )、52・・・アドレスラッチ回路(YRA−L)
、53・・・アドレスラッチ回路(XWA −L )、
54・−・アドレスラッチ回路(XRA−L)、55・
・−アドレスラッチ回路(YH−L)、56,57.5
9・・・フリップフロップ、58・・・アドレス−数構
出回路(Y・EQU)、60・・・クロック発生回路(
p、o )。 出願人代理人 弁理士 鈴 江 武 彦第2図 第4図 第7図 (c) (d) 手続補正書 6.5DよIO延98 1、事件の表示 特願昭59−194393 号 2、 発明の名称 画像回転制御方式 3、補正をする者 事件との関係 特許出願人 (144)カシオ計算機株式会社 4、代理人 住所 東京都港区虎ノ門1丁目26ti5号 第17森
ピル5、自発補正 7、補正の内容量♂にP!号ごてf些rコ酊カ浄書・
−一パ別紙のと1jす(・]。にユ史なし
) −、z ′手続補正書 昭和 59.)二、が′、5 日 特許庁 殿長官 志 買
手 ■、事件の表示 特願昭59−194393号 2′発明の名称 画像回転制御方式 3 補正をする者 事件との関係 特許出願人 (144) カシオ計算機株式会社 ・11代理人 5、自発補正 7、補正の内容 (1) 明細?第7頁第9行目に「43変換」とある
な「4/3倍変換」と訂正する。 (2) 明細書第9頁第20行目、第10頁第7行目
、及び第20頁第11行目にそれぞれr (1nit)
Jとあるをr(INIT)Jと訂正する。 (3) 明細書第11頁第17行目に「ドラトノそタ
ーンデータを」とあるなrドツト/そターンデータ、時
計方向に90°回転したドツト/4ターンデータを」と
訂正する。 (4ン 明細書第13頁第9行目に「43」とあるを
r 4 / 、? Jと訂正する。 (5) 明細書第16頁第3行目C;「OR2」とあ
るをrOR3Jと訂正する。 (6) 明細:を第25頁第4行目に「変換処理に際
しては、CPUI oの」とあるな「変換処理(二際し
ては、先ず、CPUJ oよりINIT信号が入出力制
御回路26へ入力される。このINIT信号が入力され
ると、入出力制御回路26は・母ターン変換制御回路4
0内のラッチ回路を初期状態(二する。更に、CP U
l。 の」と訂正する。 (7)明細書第25頁第12行目に[回路(44゜52
−55)CJとあるを[回路(41,44゜51〜5s
)r:Jと訂正する。 (8)明細書第26頁第9行目【二「(漢字コード)が
」とあるを「(漢字コード)及びライン番毎が」と訂正
する。 (9) 明細書第26頁第1.6行目乃至同頁第17
行目に「文字・々ターンデータを・・・順次出力する。 」とあるな「文字・ぐターンデータのうち。 ライン番号で指定された1ライン(24ドツト)分のパ
ターンを出力する。」と訂正する。 (11明細書第35頁第2行目に「1ブロツクの」とあ
るを[1ブロツク、即ち5RI−8R9C;記録された
全てのパターンの」と訂正する。 aυ 明細書第36頁第14行目乃至同第155行目「
このような動作の繰返しによってシフトレジスタ23に
、8回に分けて24ドツト」とあるを「入出力制御回路
26は前記ブロック終了信号CB−END)が入力され
る毎C二、上記した処理を前記キャラクタ終了信号(C
・END)が入力されるまで繰返す。このよ5な動作の
繰返し【二よってシフトレジスタ23に、24ドツト×
3ラインC二相当するニブロック分のツヤターンを8回
(二分けて合計24ドツト」と訂正する。 Q2 明にlIE”3937頁第8行目乃至同頁第1
2行目【二「DMAコントローラ19C二対し、フレー
ムメモリデータ要求信号(F、RgQ)が出力されると
ともこ、」とある文を削除する。 u3 明細書第37頁第18行目乃至同頁第19行目
(二「上記ブロック終了信号CB −END )C:よ
り」とあるを[・ぞターン変換開始信号(B−3TAR
T)l二より」と訂正する。 [14) 明細書第39頁第3行目(二「入出力制御
回路26はフレー」とあるを「入出力制御回路26(:
はブロック終了信号CB−END)が入力され、更に7
レー」と訂正する。 穆 明、洲書第39頁第15行目に[ている。」とある
を「ている。尚、この第4図に示す処理70−の詳細は
前述しているので、ここでは省略する。」と訂正する。 ・、IG 明細書第40頁第2行目に「D・ENDJ
とあるを[F’−ENDJと訂正する。 αη 願書添附の図面、第1図を別紙の通り訂正する。
第7図はそれぞれ上記実施例をより詳細に説明するため
のもので、第2図は倍角変換ROMの入出カバターン例
を示す図、第3図はパターンの回転処理手順を概念的(
二示す■。 第4図はDMAコントローラの処理フローを示すフロー
チャート、第5図、及び第6図はそれぞれ1文字バッフ
ァリードアクセス時のスタートビット指示情報に従うド
ツト出力制御タイミングを示すタイムチャート、第7図
(at乃至(dlはそれぞれ印刷形式を示す図である。 10・・・CPU、11・・・CPUパス(CPU 。 BUS )、12・・・DMAパス(DMA 、C0N
BUS )、I3・・・メインROM (M−ROMン
、14・・・メインRAM(M−RAM)、75・・・
インターフェイス部(i/F)、z6・・・フレームメ
モリ(F−RAM)、17・・・フレームメモリパス(
F・Bus)、18・・・イメージプリンタ(PRIN
TER)、J9・・・DMAコントローラ(DMAc)
、20・・・アドレス変換回路(A・C0N)、21・
・・データラッチ回路(DI・L)、22・・・キャラ
クタジェネレータ(CG・ROM)、23・・・シフト
レジスタ(SR1−8Rs )、24・・・シフトセレ
クト回路(S 、 S)、25・・・シフトカウンタ(
S、C)、26・・・入出力制御回路(IO,C0NT
)、30・・・パターン変換回路、3ノ・・・データラ
ッチ回路(DATA・L)、32・・・4/3変換RO
M、ss−・、ゲート回路、34・・・倍角変換ROM
、35・・・1文字バッファ(C−RAM)、36.3
7・・・ラッチ回路(E、L、0−L)、sa−・・出
力ゲート回路、40・・・パターン変換制御回路、41
・・・モーFうyfDo路(MODE −L )、42
−・15’イミング制御回路(T、C0NT)、43・
・−タイミングアドレスカウンタ(TAカウンタ)、4
4・・・アドレスラッチ回路(TA−L)、45・・・
アドレス制@J回路(XY−CONT )、46・・・
Yアドレス発生回路(YMDR)、47・・・Xアドレ
ス発生回路(XMDR)−so、・・パターン変換定数
設定回路、51・・・アドレスラッチ回路(YWA −
L )、52・・・アドレスラッチ回路(YRA−L)
、53・・・アドレスラッチ回路(XWA −L )、
54・−・アドレスラッチ回路(XRA−L)、55・
・−アドレスラッチ回路(YH−L)、56,57.5
9・・・フリップフロップ、58・・・アドレス−数構
出回路(Y・EQU)、60・・・クロック発生回路(
p、o )。 出願人代理人 弁理士 鈴 江 武 彦第2図 第4図 第7図 (c) (d) 手続補正書 6.5DよIO延98 1、事件の表示 特願昭59−194393 号 2、 発明の名称 画像回転制御方式 3、補正をする者 事件との関係 特許出願人 (144)カシオ計算機株式会社 4、代理人 住所 東京都港区虎ノ門1丁目26ti5号 第17森
ピル5、自発補正 7、補正の内容量♂にP!号ごてf些rコ酊カ浄書・
−一パ別紙のと1jす(・]。にユ史なし
) −、z ′手続補正書 昭和 59.)二、が′、5 日 特許庁 殿長官 志 買
手 ■、事件の表示 特願昭59−194393号 2′発明の名称 画像回転制御方式 3 補正をする者 事件との関係 特許出願人 (144) カシオ計算機株式会社 ・11代理人 5、自発補正 7、補正の内容 (1) 明細?第7頁第9行目に「43変換」とある
な「4/3倍変換」と訂正する。 (2) 明細書第9頁第20行目、第10頁第7行目
、及び第20頁第11行目にそれぞれr (1nit)
Jとあるをr(INIT)Jと訂正する。 (3) 明細書第11頁第17行目に「ドラトノそタ
ーンデータを」とあるなrドツト/そターンデータ、時
計方向に90°回転したドツト/4ターンデータを」と
訂正する。 (4ン 明細書第13頁第9行目に「43」とあるを
r 4 / 、? Jと訂正する。 (5) 明細書第16頁第3行目C;「OR2」とあ
るをrOR3Jと訂正する。 (6) 明細:を第25頁第4行目に「変換処理に際
しては、CPUI oの」とあるな「変換処理(二際し
ては、先ず、CPUJ oよりINIT信号が入出力制
御回路26へ入力される。このINIT信号が入力され
ると、入出力制御回路26は・母ターン変換制御回路4
0内のラッチ回路を初期状態(二する。更に、CP U
l。 の」と訂正する。 (7)明細書第25頁第12行目に[回路(44゜52
−55)CJとあるを[回路(41,44゜51〜5s
)r:Jと訂正する。 (8)明細書第26頁第9行目【二「(漢字コード)が
」とあるを「(漢字コード)及びライン番毎が」と訂正
する。 (9) 明細書第26頁第1.6行目乃至同頁第17
行目に「文字・々ターンデータを・・・順次出力する。 」とあるな「文字・ぐターンデータのうち。 ライン番号で指定された1ライン(24ドツト)分のパ
ターンを出力する。」と訂正する。 (11明細書第35頁第2行目に「1ブロツクの」とあ
るを[1ブロツク、即ち5RI−8R9C;記録された
全てのパターンの」と訂正する。 aυ 明細書第36頁第14行目乃至同第155行目「
このような動作の繰返しによってシフトレジスタ23に
、8回に分けて24ドツト」とあるを「入出力制御回路
26は前記ブロック終了信号CB−END)が入力され
る毎C二、上記した処理を前記キャラクタ終了信号(C
・END)が入力されるまで繰返す。このよ5な動作の
繰返し【二よってシフトレジスタ23に、24ドツト×
3ラインC二相当するニブロック分のツヤターンを8回
(二分けて合計24ドツト」と訂正する。 Q2 明にlIE”3937頁第8行目乃至同頁第1
2行目【二「DMAコントローラ19C二対し、フレー
ムメモリデータ要求信号(F、RgQ)が出力されると
ともこ、」とある文を削除する。 u3 明細書第37頁第18行目乃至同頁第19行目
(二「上記ブロック終了信号CB −END )C:よ
り」とあるを[・ぞターン変換開始信号(B−3TAR
T)l二より」と訂正する。 [14) 明細書第39頁第3行目(二「入出力制御
回路26はフレー」とあるを「入出力制御回路26(:
はブロック終了信号CB−END)が入力され、更に7
レー」と訂正する。 穆 明、洲書第39頁第15行目に[ている。」とある
を「ている。尚、この第4図に示す処理70−の詳細は
前述しているので、ここでは省略する。」と訂正する。 ・、IG 明細書第40頁第2行目に「D・ENDJ
とあるを[F’−ENDJと訂正する。 αη 願書添附の図面、第1図を別紙の通り訂正する。
Claims (1)
- 入力されたパターンデータをもとに該パターンに対応す
る90°変換パターンデータを発生する90°変換パタ
ーン発生手段と、この90°変換パターン発生手段で変
換された90°変換パターンデータもしくは無変換パタ
ーンデータの何れか一方を記憶するパターンデータ記憶
手段と、このパターンデータ記憶手段から一定の順序で
パターンデータを読出す読出し指定手段と、この読出し
指定手段により読出されたパターンデータを記憶する画
像記憶手段と、前記読出されたパターンデータを一定の
順番で、又はこの一定の順番とは逆の順番で前記画像記
憶手段へ書込む書込み指定手段とを具備してなることを
特徴とした画像回転制御方式。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59194393A JPS6172290A (ja) | 1984-09-17 | 1984-09-17 | 画像回転制御方式 |
US06/772,946 US4729107A (en) | 1984-09-17 | 1985-09-05 | Pattern data conversion processing system |
GB08522934A GB2164772B (en) | 1984-09-17 | 1985-09-17 | Pattern data conversion processing system |
FR858513771A FR2570523B1 (fr) | 1984-09-17 | 1985-09-17 | Appareil de traitement de conversion de donnees de formes |
DE19853533154 DE3533154A1 (de) | 1984-09-17 | 1985-09-17 | Verarbeitungssystem zur umwandlung von musterdaten |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59194393A JPS6172290A (ja) | 1984-09-17 | 1984-09-17 | 画像回転制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6172290A true JPS6172290A (ja) | 1986-04-14 |
Family
ID=16323845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59194393A Pending JPS6172290A (ja) | 1984-09-17 | 1984-09-17 | 画像回転制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6172290A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57168291A (en) * | 1981-03-30 | 1982-10-16 | Fujitsu Ltd | Rotary circuit for unit picture |
-
1984
- 1984-09-17 JP JP59194393A patent/JPS6172290A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57168291A (en) * | 1981-03-30 | 1982-10-16 | Fujitsu Ltd | Rotary circuit for unit picture |
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