JPS6172556A

JPS6172556A - パターンデータ処理装置

Info

Publication number: JPS6172556A
Application number: JP59194391A
Authority: JP
Inventors: Hideki Kudo; 秀樹工藤; Koichi Hasegawa; 浩一長谷川; Takashi Aoki; 隆青木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1984-09-17
Filing date: 1984-09-17
Publication date: 1986-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、所定ドツトマトリクス構成の文字パターン
データをドツト変換処理して出力するパターン変換機構
をもつ、例えばイメージプリンタの印字制御機構部等に
用いられるパターンデータの書込み制御方式に関する。

〔従来技術とその問題点〕

一般に、１文字をドツト形式で印字するプリンタの制御
機構に於いては、取扱われる文字全てのドツトマトリク
スが同一のドツト数構成であれば、各文字パターンデー
タをメモリへ書込む際に、上記一定のドツト数に対応し
たアドレスを出力することによって、比較的簡単に書込
み処理が可能である。しかしながら、書込まれるパター
ンデータのドツトマトリクス構成が複数種存在する場合
には、上記メモリへの書込み処理が非常に複雑となる。

特に、１文字単位のドツトマトリクスを異にする複数種
の文字に対して、同一の回路により、倍角、拡大等の処
理を行ない、メモリに書込む構成を実現しようとした場
合、種々のドツト構成のパターンデータが発生されるこ
とから、上記各回路の構成並びに制御は非常に繁雑とな
り、回路を共用することのメリットがなくなってしまう
という不都合があった。

〔発明の目的〕

本発明は上記実情に鑑みなされたもので、パターンメモ
リを対象としたアドレス発生手段の構成及び制御を改良
し、取扱うパターンデータが異なるドツト構成であって
も、その各ドツト構成に対応するアドレスを発生してメ
モリへ書込むことが可能なパターンデータの書込み制御
方式を提供することを目的とする。

〔発明の要点〕

本発明は、１ブロツクのドツト構成が異なるパターンデ
ータを扱うメモリアクセス制御機構に於いて、上記ブロ
ックのアドレス発生部と、上記ブロック内の書込み最小
単位のアドレス発生部とをそれぞれ独立に設け、１ブロ
ツクのドツト構成が種々変化しても単位アドレスのビッ
ト数を加減することによって書込み制御を簡単に実現し
たものである。これにより、１ブロツクのドツト構成が
異なるパターンデータを扱うメモリアクセス制御機構に
於いて、そのアドレス制御機構の構成を簡素化でき、経
済的に有利な装置を構築できる。

〔実施例〕

以下、図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例を示すブロック図であ妙、こ
こでは本発明に係るパターンデータの書込み制御方式を
イメージプリンタ制御装置に適用した際のハードウェア
構成を示している。

第１図に於いて、１０はイメージプリンタの制御を行な
うプリンタ制御装置全体の制御を司るＣＰＵであり、１
）はＣＰＵバス（ＣＰＵ−ＢＵ１３　）、１２はＤＭＡ
バス（Ｄ　ＩＪＡ−ＣＯＮＢＵＥＩ　）　　である。

１３はＣＰＵバス１）を介してＣＰＵｌ０に接続された
メイｙＲＡｕ（ｕｊＲＡｕ）、１４は同メインＲｏｕ（
ｕ−Ｒｏｕ）である。１５は同じ（ＣＰＵバス１）を介
してＣＰＵｌ０に接続され、ホス）（１）１機器（ＨＯ
８Ｔ）との間で印字データ及び印字制御データ等を遺り
取りする外部接続用インターフェイス部（工・Ｆ）であ
る。

１６は印字出力すべき１ペ一ジ分の画像データ（イメー
ジデータ）を貯えるフレームメモリ（Ｆ’−ＲＡＩ、（
）であり、ここではＩＶバイトの記憶容量をもち、所定
の記憶容量単位をもってｋＸｉブロックに区分されるも
ので、その詳細は後述する。Ｉ７はフレームメモ１７１
６の画像データ（イメージデータ）を入出力するフレー
ムメモリバス（Ｆ−ＢＵＳ）であり、ここでは２バイト
分のデータ幅をもつ。

１８はフレームメモリ１６に貯えられたデータをページ
単位をもって印字出力するイメージプリンタである。１
９はイメージプリンタ１８へのデータ転送時に於いてフ
レームメモリＩ６をアクセス制御するＤＭＡコントロー
ラ（ＤＭＡＣ）である。２０はこのＤＭＡコントローラ
１９より出力される読出しアドレス（ＤＩＪＡアドレス
）、及びＣＰＵｌ０より出力される書込みアドレス（ｃ
ｐσアドレス）をそれぞれ上記フレームメモリＺ６の分
割ブロックを単位にアドレス変換するアドレス変換回路
（Ａ　−ｃ　ＯＮ）であり、その詳細は後述する。

２１はインターフェイス回路１５を介して入力されたパ
ターン変換処理対象となる１文字分の文字コードまたは
イメージデータをラッチするデータラッチ回路であり、
２２はこのデータラッチ回路２１にラッチされた文字コ
ードをもとに対応する文字パターンを生成するキャラク
タジェネレータ（Ｃｃ）・ＲＯＵ）である。

２３は上記キャラクタジェネレータ２２より生成された
ドツトパターンデータ、又はデータラッチ回路２１にラ
ッチされたイメージデータを、後述するシフトセレクト
回路２４、及びシフトカウンタ２５の制御の下に、ドツ
ト単位でシフト制御するシフトレジスタであり、ここで
は９個の８ビツトシフトレジスタ（ＳＲＩ〜５Ｒ９）が
ピットシリアルに従属接続され、パターン変換処理のた
めのドツト・１択（３×３ドツ（ト、又け２×２ドツト
）と、フレームメモリ１６へのパターン展開（パターン
書込み）時に於けるバッファ及びパターン合成に供され
るもので、例えば２４Ｘ２４ドツトマトリクスを３２Ｘ
３２ドツトマトリクスの印字ドツトサイズに変換すべく
３Ｘ３ドツトを４×４ドツトに変換する４３変換時に於
いては、キャラクタジェネレータ２２より発生された２
４ドツト単位のドツトパターンデータをレジスタＳＲＩ
〜ＳＲ９に２４ドツト×３スライス分貯えた後、レジス
タ３Ｒ３、ＳＲ６、ＳＲ９の各下位３ビツトよりパラレ
ルに３×３ドツト単位で後述するパターン変換回路３０
のデータラッチ回路３Ｚに送出し、又、フレームメモリ
１６へのノくター／展開時に於いては、パターン変換回
路３０によりパターン変換されたドツトパターンデータ
をビットシリアルモードでレジスタＳＲＩ。

３Ｒ２に貯え、フレームメモリｚ６の書込み番地領域の
データ（２バイト）をパラレルモードでレジスタＳＲ５
、ＳＲ６に貯えた後、シフトセレクト回路２４、及びオ
ア回路ＯＲＩを介して対応ドツト毎に重畳しレジスタＳ
Ｒ７，８Ｒ８にシフトした後、フレームメモリバスＺ７
を介してフレームメモリ１６に書込む。

２４は上記シフトレジスタ２３のシフト機能（接続構成
）を選択的に切替えるシフトセレクト回路（Ｓ−Ｓ）で
あり、後述するブリップフロップ５６より“１″レベル
のキャラクタリード信号（Ｃ−Ｒ：１”）が出力されて
フレームメモＩ７１５へのパターン展開処理モードを示
しているとき、アンドゲートＡＯの出力が“Ｏｎ（ｉ　
ｓ　ｏ’変換せず）である際は、レジスタ８Ｒ１゜８Ｒ
２に貯えられた１６ビツトのドツトパターンデータを入
力順にオアゲートＯＲ１を介してレジスタＳＲ７，８Ｒ
８へ供給制御し、又、アンドゲートＡＯの出力が１″（
１８０°変換時）である際は、レジスタ８Ｒ１，ＳＲ２
に貯えられた１６ビツトのドツトパターンデータを入力
順とは逆の順序でオアゲートＯＲ１を介してレジスタＳ
Ｒ？、８Ｒ８へ供給制御する。２５は上記シフトレジス
タ２３のシフト動作を制御するシフトカウンタ（Ｅｌ−
Ｃ）であり、後述する入出力制御回路２６よりシフト値
（２４）、及びフットスタート信号（Ｓ　−５ＴＡＲＴ
）を受けて、レジスタＳＲ１〜８Ｒ８を１ビット単位で
順次、２４ビット分シフト制御し、シフト終了に伴って
シフト終了信号、（ｓ−ｇｕｎ）を出力するとともに、
後述するタイミング制御回路４２からのシフト動作制御
信号（ＳＦＴ）の期間に亙り、クロック（ＣＬＫ）に従
うシフトクロック（８−ＣＩ、Ｋ）を３ビット分、又は
２ビツト分、出力する。

２σはＣＰＵＩ　Ｏ１ＤＭＡコ；／）ローラ１９等との
間で各種の制御信号を遺り取りし、パターン変換処理と
フレームメモリ１６へのバｐ　−ン展開処理の各動作を
制御する入出力制御回路（ｘ　ｏ　−Ｃ０ＮＴ）　でｔ
ｏす、ＣＰ　Ｕ　１０　ト（７）間テは、初期化制御信
号（ｔｎｉｔ、）　、イニシャルセット完了信号（Ｉ−
ＩＮＤ）、シフトレジスタ２３のレジスタＳＲＩ〜ＳＲ
３へのテータセッ　−ト完了信号（Ｄ−ＥＮＤ）、変換
処理対象となる例えば２４×３ドツト分のデータをシフ
トレジスタ２３へ入力するためのデータ要求信号（Ｄ　
−ＲＥＱ　）等を遺り取りし、ＤＭＡコントローラ１９
との間では、初期化制御信号（１ｎｔｔ、）、シフトレ
ジスタ２３のレジスタＳＲ５，８Ｒ６へのデータセット
完了信号（Ｄ−ＥＮＤ）、フレームメモリ１６から上記
レジスタ８Ｒ５゜ＳＲ６ヘデータをセットするためのデ
ータ要求信号（Ｆ−ＲＩＩＣＱ）等を遺り取りする。

３１乃至３８はそれぞれパターン変換回路３０の構成要
素をなすもので、３１は後述するタイミング制御回路４
２からのラッチタイミング信号（Ｃ−ＬＴ）を受けて、
シフトレジスタ２３より出力された３×３ドツト（Ｄｏ
〜Ｄ８）、又は２×２ドツト（Ｄ３．Ｄ４．Ｄ６．Ｄ７
）のデータをラッチするデータラッチ回路（ＤＡＴＡ・
ｒ、）、ｓ；ｔはデータラッチ回路３１に貯えられた３
×３ドツト単位のドツトパターンデータを４×４ドツト
単位のドツトパターンデータに変シ　　　　換する４／
３変換ＲＯＭであり、４Ｘ４ドツトマトリクスに変換し
たパターンデータを後述するタイミング制御回路４２か
らの２ビツトのパターン分割アドレス（ＩＢ−Ａ、ＩＢ
−Ｂ）に従い２×２ドツトの分割ブロック単位で順次出
力する。３３は４／３変換処理を行なわない際に、デー
タラッチ回路３１に貯えられた２Ｘ２ドツト（４ピツト
）単位のドツトパターンデータを選択的に出力制御する
ゲート回路である。

３４は上記４／３ｆ換ＲＯＩＪＪ２、又はゲート回路３
３より出力されたドツトパターンデータを１方向、ｙ方
向の何れか一方、又はその双方に２倍する際に索引され
る倍角変換ＲＯＭであり、倍角変換したドツトパターン
データを後述するタイミング制御回路４２からの３ビツ
トのパターン分割アドレス（Ｄ　Ｂ　−Ａ　、　Ｄ　Ｂ
　−Ｂ。

ＤＢ−Ｃ）、モードラッチ回路４１より出力される変換
指示情報（２ｙ　＋　’Ｏ’）等に従い、２ドツト単位
で順次出力する。

３５は変換処理された１文字分のドツトパターンデータ
を貯える１文字バッファ（ｃ−ＲＡｕ）であり、倍角変
換処理、更には９０°変換処理等に供されるもので、こ
むでは６４Ｘ６４ドツトのマトリクス構成をなし、後述
するＹアドレス発生回路４６、及びＸアドレス発生回路
４７からのアドレス指定とタイミング制御回路４２から
のメモリライトイネーブル信号（ｖ−ｗＥ）とに従い、
２ドツト単位でドツトパターンデータがリード／ライト
される。

３６は変換出力される２ドツトのパターンデータのうち
の偶数ビット（ＤＢ）を後述するタイミング制御回路４
２からのビットラッチタイミング信号（Ｂ−ｔ、Ｔ）に
従いラッチするラッチ回路（ｇ−Ｌ）、３７は同奇数ビ
ット（Ｄｏ）をラッチするラッチ回路（０−Ｌ）、３ｇ
は上記ラッチ回路３６．３７にラッチされたデータをビ
ットシリアルのデータに変換して出力する出力ゲート回
路であり、後述するフリップフロップ５９からのゲート
開制御信号、タイミング制御回路４２からの偶数ビット
指定信号（ｇｖＮ　）、奇数ビット指定信号（ＯＤＤ）
等に従い、一定の１順序で交互に出力しシフトレジスタ
２３に送出する。

４１乃至４７はそれぞれパターン変換制御回路４０の構
成要素をなすもので、４１はＣ’ＰＵ１０より送出され
る、４３．９０６，１８０°、２ｙ（縦２倍）等の変換
指示情報、更には１文字バッファ３５の読出しそ−ド時
のスタートビット（偶数／奇数）を指定する指示情報（
Ｅｌｏ　’）等、各種の変換モード情報をラッチするモ
ードラッチ回路（ＭＯＤＥ−Ｌ）である。４２は変換モ
ードに応じてそれぞれ特定されるタイミングをもつ一連
の変換制御信号を出力するＲＯＭ構成のタイミング制御
回路（Ｔ−ＣＯＮＴ）であり、後述するタイミングアド
レスカウンタ４３のアドレス指定に従い、各変換種別に
従うタイミングをもって、上記１文字バッファ３５をア
クセスするためのスキャンアドレス（ＳＡＯ〜２）及び
スキャンアドレスセレクト信号（ＳＳＯ〜１）更には、
上記シフトレジスタ２３より３×３ドツト、又は２×２
ドツトのパターンデータを切り出すべく、シフトレジス
タ２３を３ピット単位、又は２ピット単位でシフト制御
するためのシフト動作制御信号（ＳＦＴ）、上記データ
ラッ子回路３１にセットされたドツトパターンデータ（
３Ｘ３、又は２×２）の変換処理終了を示すＫａ終了タ
イミング信号（ＩＮＴ）、上記シフトレジスタ２３にセ
ットされたドツトパターンデータ（２４Ｘ３．１６×２
等）の変換処理を１ブロツクとして、その分割された一
つのサイクル（１ブロツクは２ｎサイクル、又は３ｎサ
イクルでなる）のパターン変換終了を示す変換終了タイ
ミング信号（ＲＥＮＴ　）、ｌサイクルの書込み終了信
号（Ｔ−ＥＮＤ）、及び前述した各種の信号（ｃ−ｂＴ
、ＩＢ−Ａ、ｒｓ−Ｂ。

Ｍ−ｗｇ、Ｂ−ＬＴ、ＯＤＤ、ＥｖＮ）等を出力する。

４３は上記タイミング制御回路４２の一連のＲＯＭアド
レスを指定するタイミングアドレスカクンタ（ＴＡカク
ンタ）であり、後述するフ１）　　　　リップフロップ
５７のセット期間に亙ってカクント動作を実行し、上記
１サイクル書込み終了信号（Ｔ−ｇＮＤ）により、後述
するサイクルスタートアドレスラッチ回路４４にセット
されたスタートアドレスを読み込む。

４４は上記タイミング制御回路４２のサイクルスタート
アドレスをＣＰＵＩ　Ｏより受け、上記タイミングアド
レスカクンタ４３に設定するサイクルスタートアドレス
ラッチ回路（ＴＡ−Ｌ）である。

４５は上記１文字バッファ３５の書込みアドレス（Ｘ、
Ｙ）及びタイミ／グを制御するアドレス制御回路（ＸＹ
−Ｃ’０ＮＴ）であり、後述するアドレスラッチ回路５
１，５２．５３．５４からの読出し又は書込みスタート
アドレス、更には、上記モードラッチ回路４Ｚより出力
される９０°変換指示情報、上記タイミング制御回路４
２より出力される変換終了タイミング信号（Ａｍｓで）
、（ＲｇＮＴ）、サイクル終了信号（Ｔ−ｆｉＮＤ）　
　、オアゲートＯＲ２より出力されるロード信号（ＬＯ
ＡＤ）、後述するフリップフロップ５６より出力される
キャラクタライト信号（Ｃ−Ｗ）等を受けて、１文字バ
ッファ３５をアクセスするためのＹアドレス（ＹＡＯ〜
７）、及びＸアドレス（ＸＡＯ〜７）、更には、ブロッ
ク終了信号（Ｂ−ｇＮＤ）、キャラクタ終了信号（Ｃ−
ＥＮＤ）、Ｙカウント終了信号（Ｙ・ＲＣ）等を出力す
る。

４６は上記アドレス制御回路４５より出力されるＹアド
レス（ＹＡＯ〜４）とタイミング制御回路４２より出力
されるスキャンアドレス（８ＡＯ〜２）及びスキャンア
ドレスセレクト信号（ＳＳＯ〜１）と、９０″変換指示
情報とを受けて、スキャンアドレスセレクト信号（ＳＳ
Ｏ〜１）及び９０°変換指示情報の内容に従ったＹアド
レス（ＹＡＯ〜４）とスキャンアドレス（ＳＡＯ〜２）
との組合わせによる１文字バッファ３５のＹアドレス（
ＹＯ〜４）を生成するＸアドレス発生回路（ＹＭＤＲ）
であり、４７は上記アドレス制御回路４５より出力され
るＸアドレス（ＸＡＯ〜５）とタイミング制御回路４２
より出力てれるスキャンアドレス（８ＡＯ〜２）及びス
キャンアドレスセレクト信号（ＳＳ　Ｏ〜１）と９０°
変換指示情報とを受けて、スキャンアドレスセレクト信
号（ＳＳＯ〜１）及び９０’　ｆ換指示情報の内容に従
ったＸアドレス（ＸＡＯ〜５）とスキャンアドレス（８
ＡＯ〜２）の組合わせによる１文字バッファ３５のＸア
ドレス（ＸＯ〜５）を生成するＸアドレス発生回路（Ｘ
ＭＤ　Ｒ）である。

５１乃至５９はそれぞれパター７ｆ換定数回路５０の機
成要素をなすもので、５１は１文字バッファ３５のＹ方
向書込みスタートアドレス（ＹＷＡ　）を貯えるアドレ
スラッチ回路（ＹＷＡ・Ｌ）、５２は同じくＹ方向読出
しスタートアドレス（ＹＲＡ）を貯えるアドレスラッチ
回路（ＹＲＡ−Ｌ）、５３は同じくＹ方向書込みスター
トアドレス（ＸＷＡ）を貯えるアドレスラッチ回路（Ｘ
ＷＡ−Ｌ）、５４は同じくＸ方向読出しスタートアドレ
ス（ＸＲＡ）を貯えるアドレスラッチ回路（ＸＲＡ−Ｌ
）、５５は１文字バッファ３５に展開されたキャラクタ
パターンのＹ方向先頭位置価アドレス（ＹＨ）を貯える
アドレスランチ回路（ＹＨ−Ｌ）であり、何れもＣ’Ｐ
Ｕ１０１ｆＣより１文字単位の処理毎に設定される。

５６は入出力制御回路２６より出力される病込みスター
トアドレスロード信号（Ｗ　Ａ　−ＬＯＡＤ）によりセ
ットされ、同読出しスタートアドレスロード信号（ＲＡ
　−ＬＯＡＤ）によりリセットされて、セット時にキャ
ラクタライト信号（Ｃ・Ｗ）を出力し、リセット時にキ
ャラクタリード信号（Ｃ−Ｒ）を出力するフリップフロ
ップ、５７は人出力制御回路２６より出力されるブロッ
ク単位のパターン変換開始信号（Ｂ−８ＴＡＲＴ）によ
りセットされ、アドレス制御回路４５より出力されるブ
ロック単位のパター／変換終了信号（Ｂ−ｇＮＤ）によ
りリセットされて、セット期間に亙り、タイミングアド
レスカウンタ４３にカウント−動作指示を与えるフリッ
プフロップ、５８はフリップフロップ５６より出力さ、
　　　　れるキャラクタリード信号（Ｃ−Ｒ＝“１′″
）により動作モードとなり、アドレス制御回路４５より
出力されたＹアドレス値（ＹＡＯ〜７）がアドレスラッ
チ回路５５にラッチされたパターンの先頭位置を示すア
ドレス値（ＹＨＯ〜７）と一致した際に一致信号（＝）
を出力するアドレス一致検出回路（ｙ−ｇｑｔｒ）、５
９はアドレス一致検出回路５８からの一致検出信号（＝
）によりセットされ、アドレス制御回路４５からのＹカ
ウント終了信号（Ｙ−ＲＣ）によりリセットされて、セ
ット期間に亙りゲート回路、？８にゲート開信号を送出
するクリップ・フロップである。

σ０は上記クロック（ＣＬＫ）を含む各種のタイミング
信号を発生するクロック発生器（Ｐ・Ｇ）である。又、
ＡＩはフリップフロップ５６より出力されるキャラクタ
リード信号（Ｃ−Ｒ）とシフトカウンタ２５より出力さ
れる１６ビツトシフト終了信号（Ｓ−ＥＮＤ）とにより
、オアゲー）ＯＲＩで重畳されたドツトパターンデータ
がシフトレジスタ２３のレジスタＳＲ７。

８Ｒ８に１ワード（１６ビツト）分、取り揃えられたこ
とを示す（画像データの転送可を示す）データ準備完了
信号（ｘｐ−ｚＮＤ）をＤＭＡコントローラ１９へ送出
するためのアンドゲート、ＯＲ２はＣＰＵｌ０．及びＤ
ＭＡ＝ｒｙトローラＩ９からの初期化制御（ｉ号（１ｎ
ｉｔ）を入出力側網１回路２６に入力するためのオアゲ
ート、ＯＲ３はフリップフロップ５６からの各ロード信
号（ＷＡ−ＬＯＡＤ、ＲＡ−ＬＯＡＤ）をアドレス制御
回路４５に入力する喪めのオアゲートである。ＣＬＲは
ＤＭＡコントローラ１９の制御によりシフトレジスタ２
３のレジスタＳＲ７゜ＳＲ８より１５ビツトのデータが
読み出され念後に、同レジスタ８Ｒ７，８Ｒ８をクリア
するためのクリア信号、Ｒ／ＷはＤＭＡコントローラ１
９からフレームメモリ１６へ送られるリード／ライト信
号である。

第２図乃至第１２図はそれぞれ本発明の一実施例をより
詳細に説明するための図である。第２図は上記アドレス
制御回路４５の構成を示すブロック図であり、図中、２
０１はオアゲート０１）からのロード信号によりＹ方向
の書込み又は説出しアドレスをロードし、オアゲート０
１２からのイネーブル信号よりカウント動作を実行する
Ｙカウンタであり、２０２はオアゲート０１３からのロ
ード信号によりＸ方向の書込み又は読出しアドレスをロ
ードし、オアゲート０１４からのイネーブル信号とアン
ドゲートＡ１８より出力される９０°変換指示情報に従
うアップ／ダウ／信号とにより、カウント動作を実行す
るＸカウンタである。又、Ａｌｌ、Ａ１２はオアゲート
０１２とともにＹカウンタ２０１のイネーブル信号を生
成するアンドゲート、Ａ１３、Ａ１４はオアゲート０１
４とともにＸカウンタ２０′２のイネーブル信号を生成
するアンドゲート、Ａ１５．Ａ１６．Ａ１７はオアゲー
トｏｒｓとともにブロック単位のパターン変換終了信号
（Ｂ−ｇｓＤ）を生成するためのアンドゲート、Ａ１９
はキャラクタ終了信号（Ｃ・ｇＮＤ）を生成するための
アンドゲートである。

第３図は上記人出力制御回路２６の処理フローを示すフ
ローチャートである。

第４図は上記モードラッチ回路４１にラッチされた各種
の変換指示情報に従うパターン変換モードと、上記各ア
ドレスラッチ回路５１〜５５にセットされるスタートア
ドレスとの対応を示す図であり、１文字バッファ３５上
に於けるアドレス対応Ｆｉ第１２図（ａ）に示される。

第５図はＸアドレス発生回路４７に於けるセレクト信号
（ＳＳＯ〜１）及び９０’変換指示情報とアドレスビッ
ト配列との対応を示す図、第６図はＹアドレス発生回路
４６に於けるセレクト信号（ＳＳＯ〜１）及び９０°変
換指示情報とアドレスピット配列との対応を示す図であ
る。

第７図は上記キャラクタジェネレータ２２より出力され
る２４Ｘ２４ドツトのパターンと、その切出し単位を示
したもので、４３変換の際は、３Ｘ３ドツト単位でシフ
トレジスタ２３によりパターンの切出しが行なわれ、４
３変換が１　　行なわれない場合は、２×２ドツト単位
でシフトレジスタ２３によりパターンの切出しが行なわ
れる。

第８図は上記４／３変換ＲＯ１，（３２の入出カバター
ン例を示したもので、変換されたパターンデータ、即ち
４×４ドツトの出カバターンデータは、タイミング制御
回路４２から出力される２ビツトのパターン分割アドレ
ス（ＩＢ−Ａ・ＩＢ−Ｂ）により、図示する如く、２×
２ドツト単位のパターンデータに分割されて順次出力さ
れる。

＠９図は上記倍角ｆ換ＲＯＭ３４の入出力基本パターン
例を示したもので、２ｙ＝１はＹ方向２倍角指定有、２
Ｙ＝ＯはＹ方向２倍角指定無、９０°＝１は変換指定有
、９０’＝０は変換指示無をそれぞれ示している。

第１０図は倍角変換ＲＯＶ３４に於ける１サイクルの入
出カバターンを変換モード別に示す図である。

第１）図（ａ）乃至（Ｊ）は各パターン変換モードに応
じてタイミング制御回路４２より出力される各種信号の
タイミングをそれぞれに示し、第１２図（ａ）乃至（Ｊ
）は第１）図（ａ）乃至（Ｊ）の各変換モードに対応し
た１文字バッファ３５へのパターン展開例を示したもの
で、第１）図及び第１２図の（ａ）は無変換（９０°＝
″Ｏ”、４／３＝“０”。

２ｙ＝“０″、２ｘ＝“０”）の場合のタイムチャート
及び展開パターンを示し、第１）図及び第１２図のＯ）
は４／３変換、縦横倍角、９０’変換を全て行なった場
合（９０°＝“１”、４／３＝″１’＋２７＝″１“、
２ｘ＝“１”）のタイムチャート及び展開パターンを示
している。この際の各図（、ｌ）〜（ｂ）に於ける変換
モードとタイムチャート及び展開パターンとの対応関係
は表−１に示している。内、ここで、９０’＝“１”は
９０°変換有、４／３＝“１″は４／３変換有、２７＝
“１”はＹ方向（縦）２倍角変換有、２ｘ＝“１”けＸ
方向（横）２陪角変換有をそれぞれ示している。

表−１ここで一実施例の動作を説明する。パターン変換処理に
際しては、ＣＰＵｌ０の制御の下に４／３．９０°、１
８０°、２ｙ＋２ｘ等の各種変換指示を含む変換モード
情報がモードラッチ回路４Ｉに初期設定されるとともに
、パターン展開処理のための各種のスタートアドレス（
ＹＷＲ，ＸＷＲ，ＹＲＲ，ＸＲＲ，ＹＨ，ＴＡ等）がパ
ターンｆ換制御回路４０．及びパターン変換定数設定回
路５０内の該当する各ラッチ回路（４４，５１〜５５）
に設定され、（第３図ステップＡ、）その初期設定終了
に伴うイニシャルセクト完了信号（１−ＥＮＤ）が人出
力制御回路２６に入力されることによって、パターンの
生成並びに変換処理が開始される（第３図ステップｔ”
ｔ　　）。ここでは漢字コードに対応した２４Ｘ２４ド
ツトのドツトパターンデータを４／３変換してそのまま
（回転なし）出力する場合を例にとって動作を説明する
。先ず入出力制御回路２６は、ＣＰＵＩθよりイニシャ
ルセット完了信号（工・ＥＮＤ　）を受けることによっ
て、書込みスタートアドレスロード信号（ＷＡ−ＬＯＡ
Ｄ　）を出力し、アドレスラッチ回−路５１．５３に貯
えられた舛込みスタートアドレス（ＹＷＡ、ＸＷＡ）を
アトＬ’　ス’Ｊ制御回路４５内のＹカウンタ２０１、
及びＸカウンタ２０２にセントしな後、データ要求信号
（Ｄ・ＲＥＱ）をＣＰＵｌ０に送出する（第３図ステッ
プＡ、、Ａ、）。

これによってＣＰＵｌ０の制御の下にホスト側機器（ａ
ｏｓで）より送出された印字文字コード（漢字コード）
が、インターフェイス部１５、及びＣＰＵバス１）を介
してデータラッチ回路２１にラッチされ、キャラクタジ
ェネレータ２２に人力される。

キャラクタジェネレータ２２は、データラッチ回路２１
にラッチされた文字コード（漢字コード）をもとに、該
コードに固有の２４Ｘ２４ドツトの文字パターンデータ
を１ライン（２４ドツト）単位でノ胆次出力する。この
キャラクタジェネレータ２２より出力された１ライン（
２４ドツト）単位のドツトパターンデータはシフトレジ
スタ２３のレジスタ８Ｒ１〜ＳＲ３に入力される。

シフトレジスタ２３は、キャラクタジェネレータ２２よ
り出力されたｌライン（２４ドツト）単位のドツトパタ
ーンデータをレジスタＳＲＩ〜８Ｒ３にビットパラレル
に受けてセットすると、人出力制御回路２６の制御の下
にシフトカウンタ２５より出力されるシフトクロック（
Ｓ・ＣＬＫ）に従い、２４ビットシフト動作して、レジ
スタＳＲＩ〜ＳＲ３のデータをレジスタＳＲ４〜ＳＲ６
にシフトする（第３図ステップＡ、ＩＡ、）。そしてレ
ジスタＳＲＩ〜ＳＲ３に次の１ライン（２４ドツト）の
ドツトパターンデータがセットされた後、再び２４ビツ
トシフトを行なうことによって、最初の（１ライ／目の
）２４ピツトデータがレジスタＳＲ７〜ＳＲ９に貯えら
れ、次の２ライン目の２４ピツトデータがレジスタＳＲ
４〜ＳＲ６に貯えられる（第３図ステップＡ、〜Ａ１）
）。その後、レジスタＳＲＩ〜ＳＲ３に次の３ライン目
の２４ピツトデータがセットされることによって、シフ
トレジスタ２３には、キャラクタジェネレータ２２より
出力された３ライン（２４Ｘ３ドツト）分のドツトパタ
ーンデータが貯えられる。

この際、シフトカウンタ２５は、入出力制御回路２６よ
り、シフト値（”）％及びシフトスタート信号（８−８
ＴＡＲＴ）を受けて、クロック（ＣＬＫ）に従ってシフ
ト値で示される数のシフトクロック（Ｓ−ＣＬＫ）を出
力し、カウント終了（２４カウント）に伴ってシフト終
了信号（Ｓ−ＥＮＤ）を入出力制御回路２６、及びアン
ドゲートＡ、に送出する（第３図ステップＡ？１Ａ１２
）。人出力制御回路２６はモードラッチ回路４１に４／
３変換指示情報が設定（“１”）されていると、シフト
カウンタ２５を２回、２４ビツトシフト制御して、シフ
トレジスタ２３に２４ドツト×３ラインのデータをセッ
トした後、上記２回目のシフト終了信号（Ｓ・ＥＮＤ）
をもとに、所定のタイミングをもってパターン変換開始
信号（Ｂ　−５ＴＡＲＴ）を出力する（第３図ステップ
Ａ□）。このパターン変換開始信号（Ｂ　−５ＴＡＲＴ
）は設定回路５０に設けられたフリップフロップ５７に
入力されて、該フリップフロップ５７をセット状態とし
、そのセット出力がカウント動作指示信号としてりイミ
ングアドレスカウンタ４３に与えられ、以後、パターン
の切出し及び変換処理が実行される。

タイミングアドレスカラ／り４３はフリップフロップ５
７のセット信号を受けると、アドレスラッチ回路４４に
ラッチされたアドレスをスタートアドレスとして読込み
、以後、フリップフロップ５７０セツト期間に亙ってク
ロック（ＣＬＫ）に従いアドレス更新動作を開始する。

このタイミングアドレスカウンタ４３からのアドレスに
従ってタイミング制御回路４２のＲＯＭが逐次リードア
クセスされ、指定（設定）変換モードに従う固有のタイ
ミングをもって変換処理のための各種の信号が出力され
る。この際の各種変換モードとその信号タイミングとの
関係を表−１、及び第１）図（ａ）乃至（ｊ）に示して
いる。即ち、タイミング制御回路４２からは、１　　　
先ずラッチタイミング信号（Ｃ−ＬＴ）が出力され、続
いてパターン分割アドレス（ＩＢ−Ａ。

ｒＢ−Ｂ、ＤＢ−Ａ、ＤＢ−Ｂ、ＤＢ−Ｃ）、更には、
スキャンアドレス（ＳＡｏ−８Ａ、）及ヒスキャンアド
レスセレクト信号（ＳＳ、〜８３１　）等が出力される
。そして、上記ラッチタイミング信号（Ｃ−Ｌ、Ｔ）は
データラッチ回路３１に供給され、続いて出力される／
くターン分割アドレス（ｘｓ−Ａ、ｒＢ−Ｂ）は４／３
ｆ換ＲＯｂ１３２、同パターン分割アドレス（ＤＢ−Ａ
、ＤＢ参Ｂ、ＤＢ−Ｃ）は倍角変換ＲＯば３４、スキャ
ンアドレス（８Ａ０〜８Ａ、）、及びスキャノアドレス
セレクト信号（ＳＳ０　。

ＳＳ、）はＸアドレス発生回路４６、及びＸアドレス発
生回路４７に供給される。

データラッチ回路３１は上記ラッチタイミング信号（Ｃ
−ＬＴ）を受けると、シフトレジスタ２３より入力され
たレジスタ８Ｒ３，ＳＲ６゜ＳＲ９の各下位３ビツト（
３Ｘ３＝９ビツト）のパターンデータをラッチする。こ
の３×３ビツトのパターンデータは４／３　！”換ＲＯ
Ｍ３２に入力される。

この際、４／３変換ＲＯ１４ｊ２はモードラッチ回路４
１より４／３τ美指示情報を受けてリードアクセス許可
モードとなり、第８図に示すようにデータラッチ回路３
１より受は九３×３ドツトのパターンデータを、霞亥デ
ータと上８己パターン分％ｉアドレス（ｒＢ−Ａ、より
−Ｂ）とにより、４×４ドツトのパターンデータに変換
し、２×２ドツトＪ！Ｌｕで４回に切り分けて出力する
。即ち、４／３変（児ＲＯＭ３２は人力された３×３ド
ツトのパターンデータ（９ビツトのデータ）ｒｒ＝ｆ換
パターン指定アドレス（上位のアドレス）とし、パター
ン分割アドレス（より・Ａ、ＩＢ−８）を切出しアドレ
ス（下位のアドレス）としてリードアクセスされ、人力
された３×３ドツトのパターンデータに対応する４×４
ドツトに拡大されたＨｐパターンデータを２×２ドツト
学位で４回に分けてＭ／、出す。この際モードラッチ回
路４１からの４／３弯侯指示情報により、４／３ｆ換Ｒ
ＯＭ３２はリードアクセス許可モードとなっているが、
ゲート回路３３は出力県止モードとなっており、従って
４／３拡大されたデータ（４ピツトデータ）が選択的に
倍角変ｒ４ＲＯＭ３４に人力される。

倍角変換ＲＯＭ３４は第９図に示すように、人力された
２×２ドツト単Ｍのパターンデータを２７　、９０’等
のｌｆ換指示慣報に従い倍角変換して、そのｆ僕パター
ンデータをパターン分割アドレス（ＤＢ−Ａ、ＤＢ−Ｂ
、ＤＢ−Ｃ）に従い２ビット単位で順次出力する。即ち
、倍角変＠ＲＯＭ３４は人力された２Ｘ２ドツトのパタ
ーンデータと変醜指示情横（２７，９００）を変換パタ
ーン指定アドレス（上位のアドレス）とし、パターン分
割アドレス（ＤＢ　−Ａ　、　ＤＢ・Ｂ、ＤＢ−Ｃ）ｌ
切出しアドレス（下位のアドレス）としてリードアクセ
スされ、入力された２Ｘ２ドツトのパターンデータを変
換指定↑ｎ報に従い倍角ｆ９して、そのドツトマトリク
スを第１０図に示す如く、一定の配列順序をもりて２ビ
ット単位（＃（Ｙ方向）２ドツト承位）で１憤次出力す
る。この際、人力されたデータが何ら倍角ｆＱを伴わな
いときは、入力された２×２ドツトのパターンデータが
そのままのパターン状態で２ドツト単位に分けられて出
力される。

この４７（角ａｒａＲｏｕ、ｔ４より出力され±２ドツ
ト息位のパターンデータ（Ｄｏ　、ＤＰＩは１文字バッ
ファ３５に順次書込まれる。

この乃、１文字バッファ３５はタイミング制御回路４２
より出力されたメモリライトイネ−グル訂号（ｖ−ｗｓ
）２受けて２イトモードとなり、Ｙアドレス発生回路４
６、及びＸアドレス発生回路４７より出力されるＹアド
レス（ＹＡＯ〜４）、及びＸアドレス（ＸＡＯ〜５）に
従い、倍角ｑ侠Ｒｏｖｓ４より出力式れた２ビツトｌ　
Ｒのパターンデータ（Ｄｏ　、ＤＥ）を４込む。

Ｙアドレス発生回路４６、及びＸアドレス発生回路４１
は、アドレス哩制御回路４５から出力？れるＸ−Ｙアド
レス（ＸＡＯ〜７．ＹＡＯ〜４）とタイミングＴ’１ｌ
ｉｌ　Ｗ１回路４２から出力されるスキャンアドレス（
８ＡＯ〜２）及びスキャンアドレスセレクト信号（ｓｓ
。、ｓｓ、）と９０’ｆ換指示情報とを受けて、第５図
、及び第６図に示す如く、９０°変換指示情報、及びス
キャンアドレスセレクト信号（ｓｓｏ　、ｓｓ、）の内
容に従い、Ｘ−Ｙ７ドＬ／　ス（Ｘ　Ａ　Ｏ〜？　　、
　ＹＡＯ〜４）とスキャンアドレス（３ＡＯ〜２）の組
合せによる書込みアドレス（ＹＯ〜４．ＸＯ〜５）を　
出力する。

一方、アドレス制御回路４５は、入出力制御回路２６よ
り出力される書込みスタートアドレスロード信号（ＷＡ
　−ＬＯＡＤ）に従うオアゲートＯＲ，かものロード信
号（ＬＯＡＤ）　　を受けて、アドレスラッチ回路５１
に貯えられたＹ方向書込みスタートアドレス（ＹＷＡ）
、及びアドレスラッチ回路５３に貯えられたＸ方向書込
みスタートアドレス（ＸＷＡ）を内部のＹカウンタ２０
１、及びＸカラ／り２０２にセットし、以後はｆ換モー
ドに応じて上記各内部カウンタのリップルキャリー（Ｒ
Ｃ）、変換終了タイミング信号（ＡＥＮＴ）等により上
記各内部カウンタをカウントアツプ／カウントダウンす
るとともに、ｌブロックのパターン変換毎にブロック終
了信号（Ｂ−ＥＮＤ）を出力し、１キヤラクタのパター
ン変換毎にキャラクタ終了１町号（ｃ−ｇｕＤ）を出力
する。このアドレス制御回路４５の具体的な椅成を第２
図に示し、父、上記スタートアドレスと変惧モードとの
閂係を第４図に示している。

又、タイミングｊｔｉｌｌ　ｎ回路４２は１サイクルの
パターン変典終了毎に１サイクル書込み終了信号（Ｔ−
ｇＮＤ）を出力し、スキャンアドレスＳＡ、〜２が一循
する毎に変換終了タイミング信号（ＡＥＮＴ）を出力し
、１サイクルのパターン変換毎に変換終了タイミング信
号（ＲＥＮＴ）を出力する。これらの各信号はアドレス
制御回路４５に供給されて上記した内部カウンタの制御
及びブロック終了信号（Ｂ−１ｉＮＤ）、キャラクタ畦
了信号（Ｃ−ｇＮｆ））の生成等に供される。

更に上記１サイクルＬｉ込み終了信％（’ｒ−ＥＮＤ）
はタイミングアドレスカウンタ４３に供給され、これに
よってタイミングアドレスカウンタ４ｊには、再度、ア
ドレスラッチ回路４４に貯えられたスタートアドレスが
セットされて、タイミング制御回路４２からは再び１サ
イクルのパターン変換処理を実行するための上記各信号
が出力される。そして、このタイミング制御回路４２よ
り出力されるシフト動作制御信号（ｓＦＴ）によって、
シフトカウンタ２５からはクロック（ＣＬＫ）に従う３
ドツト分のシフトクロック（８−ＣＬ、Ｋ）　　が出力
され、シフトレジスタ２３からは次の３Ｘ３ドツトのパ
ターンデータが出力される。このドツトパターンデータ
は同じくタイミング制御回路４２より出力されるラッチ
タイミング信号（Ｃ−ＬＴ）によりデータラッチ回路３
１にラッチされ、上記同様のパターン処理動作が繰返し
実行される。

このような動作の繰返しによってシフトレジスタ２３に
、８回に分けて２４ドツト×２４ライン分のパターンデ
ータが入力され、そのすべてのパターン処理が終了する
仁とによって、１文字バッファ３５には、変換指示情報
に従って変換された１文字分のドツトパターンデータが
記憶される。この際の各種変換モードとそのノ（ターン
との対応例を前記した表−１、及び第１２図（ａ）乃至
（ｊ）に示す。

１文字バッファ３５への１キャラクタ分のパターンの展
開処理が終了すると、アドレス制御回路４５からはキャ
ラクタ終了信号（Ｃ−ＥＮＤ）が出力され、この信号（
Ｃ−ＥｔＪＤ）が入出力制御回路２６に入力されること
によって、入出力制御回路２６からは、ＤＭＡコントロ
ーラ１９に対し、フレームメモリデータ要求信号（Ｆ・
ＲＥＱ）が出力されるとともに、スタートアドレスロー
ド信号（ＲＡ−ＬＯＡＤ）が出力される（第３図ステッ
プＡＩ６〜Ａ１．）。これによってフリップフロ７プ５
６がリセット状態となり、キャラクタライト信号（Ｃ−
Ｗ）に代ってキャラクタリード信号（Ｃ−Ｒ）が出力さ
れて、次に、１）　　　文字バッファ３５に記憶された
（展開された）パターンの読出しく即ちフレームメモリ
１６へのパターンの書込み）が実行される。この際は上
記ブロック終了信号（Ｂ−ｓＮＤ）により、リセットさ
れたフリップフロツプ５７が再びセットされ、上記キャ
ラクタリート信号（Ｃ−Ｒ）がスタートビット指示情報
（Ｅｌｏ　）とともにアドレスラッチ回路４４に供給さ
れて、タイミング制御回路４２が以後、１文字バッファ
３５をリードアクセスするための各種信号を出力する（
第３図ステップＡ１．）。即ち、メモリシイトイネーブ
ル信号（ｕ−ｗｇ）がリードモードになるとともに、ビ
ットラッチタイミング信号（Ｂ・ＬＴ）、及び偶数／奇
数のビット指定信号（Ｅ　Ｖ　Ｈ／　ＯＤ　Ｄ　）等が
出力され、更に、アドレス制御回路４５より連続する読
出しアドレスが出力されて１文字バッファ３５がリード
アクセスされ、その２ビット単位の読出しデータがラッ
チ回路３６、及びラッチ回路３７にラッチされた後、出
力ゲート回路３８より交互に選択されて順次出力され、
１６ビツト分のシフトクロック（ｓ−ａｔ、ｘ）が与え
られているシフトレジスタ２３のレジスタＳＲＩ、８Ｒ
２に１６ビツト（１ワード）分のデータがビットシリア
ルモードで順次貯えられる。１ワ一ド分のシフトが完了
した後に入出力制御回路２６はフレームメモリデータ要
求信号（Ｆ−ＲＥＱ）をＤＭＡコントローラ１９へ出力
する。

一方、ＤＭＡコントローラ１９は入出力制御回路２６よ
ゆ出力された上記フレームメモリデータ要求信号（Ｆ−
ＲＥＱ）を受けると、アドレス変換回路２０を介してフ
レームメモリ１６へのキャラクタ書込み領域をリードア
クセスし、その領域のデータを１ワード（１６ビツト）
単位で読出して、シフトレジスタ２３のレジスタＳＲ５
，８Ｒ６にセットする。

上記１文字バッファ３５より読出された１ワード（１６
ビツト）分のパターンデータがシフトレジスタ２３のレ
ジスタＳＲＩ、ＳＲ２に貯えられ、フレームメモリ１６
の届込み領域に記憶されてい＆ｉワード（１６ビツト）
分のパターンデータが同じくレジスタＳＲ５、ＳＲ６に
貯えられてデータセット完了信号（Ｄ　−ＥＮＤ　）が
入出力制御回路２６に入力されると、次に、シフトレジ
スタ２３が１ワ一ド分シフト制御されて、上記レジスタ
ＳＰ、１．ＳＲ２に貯えられたパターンデータと、上記
レジスタｓＲｓ＋８Ｒ６に貯えられたパターンデータと
がオアゲートＯＲ１により重畳され、レジスタ８Ｒ７，
ＳＲ８にシフト入力される。この際、シフトセレクト回
路２４は、１８０°変換指示がない場合、上記キャラク
タリート信号（Ｃ−Ｒ）のみによる切替制御信号を受け
て、レジスタＳＲＩ。

８Ｒ２に貯えられたパター／データを入力順に取出し、
オアゲー）ＯＲＩに出力する。又、１８０°変換指示が
ある場合はアンドゲートＡ０の出力が１ｎとなり、との
切替制御信号により、レジスタＳＲＩ、ＳＲ２に貯えら
れたパターンデータを入力順とは逆の順序で取出し、オ
アゲートＯＲＩに出力する。

そしてシフトレジスタ２３のレジスタＳＲ７゜ＳＲ８に
貯えられた１ワ一ド分の合成パターンデータはアドレス
変換回路２０より出力されるアドレスに従い、フレーム
メモリ１６に書込まれる。

このような１ワ一ド単位のフレームメモリ１６への書込
みが１キャラクタ単位をもって順次実行される（第３図
ステップＡ２゜〜Ａ、４）。

ここで、上記フレームメモリ１６は、記憶領域（１Ｍバ
イト）が行列方向に複数のブロックに分割されている。

ここでは、メモリ全体の記憶領域をＸ　−Ｙ＝２３０４
Ｘ３５８４ドツト、１ブロツクをＸ　−ｙ＝２５６ｘ５
１２ドツト構成として、メモリ全体をＸ−Ｙ＝９Ｘ７ブ
ロツクに分割している。

この際、上記フレームメモリ１６のり一ド／ライトアド
レスを変換するアドレス変換回路２０は、ＣＰＵＩ　Ｏ
からフレームメモリ１６への書込みアドレス、及びフレ
ームメモリ１６からイメージプリンタ１８への読出しア
ドレスを、１　　　８ページ（０〜７ページ）をもって
−循する特定ブロック配列のブロックアドレスに変換す
る変換機能をもつもので、ここではそのアドレス変換を
ＲＯＩＪにより行なっている。そして、常に％書込みｆ
換ページを読出し変換ページに１ペ一ジ先行させるペー
ジ指定手段をもつ。このようなブロックアドレスの変換
機構をもつことにより、フレームメモリ１６への画像デ
ータの笠込み方向と読出し方向とが、互に直交する方向
に異なる場合であっても、１ページの画像データをイメ
ージプリンタ１８へ出力中に、その読出し終了領域に次
ページの画像データを書込むことができる。

上述したようなアドレス制御手段によって１文字バッフ
ァ３５ヘパターンを展開制御することにより、変換入力
対象となる文字パターンデータのドツト構成が一定しな
い場合であっても、１文字バッファ３５への書込みが可
能となり、従つてドツト構成が異なるパターンデータを
扱う際のアドレス制御様溝が簡素化できる。

閏、上記１文字バッファ３５へのパターンデータ書込み
時に於けるアドレスの発生順序、即ち書込み方向は、上
記実施例に限らず、例えば上記実施例に対し、Ｙ方向に
逆走査（カラ／りのデクリメント制御）してゆくアドレ
ス制御手段、又はスキャンアドレスでＹ方向に一定幅を
もって走査しなからＸ方向へ順次インクリメント（アド
レス加算）制御或いはデクリメント（アドレス減算）制
御してゆくアドレス制御手段であってもよい。

〔発明の効果〕

以上詳記したように本発明に於けるパターンデータの書
込み制御方式によれば、１ブロツクのドツト構成が異な
るパターンデータを扱うメモリアクセス制御機構に於い
て、上記ブロックのアドレス発生部と、上記ブロック内
の書込み最小単位のアドレス発生部とをそれぞれ独立に
設けて、１ブロツクのドツト構成が種々変化しても単位
アドレスのビット数を加減することにより書込み制御を
可能としたもので、これにより、１ブロツクのドツト構
成が異なるパターンデータを扱うメモリアクセス制御機
構に於いてそのアドレス制御機構の構成を簡素化でき、
経済的に有利な装置を構築することができる。

【図面の簡単な説明】

第１図は本発明の一実晦例を示すブロック図、第２図乃
至第１２図はそれぞれ本発明の一実施例をより詳細に説
明するための第２図は上記実施例に於けるアドレス制御
回路の構成を示すブロック図、第３図は同実施例に於け
る入出力制御回路の処理フローを示すフローチャート、
第４図は同実施例のモードラッチ回路にラッチされた各
種の変換指示情報に従うパターン変換モードと各アドレ
スラッチ回路にセットされるスタートアドレスとの対応
を示す図、第５図は同実施例のＸアドレス発生回路に於
けるセレクト信号（ＳＳ０〜１　）及び９０°変換指示
情報とアドレスビット配列との対応を示す図、第６図は
同実施例のＹアドレス発生回路に於けるセレクト信号（
ＳＳ０〜１　）及び９０°変換指示情報とアドレスピッ
ト配列との対応を示す図、第７図は同実施例のキャラク
タジェネレータより出力される２４Ｘ２４ドツトのパタ
ーンとその切出し単位を示す図、第８図は同実施例に於
ける４゛／３／３変４　ＯＭの入出カバターン例を示す
図、第９図は同実施例に於ける倍角変換ＲＯＩＪの入出
力木本パターン例を示す図、＄１０図は同丈施例の倍角
変換ＲＯＩＪに於ける１サイクルの入出カバターンを変
換モード別に示す図、第１）図（ａ）乃至（ｊ）は同実
施例に於いて各パターン変換モードに応じタイミング制
御回路より出力される各拙信号のタイミングをそれぞれ
に示すタイムチャート、第１２図（ａ）乃至（ｊ）は上
記第１）図（ａ）乃至（ｊ）の各変換モードに対応した
１）文字バッファへのパターン展開例をそれぞれに示す
図である。ＩＯ・・・ＣＰＵ１）１・・・ＣＰＵバス（ｃ　ｐ　ｔ
ｒ・ＢＵＳ）、１２・・・ＤＭＡバス（ＤｕＡ−ｃｏｈ
ｒＢａｓ）、１３・・・メインＲＯＭ（Ｍ−Ｒｏｕ）、
１４・・・メインＲＡ　Ｍ　（ｕ−ＲＡｉａ）、１５・
・・インターフェイス部（ｉ／Ｆ　）、１６・・・フレ
ームメモリ（ｐ−ＲＡｇ）、１７・・・フレームメモリ
バス（Ｆ−ＢＵＳ）、Ｚ　ｓ・・・イメージプリンタ（
ｐＲｒＮＴｇＲ）、Ｚ９・・・ＤＭＡコントローラ（Ｄ
ＭＡＣ）、ｚ　ｏ・・・アドレス変換回路（Ａ−ＣＯＮ
）、２１・・・データラッチ回路（Ｄｒ・Ｌ）、２２・
・・キャラクタジェネレータ（ＣＧ・Ｒｏ＋ｖｉ、２３
・・・シフトレジスタ（ＳＲＩ〜５Ｒ９）、２４・・・
シフトセレクト回路（ｓ−ｓ）、２５・・・シフトカウ
ンタ（Ｓ−Ｃ）、２６・・・入出力制御回路（ＩＯ−Ｃ
ＯＮＴ）、３０・・・パターン変換回路、３１・・・デ
ータラッチ回路（ＤＡＴＡ−Ｌ）、３２・・・４／３ｆ
換ＲＯＭ、３３・・・ゲート回路、３４・・・倍角変換
ＲＯＭ、３５−１文字バフ　７−ｒ　（ｃ　−ＲＡｕ）
、３６．３７・・・ラッチ回路（Ｅ−Ｌ、Ｏ・Ｌ）、３
８・・・出力ゲート回路、４０・・・パターン変換制御
回路、４１・・・モードラッチ回路（［ＯＤｇ−ｔ、）
、４２・・・タイミング制御回路（Ｔ−ＣＯＮＴ）、４
３・・・タイミングアドレスカフ／り（ＴＡカウンタ）
、４４・・・アドレスラッチ回路（ＴＡ−Ｌ）、４５・
・・アトＩ／２制御回路（ＸＹ−ＣＯＮ’ｒ）、４６−
Ｙアドレス発生回路（ＹＭＤＲ）、４７・・・Ｘアドレ
ス発生回路（ＸＭＤＲ）、ｓ　ｏ・・・パターン変換定
数設定回路、５１・・・アドレスラッチ回路（ＹＷＡ　
−Ｌ　）、５２・・・アドレスラッチ回路（ＹＲＡ−Ｌ
）、ｓ　、ｙ・・・５３・・・アドレスラッチ回路（Ｘ
ＷＡ−Ｌ）、５４・・・アドレスラッチ回路（ＸＲＡ−
Ｌ）、５５・・・アドレスラッチ回路（ｙＨ−Ｌ　）、
５６，５７．５９・・・フリップフロッグ、５８・・・
アドレス−数構出回路（ｙ−ｇｑＵ）、ｇ　ｏ・・・ク
ロック発生回路（Ｐ・Ｇ）。出頭人代理人　　弁理士　鈴　江　武　彦第５図ＸＭＤＲ第６図 ’／ＭＤＲ第７図第８図第９図第１）図（ａ）ＡＯ第１）図（ｂ）ＡＯ第１）図（Ｃ）ＳＡΦ 第１）図（ｄ）ＳＡや第１）図（ｆ）第１）図ＳＡΦ 第１）図（ｈ）ＳＡφ　°勺“−ｍ− 第１）図（ｉ）ＳＡΦ 第１２図（ａ）ＸＲ，Ａ第１２図（ｂ）第１２図（ｃ）第１２図（ｄ）第１２図（ｅ）第１２図（ｆ）第１２図第１２図（ｈ）第１２図第１２図（ｊ）手続補正書昭和５９年１０７１）９日

Claims

【特許請求の範囲】

（１）任意ドットマトリクス構成のパターンデータが展
開されるパターン処理用のメモリと、このメモリへ書込
むパターンデータを横ｓ＿ｘドット、縦ｓ＿ｙドット単
位をもって複数のブロックに分割する手段と、このブロ
ックの横方向のデータをｍ＿ｘ個に分割して連続的に書
込む横方向最小単位の書込みアドレス発生手段と、この
書込みアドレス発生手段がｍ＿ｘ回更新され一循する毎
に更新される縦方向最小単位の書込みアドレス発生手段
と、この書込みアドレス発生手段がｓ＿ｙ回更新され一
循する毎に更新される横方向ブロック単位の書込みアド
レス発生手段とを具備してなることを特徴とするパター
ンデータの書込み制御方式。
（２）任意ドットマトリクス構成のパターンデータが展
開されるパターン処理用のメモリと、このメモリへ書込
むパターンデータを横ｓ＿ｘドット、縦ｓ＿ｙドット単
位をもって複数のブロックに分割する手段と、このブロ
ックの縦方向のデータをｍ＿ｙ個に分割して連続的に書
込む縦方向最小単位の書込みアドレス発生手段と、この
書込みアドレス発生手段がｍ＿ｙ回更新され一循する毎
に更新される横方向最小単位の書込みアドレス発生手段
と、この書込みアドレス発生手段がｓ＿ｘ回更新され一
循する毎に更新される縦方向ブロック単位の書込みアド
レス発生手段とを具備してなることを特徴とするパター
ンデータの書込み制御方式。