JPS59164594A - 文字表示回路 - Google Patents
文字表示回路Info
- Publication number
- JPS59164594A JPS59164594A JP58040329A JP4032983A JPS59164594A JP S59164594 A JPS59164594 A JP S59164594A JP 58040329 A JP58040329 A JP 58040329A JP 4032983 A JP4032983 A JP 4032983A JP S59164594 A JPS59164594 A JP S59164594A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- dot
- pattern data
- character
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は文字表示回路に関するものである。
一般にドツトマトリクス文字表示装置による表示文字パ
ターンをなめらかな文字パターンとし、見やすさを改善
するには、表示装置のドツト数、すなわち分解能を増加
する必要がある。陰極線管等、複数の画素を１ドツトと
して使用する表示器を用いた表示装置においては、分解
能を増加するために、表示器の画素を増加する必要はな
いが、発生文字パターンデータを記憶する記憶回路、及
び周辺回路のピント数は増加させねばならない。
ターンをなめらかな文字パターンとし、見やすさを改善
するには、表示装置のドツト数、すなわち分解能を増加
する必要がある。陰極線管等、複数の画素を１ドツトと
して使用する表示器を用いた表示装置においては、分解
能を増加するために、表示器の画素を増加する必要はな
いが、発生文字パターンデータを記憶する記憶回路、及
び周辺回路のピント数は増加させねばならない。
例えば２倍の分解能を得ようとすれば２２倍の記憶回路
のビット数増、及びそれに類する周辺回路のビット数増
が必要となる。
のビット数増、及びそれに類する周辺回路のビット数増
が必要となる。
本発明はかかる点に鑑みてなされたもので、比較的少な
い回路規模の増加のみで、記憶回路のビット数を増加さ
せることなしに、よりなめらかな文字パターンを発生さ
せ、実効的な分解能を上げ芥得る文字表示回路を提供す
るものである。
い回路規模の増加のみで、記憶回路のビット数を増加さ
せることなしに、よりなめらかな文字パターンを発生さ
せ、実効的な分解能を上げ芥得る文字表示回路を提供す
るものである。
以下、図面に従って本発明の一実施例を説明する。
ます本発明の原理について説明する。
第１図は従来の５×７ドントマトリクスによる「３」の
表示文字を示す。第２図は分解能を２倍とした１０ Ｘ
１４ドツトマトリクスによる「３」の表示文字を示す
。本発明は第１図のパターンのみから第２図と全く同し
なめらかな文字表示パターンを得ようとするもので、本
発明により得られるパターンを第３図に示す。即ちこれ
は第１図で示された表示文字パターンからドツトが斜め
４５°方向で接する場合を検出し、該接点に同一形状の
ドツトを配置したもので、第２図と全く同しなめらかな
字体となっている。
表示文字を示す。第２図は分解能を２倍とした１０ Ｘ
１４ドツトマトリクスによる「３」の表示文字を示す
。本発明は第１図のパターンのみから第２図と全く同し
なめらかな文字表示パターンを得ようとするもので、本
発明により得られるパターンを第３図に示す。即ちこれ
は第１図で示された表示文字パターンからドツトが斜め
４５°方向で接する場合を検出し、該接点に同一形状の
ドツトを配置したもので、第２図と全く同しなめらかな
字体となっている。
次に本発明の一実施例を第４図の回路図に従って説明す
る。図において、Ｉはドツトパターンデータを記憶して
いる文字体記憶回路、２は文字体記憶回路１のうち１文
字分のデータを記憶している領域で、該記憶回路１は文
字固有のアドレスが指定された場合にこの領域２のデー
タを出力する。
る。図において、Ｉはドツトパターンデータを記憶して
いる文字体記憶回路、２は文字体記憶回路１のうち１文
字分のデータを記憶している領域で、該記憶回路１は文
字固有のアドレスが指定された場合にこの領域２のデー
タを出力する。
図中では５×７ドツトの文字「３」を例にとっている。
従って特許請求の範囲で記述されたｌＸｍは本実施例で
は５×７である。３は５ビツトずつ２列のトンドパター
ンデータを記憶する１０ビツトのデータ記憶回路で、１
列ずつ交互に文字体記憶回路１の領域２のドツトパター
ンデータを読み込む。４は１０ビツトのデータ記憶回路
３に読み込まれた２列×５ビットのトンドパターンデー
タのうち、先に読み込まれた１列×５ビットのデータを
読み込み、タイミング制御回路８の制御によりデータを
順次出力する５ビツトの第１の出力回路である。５は１
０ビツトのデータ記憶回路３に読み込まれたトンドパタ
ーンデータを判定し、ドツトとドツトが斜め４５°方向
に接する場合を検出する論理回路である。６は論理回路
５の出力を読み込み、タイミング制御回路８の制御によ
りデータを順次出力する４ビツトの第２の出力回路であ
る。７は第１の出力回路４と第２の出力回路６の出力の
論理和をとる合成回路としての論理和回路であり、該論
理和回路７の出力は表示装置９へ導かれ表示器１０上に
ドツトパターンを表示する。８はタイミング制御回路で
第１の出方回路４のデータによる表示器１０上のトンド
パターンと第２の出方回路６のデータによる表示器１０
上のトンドパターンが、縦方向、横方向に騒ドツトずれ
て表示される様タイミングを制御する。
は５×７である。３は５ビツトずつ２列のトンドパター
ンデータを記憶する１０ビツトのデータ記憶回路で、１
列ずつ交互に文字体記憶回路１の領域２のドツトパター
ンデータを読み込む。４は１０ビツトのデータ記憶回路
３に読み込まれた２列×５ビットのトンドパターンデー
タのうち、先に読み込まれた１列×５ビットのデータを
読み込み、タイミング制御回路８の制御によりデータを
順次出力する５ビツトの第１の出力回路である。５は１
０ビツトのデータ記憶回路３に読み込まれたトンドパタ
ーンデータを判定し、ドツトとドツトが斜め４５°方向
に接する場合を検出する論理回路である。６は論理回路
５の出力を読み込み、タイミング制御回路８の制御によ
りデータを順次出力する４ビツトの第２の出力回路であ
る。７は第１の出力回路４と第２の出力回路６の出力の
論理和をとる合成回路としての論理和回路であり、該論
理和回路７の出力は表示装置９へ導かれ表示器１０上に
ドツトパターンを表示する。８はタイミング制御回路で
第１の出方回路４のデータによる表示器１０上のトンド
パターンと第２の出方回路６のデータによる表示器１０
上のトンドパターンが、縦方向、横方向に騒ドツトずれ
て表示される様タイミングを制御する。
第５図は論理回路５の構成についてその一例を示したも
のである。本実施例では斜め４５°方向にドツトとドツ
トが接する場合を検出する箇所が４ケ所有るためにゲー
ト５１ａ、 ５１ｂ、 ５２からなる同一の論理回路が
４ブロツク内包されて論理回路５を形成している。
のである。本実施例では斜め４５°方向にドツトとドツ
トが接する場合を検出する箇所が４ケ所有るためにゲー
ト５１ａ、 ５１ｂ、 ５２からなる同一の論理回路が
４ブロツク内包されて論理回路５を形成している。
次に動作について説明する。
文字体記憶回路１は英数字等の字体をドツトマトリクス
パターンで記憶しており、アドレス指定に応じて第１図
に示されるように７行×５列のドツトマトリクスパター
ンを出方する。データ記憶回路３ばそのドツトマトリク
スパターンを２列ずつ順次記憶していく。そして第１の
出方回路４はデータ記憶回路３がらのドツトパターンデ
ータを１列ずつ記憶しこれをタイミング制御回路８の制
御により順次出力していく。一方、論理回路５は記憶回
路３で記憶されているドツトパターンデータ１０ピント
中に料め４５°方向で接するドツトが存在するか否かを
判定し、存在すれば第４図に示すような検出パターンデ
ータ（１００１）を発生する。第２の出力回路６は論理
回路６がらの４ビツトのデータを記憶しタイミング制御
回路８がら与えられるタイミングによりこれを順次出力
する。
パターンで記憶しており、アドレス指定に応じて第１図
に示されるように７行×５列のドツトマトリクスパター
ンを出方する。データ記憶回路３ばそのドツトマトリク
スパターンを２列ずつ順次記憶していく。そして第１の
出方回路４はデータ記憶回路３がらのドツトパターンデ
ータを１列ずつ記憶しこれをタイミング制御回路８の制
御により順次出力していく。一方、論理回路５は記憶回
路３で記憶されているドツトパターンデータ１０ピント
中に料め４５°方向で接するドツトが存在するか否かを
判定し、存在すれば第４図に示すような検出パターンデ
ータ（１００１）を発生する。第２の出力回路６は論理
回路６がらの４ビツトのデータを記憶しタイミング制御
回路８がら与えられるタイミングによりこれを順次出力
する。
論理和回路７は再出力回路４．６の出力を合成しこれを
表示パターンとして表示器１ｏに順次出力する。この時
上記出力回路４，６の出力タイミングは、タイミング制
御回路８によりそのデータが縦方向および横方向で半ド
ツトずつすれるよう制御されるため、表示器１ｏに表示
されるパターンは出力回路４，６の出力４ａ、５ａが半
ドツトずつずれて合成されたものとなり、その結果第３
図に示すようなパターンが得られることとなる。
表示パターンとして表示器１ｏに順次出力する。この時
上記出力回路４，６の出力タイミングは、タイミング制
御回路８によりそのデータが縦方向および横方向で半ド
ツトずつすれるよう制御されるため、表示器１ｏに表示
されるパターンは出力回路４，６の出力４ａ、５ａが半
ドツトずつずれて合成されたものとなり、その結果第３
図に示すようなパターンが得られることとなる。
以上のようにこの発明によれば、文字体を表現するドツ
トマトリクスパターンの中に斜め４５°方向で接するド
ツトが存在する場合、その接点に同一形状のドツトを新
たに配置し、これを上記パターンと合成するようにした
ので、ドツトパターンデータを記憶している記憶回路の
ビット数を増加するよりもはるかに少ない回路規模の増
加で、実効的な分解能を上げ、なめらかな字体を表示で
きる文字表示回路が実現できる効果がある。
トマトリクスパターンの中に斜め４５°方向で接するド
ツトが存在する場合、その接点に同一形状のドツトを新
たに配置し、これを上記パターンと合成するようにした
ので、ドツトパターンデータを記憶している記憶回路の
ビット数を増加するよりもはるかに少ない回路規模の増
加で、実効的な分解能を上げ、なめらかな字体を表示で
きる文字表示回路が実現できる効果がある。
第１図は５×７ドツトマトリクス表示における表示文字
「３」の例を示す図、第２図は１０ Ｘ １４ドツトマ
トリクス表示における表示文字「３」の例を示す図、第
３図は５×７ドントマトリクス表示のドツトパターンの
うちドツトとドツトが斜め４５゜方向で接する場合を検
出し、接点に同一形状のドツトを配置−した表示文字「
３」の表示例を示す図、第４図は本発明の一実施例によ
る文字表示回路を示す図、第５図は第４図中の論理回路
の一例を示す回路図である。 １・・・文字体記憶回路、３・・・記憶回路、４・・・
第１の出力回路、５・・・論理回路、６・・・第２の出
力回路、７・・・論理和回路（合成回路）、８・・・タ
イミング制御回路、１０・・・表示器。 なお図中同一符号は開−又は相当部分を示す。 代理人 葛 野 信 − 第５図 ３ 手続補正書（自発） １−事件め表示 待願昭５８−４０３２９号３、補
正をする者 代表者片山仁へ部 ５、補正の対象 明細書の特許請求の範囲の欄、及び発明の詳細な説明の
刊 ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り訂正する。 （２）明ｍ書第４頁第３行のＪ”ｌＸｍＪを「Ｃ×ｍ」
に訂正する。 以 上 特許請求の範囲 （１）複数個の画素を１ドツトとして使用する表示器を
用いたドツトマトリクス文字表示回路であって、指定さ
れたアドレスに応ｉ；”２１行×ｍ列のドツトパターン
データを発生する文字体記憶回路と、上記ドツトパター
ンデータの２列あるいは２行を記憶するデータ記憶回路
と、該記憶回路からのトンドパターンデータの１列ある
いは１行を記憶しこれを順次出力する第１の出力回路と
、上記記憶回路に読み込まれたドツトパターンデータか
ら一定の条件を満たしたドツトを検出しこれに応じて検
出パターンデークを発生する論理回路と、該論理回路の
出力を記憶しこれを順次出力する第２の出力回路と、上
記第１．第２の出力回路の出力タイミングを制御するタ
イミング制御回路と、上記第１．第２の出力回路からの
ドツトパターンデータを論理的に合成しこれを表示パタ
ーンとして出力する合成回路とを備えたことを特徴とす
る文字表示回路。
「３」の例を示す図、第２図は１０ Ｘ １４ドツトマ
トリクス表示における表示文字「３」の例を示す図、第
３図は５×７ドントマトリクス表示のドツトパターンの
うちドツトとドツトが斜め４５゜方向で接する場合を検
出し、接点に同一形状のドツトを配置−した表示文字「
３」の表示例を示す図、第４図は本発明の一実施例によ
る文字表示回路を示す図、第５図は第４図中の論理回路
の一例を示す回路図である。 １・・・文字体記憶回路、３・・・記憶回路、４・・・
第１の出力回路、５・・・論理回路、６・・・第２の出
力回路、７・・・論理和回路（合成回路）、８・・・タ
イミング制御回路、１０・・・表示器。 なお図中同一符号は開−又は相当部分を示す。 代理人 葛 野 信 − 第５図 ３ 手続補正書（自発） １−事件め表示 待願昭５８−４０３２９号３、補
正をする者 代表者片山仁へ部 ５、補正の対象 明細書の特許請求の範囲の欄、及び発明の詳細な説明の
刊 ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り訂正する。 （２）明ｍ書第４頁第３行のＪ”ｌＸｍＪを「Ｃ×ｍ」
に訂正する。 以 上 特許請求の範囲 （１）複数個の画素を１ドツトとして使用する表示器を
用いたドツトマトリクス文字表示回路であって、指定さ
れたアドレスに応ｉ；”２１行×ｍ列のドツトパターン
データを発生する文字体記憶回路と、上記ドツトパター
ンデータの２列あるいは２行を記憶するデータ記憶回路
と、該記憶回路からのトンドパターンデータの１列ある
いは１行を記憶しこれを順次出力する第１の出力回路と
、上記記憶回路に読み込まれたドツトパターンデータか
ら一定の条件を満たしたドツトを検出しこれに応じて検
出パターンデークを発生する論理回路と、該論理回路の
出力を記憶しこれを順次出力する第２の出力回路と、上
記第１．第２の出力回路の出力タイミングを制御するタ
イミング制御回路と、上記第１．第２の出力回路からの
ドツトパターンデータを論理的に合成しこれを表示パタ
ーンとして出力する合成回路とを備えたことを特徴とす
る文字表示回路。
Claims (1)
- （１） 複数個の画素を１ドツトとして使用する表示
器を用いたドツトマトリクス文字表示回路であって、指
定されたアドレスに応じて１行×ｍ列のドツトパターン
データを発生する文字体記憶回路と、上記トンドパター
ンデータの２列あるいは２行を記憶するデータ記憶回路
と、該記憶回路からのドツトパターンデータの１列ある
いは１行を記憶しこれを順次出力する第１の出力回路と
、上記記憶回路に読み込まれたドツトパターンデータか
ら一定の条件を満たしたドツトを検出しこれに応じて検
出パターンデータを発生する論理回路と、該論理回路の
出力を記憶しこれを順次出力する第２の出力回路と、上
記第１．第２の出力回路の出力タイミングを制御するタ
イミング制御回路と、上記第１．第２の出力回路からの
ドツトパターンデータを論理的に合成しこれを表示パタ
ーンとして出力する合成回路とを備えたことを特徴とす
る文字表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040329A JPS59164594A (ja) | 1983-03-09 | 1983-03-09 | 文字表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040329A JPS59164594A (ja) | 1983-03-09 | 1983-03-09 | 文字表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59164594A true JPS59164594A (ja) | 1984-09-17 |
Family
ID=12577567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040329A Pending JPS59164594A (ja) | 1983-03-09 | 1983-03-09 | 文字表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59164594A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629960A (ja) * | 1985-07-03 | 1987-01-17 | レックスマーク・インターナショナル・インコーポレーテッド | ドツト・マトリツクス文字の高密度表示方法 |
| JPH0489784U (ja) * | 1990-12-14 | 1992-08-05 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176918A (ja) * | 1974-12-27 | 1976-07-03 | Oki Electric Ind Co Ltd | Dotsutopataangoseihoho |
-
1983
- 1983-03-09 JP JP58040329A patent/JPS59164594A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176918A (ja) * | 1974-12-27 | 1976-07-03 | Oki Electric Ind Co Ltd | Dotsutopataangoseihoho |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629960A (ja) * | 1985-07-03 | 1987-01-17 | レックスマーク・インターナショナル・インコーポレーテッド | ドツト・マトリツクス文字の高密度表示方法 |
| JPH0457195B2 (ja) * | 1985-07-03 | 1992-09-10 | Retsukusumaaku Intern Inc | |
| JPH0489784U (ja) * | 1990-12-14 | 1992-08-05 |
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