JPS5890691A - パタ−ン発生装置 - Google Patents
パタ−ン発生装置Info
- Publication number
- JPS5890691A JPS5890691A JP56191086A JP19108681A JPS5890691A JP S5890691 A JPS5890691 A JP S5890691A JP 56191086 A JP56191086 A JP 56191086A JP 19108681 A JP19108681 A JP 19108681A JP S5890691 A JPS5890691 A JP S5890691A
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- Japan
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- patterns
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、プリンタや陰極線管（ＣＲＴ）の如き画像処
理端末装置に用いられるパターン発生装置に関する。
理端末装置に用いられるパターン発生装置に関する。
パターン発生装置においては、１つのパターンが多数の
ドツトにより形成される。例えば、第１図（ａ）又はΦ
】に示される如きパターンは、それぞれが２２４個のド
ツトから形成される。各ドツトはメモリのビットに対応
し、ドツトの白丸又は黒丸はメモリのビットの「１」ま
たは「０」に対応する。
ドツトにより形成される。例えば、第１図（ａ）又はΦ
】に示される如きパターンは、それぞれが２２４個のド
ツトから形成される。各ドツトはメモリのビットに対応
し、ドツトの白丸又は黒丸はメモリのビットの「１」ま
たは「０」に対応する。
従来のパターン発生装置においては、各パターンをその
ままで１つのアドレスに対応させて記憶していたので、
パターンの数゛力；多くなり、あるいは高解像、丁なわ
゛ち１個のパターンをより多数のドツトで表現されるよ
うになると、それらに比例して大容量のメモリが必要と
なる問題がある。
ままで１つのアドレスに対応させて記憶していたので、
パターンの数゛力；多くなり、あるいは高解像、丁なわ
゛ち１個のパターンをより多数のドツトで表現されるよ
うになると、それらに比例して大容量のメモリが必要と
なる問題がある。
本発明は上記問題に鑑み、必要なメモリ容量を低下させ
、装置コヌトヲ低下さぜるパターン発生装置を提供する
ことを目的とする。
、装置コヌトヲ低下さぜるパターン発生装置を提供する
ことを目的とする。
すなわち、本発明は、パターンを複数の要素パターンに
分割し、この要素パターンと、各パターンについての前
記要素パターンの組み合せ状ａ−ｔ−表わす組み合せデ
ータとをメモリに記憶することにより、上記目的を達成
せんとするものである。
分割し、この要素パターンと、各パターンについての前
記要素パターンの組み合せ状ａ−ｔ−表わす組み合せデ
ータとをメモリに記憶することにより、上記目的を達成
せんとするものである。
以下笑施例により不発明の詳細な説明する。
第２図は、第１図（ａ）及び０）のパターンの要素バタ
ーンを示す。第１図（ａ）及びΦ）のパターンは、横方
向に８ドツト、縦方向に２８ドツトの画素を有しており
、これらのパターンを縦方向に４等分して横方向に８ド
ツト、縦方向に７ドツトの画素を有するパターンとした
のが、第２ 図ＣＡ） 、 （Ｂ）及び０の要素パター
ンである。
ーンを示す。第１図（ａ）及びΦ）のパターンは、横方
向に８ドツト、縦方向に２８ドツトの画素を有しており
、これらのパターンを縦方向に４等分して横方向に８ド
ツト、縦方向に７ドツトの画素を有するパターンとした
のが、第２ 図ＣＡ） 、 （Ｂ）及び０の要素パター
ンである。
第１図（ａ）及び（ｂｌのパターンは、第２図＾、Φ）
及び０の要素パターンを組み合せることにより構成する
ことができる、すな抄ち、第１図（ａ）のパターンは、
第２図の要素パターンを上から内、（〜、（ハ））。
及び０の要素パターンを組み合せることにより構成する
ことができる、すな抄ち、第１図（ａ）のパターンは、
第２図の要素パターンを上から内、（〜、（ハ））。
但）の順に配列すると得られ、また第１図中）のパター
ンは同様にして＾、（Ａｌ、＾、０と配列することによ
り得られる。
ンは同様にして＾、（Ａｌ、＾、０と配列することによ
り得られる。
第３図は、このような各パターンについての要素パター
ンの組み合せ状態を示す組み合せデータの記憶に必要な
メモリ容Ｊｌヲ示している。すなわち、第３図は一例と
して第１図（視又は（ｂｌのパターンの組み合せデータ
が、それぞれ８Ｘ４＝３２ビツトで表現されることを示
している。
ンの組み合せ状態を示す組み合せデータの記憶に必要な
メモリ容Ｊｌヲ示している。すなわち、第３図は一例と
して第１図（視又は（ｂｌのパターンの組み合せデータ
が、それぞれ８Ｘ４＝３２ビツトで表現されることを示
している。
図
第４図は本発明の一実施例を示すブロックＡ！：ある。
ｌは組み合せデータの長さを計数するプリセット可能な
カウンタで、例えば第１図ないし第３図に示された例で
は、３２ビツトで１個の組み合せデータを表わすように
予めセットされている。
カウンタで、例えば第１図ないし第３図に示された例で
は、３２ビツトで１個の組み合せデータを表わすように
予めセットされている。
２は各パターンについての要素パターンの組み合せデー
タを記憶しているＲＯＭ（リード・オンリー・メモリ）
で、例えば上記の例では、第１図（ａ）のパターンが第
２図の要素パターン四、（ＡＪ、（Ａ、及び（ロ）から
なることが記憶されている。８は要素パターンの長さを
計数するプリセット可能なカウンタで、第２図の要素パ
ターンの例では、５６ビツトで１個の要素パターンを表
わすように予めセットされている。４は各要素パターン
を記憶しているＲＯＭで、例えば第２図中】の要素パタ
ーンについては、白丸ｔ ｒＯＪ 、黒丸を「１」とす
れば、「０００１１１１１００１ｏｏｏｏｌ・・・・・
・」の如くに記憶している。５はクロック入力により、
カウンタ８の計数とプリンタなどの出方装置の出力との
同期を制御するコントロール部である。
タを記憶しているＲＯＭ（リード・オンリー・メモリ）
で、例えば上記の例では、第１図（ａ）のパターンが第
２図の要素パターン四、（ＡＪ、（Ａ、及び（ロ）から
なることが記憶されている。８は要素パターンの長さを
計数するプリセット可能なカウンタで、第２図の要素パ
ターンの例では、５６ビツトで１個の要素パターンを表
わすように予めセットされている。４は各要素パターン
を記憶しているＲＯＭで、例えば第２図中】の要素パタ
ーンについては、白丸ｔ ｒＯＪ 、黒丸を「１」とす
れば、「０００１１１１１００１ｏｏｏｏｌ・・・・・
・」の如くに記憶している。５はクロック入力により、
カウンタ８の計数とプリンタなどの出方装置の出力との
同期を制御するコントロール部である。
本実施例において、例えば第１図（ａｌのパターンを発
生させるためのデータが入力されると、その入力データ
のアドレス信号がカウント１を経由して組み合せデータ
ＲＯＭ２に入力され、カウンタｌがセットされた数値３
２を計数することにより、組み合せ、ＲＯＭ ２から８
２ビツトのデータが読まれ、要素パターンの組み合せが
＾、西、（Ａ）、（Ｂ）であることを表わすデータが読
み出される。この組み合せ−ｙ” −夕ＲＯＭ２から読
み出されるデータは、順次カウンタ３を経由して要素パ
ターンＲＯＭ ４のアドレスを指定する。すなわち、ま
ず要素パターンＲＯＭ ４に要素パターン四が記憶され
ている位置を表わすアドレス信号が入力され、カウンタ
３がセットされた数値５６を計数することにより、要素
パターンＲＯＭ ４から５６ビツトのデータが読まれ、
要素パターン四が読み出される。続いて再び要素パター
ン（ハ））のアドレス信号がカウンタ３を経由して要素
パターンＲＯＭ４に入力し、同様にして要素パターン内
が読み出される。続いて再び要素パターン四が読み出さ
れた後、同様にして要素７＜ターンの）が読み出される
。このように順次読み出された要素パターンは、コント
ロール部５により同期がとられて出力される。
生させるためのデータが入力されると、その入力データ
のアドレス信号がカウント１を経由して組み合せデータ
ＲＯＭ２に入力され、カウンタｌがセットされた数値３
２を計数することにより、組み合せ、ＲＯＭ ２から８
２ビツトのデータが読まれ、要素パターンの組み合せが
＾、西、（Ａ）、（Ｂ）であることを表わすデータが読
み出される。この組み合せ−ｙ” −夕ＲＯＭ２から読
み出されるデータは、順次カウンタ３を経由して要素パ
ターンＲＯＭ ４のアドレスを指定する。すなわち、ま
ず要素パターンＲＯＭ ４に要素パターン四が記憶され
ている位置を表わすアドレス信号が入力され、カウンタ
３がセットされた数値５６を計数することにより、要素
パターンＲＯＭ ４から５６ビツトのデータが読まれ、
要素パターン四が読み出される。続いて再び要素パター
ン（ハ））のアドレス信号がカウンタ３を経由して要素
パターンＲＯＭ４に入力し、同様にして要素パターン内
が読み出される。続いて再び要素パターン四が読み出さ
れた後、同様にして要素７＜ターンの）が読み出される
。このように順次読み出された要素パターンは、コント
ロール部５により同期がとられて出力される。
第１図（司及び中）に示されたパターンでは、従来はＲ
ＯＭの容量として４４８ビツトが必要であった。本実施
例によれば、ＲＯＭの容量は、組み合せデータＲＯＭ
２で６４ビツト、要素パターンｋＯＭ ４で１６８ビツ
ト、合計で２３２ビツトとなり、これは従来例に比べて
ＲＯＭの必要なメモリ容量が約半分に低減することを示
している。そして、本実施例においては、要素パターン
が少数ピットで表わされるようになる程、ＲＯＭの必要
なメモリ容量が減少することが容易に理解されよう。
ＯＭの容量として４４８ビツトが必要であった。本実施
例によれば、ＲＯＭの容量は、組み合せデータＲＯＭ
２で６４ビツト、要素パターンｋＯＭ ４で１６８ビツ
ト、合計で２３２ビツトとなり、これは従来例に比べて
ＲＯＭの必要なメモリ容量が約半分に低減することを示
している。そして、本実施例においては、要素パターン
が少数ピットで表わされるようになる程、ＲＯＭの必要
なメモリ容量が減少することが容易に理解されよう。
第５図はパターンの他の例を示す図で、要素パターンに
分割した場合、全ビットが「０」（又は「ｌ」）となる
空白になる部分を有するパターンである。このようなパ
ターンを含む場合でも、全ビットが「０」の要素パター
ンを他の要素パターンと同様に扱えば、上記実施例の装
置で処理できる。
分割した場合、全ビットが「０」（又は「ｌ」）となる
空白になる部分を有するパターンである。このようなパ
ターンを含む場合でも、全ビットが「０」の要素パター
ンを他の要素パターンと同様に扱えば、上記実施例の装
置で処理できる。
第６図は、第５図に示すような空白部分を有するパター
ンを含む場合に特に有用な、本発明の第２の実施例を示
す図である。
ンを含む場合に特に有用な、本発明の第２の実施例を示
す図である。
第６図において、６は入力データを組み合せデータＲＯ
Ｍ２のメモリ領綾のアドレスと、組み合せデータの長さ
と、空白部分の位置とに変換するコード変換器で、組み
合せデータの長さは、例えば第１図（ａｌ又は世）に示
されるパターンを表わす入力データの場合には３２ビツ
ト、第５図に示されルハターンを表わす入力データの場
合には８ビツトという具合である。カウンターは第４図
におけるカウンタと同じプリセット可能なカウンタであ
るが、本実施例ではコード変換器６の出力により、第１
１Ｎ（ａ）又はΦ）のパターンの場９合には３２ビツト
に、第５図のパターンの場合には８ビツトにセットされ
る。組み合せデータＲＯＭ２は、長さの異なる複数種類
の組み合せデータが記憶されている点を除いては第４図
のものと同じである。カラン（ り３及び要素パターンＲＯＭ４も第４図のものと同じで
ある。コントロール部７は、第４図のコントロール部５
の如くクロック入力によりカウンタ３と出力装置との同
期をとる他に、コード変換器６から空白部分の位置に関
する信号を入力し、空白部分の出力の際にはカウンタ３
の計数全停止し、出力装置のみを駆動させるように制御
する。
Ｍ２のメモリ領綾のアドレスと、組み合せデータの長さ
と、空白部分の位置とに変換するコード変換器で、組み
合せデータの長さは、例えば第１図（ａｌ又は世）に示
されるパターンを表わす入力データの場合には３２ビツ
ト、第５図に示されルハターンを表わす入力データの場
合には８ビツトという具合である。カウンターは第４図
におけるカウンタと同じプリセット可能なカウンタであ
るが、本実施例ではコード変換器６の出力により、第１
１Ｎ（ａ）又はΦ）のパターンの場９合には３２ビツト
に、第５図のパターンの場合には８ビツトにセットされ
る。組み合せデータＲＯＭ２は、長さの異なる複数種類
の組み合せデータが記憶されている点を除いては第４図
のものと同じである。カラン（ り３及び要素パターンＲＯＭ４も第４図のものと同じで
ある。コントロール部７は、第４図のコントロール部５
の如くクロック入力によりカウンタ３と出力装置との同
期をとる他に、コード変換器６から空白部分の位置に関
する信号を入力し、空白部分の出力の際にはカウンタ３
の計数全停止し、出力装置のみを駆動させるように制御
する。
本実施例において、例えば第１図（ａｌ又は（ｂｌに示
されるパターンを表わすデータが入力された場合には、
第４図の実施例で述べた動作と同じ動作をする。また、
第５図に示されるパターンを表わすデータが入力された
場合には、コード変換器６はカウンタｌを８にセットし
、カウンタ１を経由して組み合せデータＲＯＭ２に読み
出し領域を表わすアドレス信号を出力し、更にコントロ
ール部に最初から３個の要素パ〆−ンに相当する部分が
空白であることを表わす信号を出力する。次にクウンタ
１にセットされたビット分だけ組み合せデータＲＯＭ２
の記憶内容が読み出され、このときの入力データが第５
図０の要素パターンのみで溝底−されたパターンを表わ
していたことを読み取る。
されるパターンを表わすデータが入力された場合には、
第４図の実施例で述べた動作と同じ動作をする。また、
第５図に示されるパターンを表わすデータが入力された
場合には、コード変換器６はカウンタｌを８にセットし
、カウンタ１を経由して組み合せデータＲＯＭ２に読み
出し領域を表わすアドレス信号を出力し、更にコントロ
ール部に最初から３個の要素パ〆−ンに相当する部分が
空白であることを表わす信号を出力する。次にクウンタ
１にセットされたビット分だけ組み合せデータＲＯＭ２
の記憶内容が読み出され、このときの入力データが第５
図０の要素パターンのみで溝底−されたパターンを表わ
していたことを読み取る。
コントロール部７の信号により、出力装置が８要素パタ
一ン分だけ空白の駆動を行なった後、カウンタ３は組み
合せデータＲＯＭ２のデータ信号を要素パターンＲＯＭ
４に送信し、カウンタ３にセットされた５６ビツトだけ
要素パターンＲＯＭ４の指定されたアドレス位置を読み
出し、第５図（Ｄｉに示される要素パターンを出力する
。
一ン分だけ空白の駆動を行なった後、カウンタ３は組み
合せデータＲＯＭ２のデータ信号を要素パターンＲＯＭ
４に送信し、カウンタ３にセットされた５６ビツトだけ
要素パターンＲＯＭ４の指定されたアドレス位置を読み
出し、第５図（Ｄｉに示される要素パターンを出力する
。
本実施例は、空白部分を有するパターンの場合には、コ
ントロール部の制御により出力装置で空白部分全形成す
るようにしたので、第４図に示された実施例より、ＲＯ
Ｍの必要なメモリ容量を更に低減することができる。
ントロール部の制御により出力装置で空白部分全形成す
るようにしたので、第４図に示された実施例より、ＲＯ
Ｍの必要なメモリ容量を更に低減することができる。
以上詳述した如く、本発明はパターンを複数の要素パタ
ーンに分割し、この要素パターンと、各パターンについ
ての前記要素パターンの組み合せ状態を表わす組み合せ
データとを記憶するようにしたので、メモリ容量を低減
することができ、パターン発生器を集積回路化したとき
のシリコン面積が小さくて済むなど、コストを低減させ
る効果を有する。要素パターンに分割したことに伴ない
、付加回路が増加するが、メモリ容量低減によるコスト
低減の効果の方が、付加回路増加によるコスト増加よＶ
遥かに大きい。また、メモリ容量の低減に伴ない、外部
装置とのインターフェイスも簡略化される。
ーンに分割し、この要素パターンと、各パターンについ
ての前記要素パターンの組み合せ状態を表わす組み合せ
データとを記憶するようにしたので、メモリ容量を低減
することができ、パターン発生器を集積回路化したとき
のシリコン面積が小さくて済むなど、コストを低減させ
る効果を有する。要素パターンに分割したことに伴ない
、付加回路が増加するが、メモリ容量低減によるコスト
低減の効果の方が、付加回路増加によるコスト増加よＶ
遥かに大きい。また、メモリ容量の低減に伴ない、外部
装置とのインターフェイスも簡略化される。
なお、本発明のパターン発生装置は、入力データに対し
ては従来のパターン発生装置と全く同様に扱うことがで
きる。
ては従来のパターン発生装置と全く同様に扱うことがで
きる。
第１図（ａ）、 （ｂ）及び第５図はパターンの一例を
示す図、第２図＾、（Ｂ）及び０は要素パターンの一例
を示す図、第８図は一実施例における組み合せデータに
一必要なメモリ容量全示す図、第４図は本発明の一実施
例を示すブロック回路図、第６図は不発明の他の実施例
を示すブロック回路図である。 １．８・・・カウンタ、 ２．４・・・ＲＯＭ、
５゜７・・・コントロール部、 ６・・・コー）’
変換器。 特許出願人 株式会社リコー 代理人弁理士青山 葆外２名 第１図（６） ＄ ｌ １ｌｊｌｉ（ｂ）第５図 第４図 第６図
示す図、第２図＾、（Ｂ）及び０は要素パターンの一例
を示す図、第８図は一実施例における組み合せデータに
一必要なメモリ容量全示す図、第４図は本発明の一実施
例を示すブロック回路図、第６図は不発明の他の実施例
を示すブロック回路図である。 １．８・・・カウンタ、 ２．４・・・ＲＯＭ、
５゜７・・・コントロール部、 ６・・・コー）’
変換器。 特許出願人 株式会社リコー 代理人弁理士青山 葆外２名 第１図（６） ＄ ｌ １ｌｊｌｉ（ｂ）第５図 第４図 第６図
Claims (2)
- （１） パターンを複数の要素パターンに分割し、こ
の要素パターンと、各パターンについての前記要素パタ
ーンの組み合せ状態を表わす組み合せデータとをメモリ
に記憶していることを特徴とするパターン発生装置。 - （２）組み合せデータの長さを可変とし、その組み合せ
データに応じて要素パターンの読み出しと出力装置の駆
動とを制御する特許請求の範囲第１項に記載のパターン
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191086A JPS5890691A (ja) | 1981-11-25 | 1981-11-25 | パタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191086A JPS5890691A (ja) | 1981-11-25 | 1981-11-25 | パタ−ン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890691A true JPS5890691A (ja) | 1983-05-30 |
Family
ID=16268620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191086A Pending JPS5890691A (ja) | 1981-11-25 | 1981-11-25 | パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229294A (ja) * | 1986-03-31 | 1987-10-08 | キヤノン株式会社 | 像形成装置 |
| JPH0394596U (ja) * | 1990-01-18 | 1991-09-26 |
-
1981
- 1981-11-25 JP JP56191086A patent/JPS5890691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229294A (ja) * | 1986-03-31 | 1987-10-08 | キヤノン株式会社 | 像形成装置 |
| JPH0394596U (ja) * | 1990-01-18 | 1991-09-26 |
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