JPS63269192A

JPS63269192A - 表示装置

Info

Publication number: JPS63269192A
Application number: JP62105371A
Authority: JP
Inventors: 宇留賀　弘
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1987-04-28
Filing date: 1987-04-28
Publication date: 1988-11-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、情報処理装置のカラー表示装置に関する。

（従来の技術）従来のカラー表示装置は、Ｒ，Ｇ、Ｂごとのビデオブレ
ーンを有し１画面上の１点に対する表示制御は、Ｒ，Ｇ
、Ｈの３プレーン全てについて行なっていた。

（発明が解決しようとする問題点）したがって、従来のカラー表示装置の制御には時間がか
かり、高速の表示制御を行なうことが、困難であった・本発明は、上記の問題点を解決し、高速の表示を行なう
カラー表示装置を提供するにとを目的とする。

（問題点を解決するための手段）本発明は、特定の色情報を出力するための複数のレジス
タ群と、該レジスタ群の中から必要な物を選択するため
の情報を前記レジスタ群に供給するビデオＲＡＭとを有
することを特徴とする。

（実施例）第１図は、本発明の一実施例のブロック図である。

図中、スムーススクロールカラムアドレス生成回路ｌには、ス
クロールするカラムアドレスの初期値を設定する。テキ
ス）ＶＲＡＭデータバッファ２には、テキスｌ’ＲＡＭ
１０に格納されるデータがバッファリングされる。テキ
ストＶＲＡＭアドレスバッファ３は、グラフィックディ
スプレイコントローラ（以下、ＧＤＣと略す、）及び１
図示しないＣＰＵから出力されるアドレスを切りかえて
テキストＵＲＡＭＩＯに出力する。

１１は１発振器１７よりのクロックに基づき、上記のテ
キスト回路各部に動作タイミングを供給するテキスト回
路タイミング作成回路である。

テキストＵＲＡＭＩＯに格納されコードデー、りは１文
字コード→キャラジェネアドレス変換回路によりキャラ
クタジェネレータ（以下、ＣＧと略す、）のアドレスに
変換され、ＣＧ１８の該アドレスがアクセスされてその
出力がパラレル→シリアル変換回路１９によりシリアル
データに変換され、アトリビュート合成回路２０により
、アンダーライン等の属性が付加されて、さらに、テキ
ストグラフィック合成回路２１によりグラフィックデー
タと合成されて、図示しないＣＲＴに出力される。

５は、ＣＰＵインターフェース調整アドレスデコード回
路で、ＣＰＵより、本回路に出力されるアドレスをデコ
ードするとともに、ＣＰＵに対するウェイトを出力する
タイミングを制御するものである。

ＧＤＣ６は、グラフィックＶＲＡＭアドレスバッファ８
により出力されるアドレスに基づき、グラフィックＶＲ
ＡＭデータバッファ１３経出でグラフィックＶＲＡＭ１
４にグラフィックデータを書き込む、グラフィックチャ
ージャータイルレジスタは、後述するが特定モード時に
ＣＰＵからグラフィックＶＲＡＭ１４へアクセスを行な
うときに必要になるものである。

グラフィックＶＲＡＭ１４より出力されたデータは、パ
ラレル→シリアル変換回路１５によりシリアルデータに
変換され、さらにパレットレジスフ１６で色情、報に変
換される。

１２は、グラフィク回路タイミング生成回路で上記の、
グラフィク用の各回路に動作タイミングを供給する。又
、５０は、ＣＰＵにつながるバスである。

本回路は、テキスト側とグラフィック側の、２つの大き
なブロックに分けられる。

テキスト側のＧＤＣ４は表示用としてのみ使用され、Ｇ
ＤＣのテキス）ＶＲＡＭＩＯへのアクセスは１表示のた
めの、読み出し動作に限られている。テキストＶＲＡＭ
ｌ０は、ＣＰＵのメモリマツプ上に置かれており、ＣＰ
Ｕのテキス）ＶＲＡＭアクセスは、メモリ・リードメモ
リ・ライトで行なわれる。又、ＣＰＵのテキス）ＶＲＡ
Ｍアクセスタイミングが、ＧＤＣ４の表示のためのアク
セスタイミングの、合間に行なわれるように、テキスト
回路タイミング生成回路１１が、テキストＶＲＡＭデー
タバッファ２及び、アドレスバッファ３を、コントロー
ルし、適当なウェイトを、ＣＰＵインターフェイス調整
回路５を通じて、ＣＰＵに発生している０表示用に読み
出されたテキストＶＲＡＭデータは、キャラジェネ１８
に適したアドレスに変換され、又、キャラジェネのカラ
ムアドレスは、スムーススクロール回路ｌより生成−さ
れ、これらが、キャラジェネ１８のアドレスとなり、テ
キスト回路タイミング生成回路１１より送り出される、
キャラジェネ読み出しタイミングに従ってパラレルのデ
ータが読み出される。そのデータは、パラレル・シリア
ル変換され、アトリビュート合成が行なわれテキストの
、ドツトデータとして、グラフィックとの合成回路２１
に送られる。又、キャラジェネ１８は、ＣＰＵから直接
読み出すことが可能で、その際には、カラムアドレスと
文字コードを、あらかじめセットしておくことが必要で
ある。そして、このキャラジェネ領域に、ＲＡＭを置く
ことによって、ユーザ一定義ＲＡＭを構ｉしている。ス
ムーススクロール回路ｌは、カラムアドレスの生成方法
を、ＣＰＵによってセラティジグ可能にしてあ、るため
、文字のスクロールが、ライン単位で実行できるように
なっている。

グラフィック側のＧＤＣ６は１表示タイミングを作るの
みならず、描画、つまりＶＲＡＭ１４はテキス）ＶＲＡ
ＭＩＯと同じように、ＣＰＵからは、メモリマツプ上に
位置しており、メモリ・リード、メモリ・ライトでアク
セスされ、そのタイミングは、表示のためのアクセスタ
イミングの合間に行なわれるように、グラフィック回路
タイミング生成回路１２がグラフィックＶＲＡＭデータ
バッファ１３及び、アドレスバッファ８を、コントロー
ルし適当なウェイトをＣＰＵインターフェース回路５を
通じて、ＣＰＵに発生している。又、ＣＰＵのグラフィ
ックＶＲＡＭアクセス径路には１通常のものと、グラフ
ィック・チャージモード時のものと、２通りある。ＣＰ
ＵのＶＲＡＭアクセスの前に、グラフィックチャージャ
ー回路にモードをセットしタイルレジスタに、希望の値
をセットすることによって、グラフィックチャージャー
の機能が有効となる０表示用に読み出されたグラフィッ
クＶＲＡＭ１４のデータ、は、パラレル・シリアル変換
され、そのデータはパレットレジスタのレジスタ選択信
号として使用される。パレットレジスタは、あらかじめ
ＣＰＵによって希望の値にセットされ、そのセットされ
た値が、色情情報として、・テキストグラフィック合成
回路２１に送られる。なお、グラフツクのＧＤＣ６は、
テキストＧＤＣ４をマスクとするスレーブＧＤＣとして
機能するために、テキス）ＧＤＣより同期信号ＶＳＹＮ
Ｃを受けて動作する。

本発明の表示装置は、ビデオメモリの内容を効率的にＣ
ＰＵが読み書きできるように、ビデオレジスターを設け
ＣＰＵが直接ビデオメモリにＣＰＵデータを書き込んだ
り、あるいはビデオメモリの内容をＣＰＵが直接読んだ
りする径路とは別に、ビデオレジスターを使ってＣＰＵ
がビデオメモリに書いたり、読んだりする径路を設けて
いる。

ビデオレジスターを使用した径路とは、あらかじめ、Ｃ
ＰＵによってビデオレジスターに希望の値をセットして
おき、その後、ＣＰＵがビデオメモリを読み込む時に、
ビデオレジスターの内容と読み出されたビデオメモリの
内容を比較して、その比較結果をＣＰＵが読み取るとい
う径路で、また、ＣＰＵが、ビデオメモリに書き込む時
は、ビデオレジスターの内容をそのまま書き込むか、又
は、ビデオレジスターの内容と、現状のビデオメモリの
内容を、ＣＰＵの書き込みデータで選択して、その選択
された結果をビデオメモリに書き込むという径路である
。このような、ビデオレジスターを使用した径路を使用
することによってＣＰＵは、画面の境界線を容易にかつ
迅速に検知できたり、画面全体又は一部分の、ある色又
はパターンでのぬりつぶし、ぬり重ねが容易にかつ迅速
に行なえる。

第２図は、本発明の実施例のさらに詳細なブロック図で
ある０表示画面の１ドツトを複数ビットで表現する場合
そのビット数と同じ数に、ビデオメモリーを分割して、
分割された各々のビデオメモリーのブ日ツク（以後プレ
ーンと呼ぶ）であるプレーンは、少なくとも、一画面分
のドツト数と同じ数のビット数で構成されている。第２
図の実施例では、１ドツトを、４ビツトで表現する場合
。

つまり、ビデオメモリーが、７〜１０の４つのプレーン
で構成されている例である。ビデオレジスターは、複数
ビット、例えば８ビツト又は１６ビツト、ｆ構成されて
おり、各プレーンに１つずつある。各プレーンのデータ
バスは、共通に使用され、プレーン共通データバス２１
９となっている。

またビデオレジスタ２０３〜２０６の出力データバスも
、共通に使用され、レジスタ共通データバス２１８とな
っている。そして、これらのバスが衝突しないように、
リードライトタイミング発生回路２０２が、各プレーン
、各ビデオレジスタに、イネーブル信号２２０〜２２７
を送っている。リードライトタイミング発生回路２０２
には、ビデオレジスタを使って、ビデオメモリーのデー
タを処理する回路の動作を許可するかどうか、また、許
可する場合は、どのプレーンについての処理を許可する
か、また、ＣＰＵがビデオメモリーに書き込みを行なう
際にビデオレジスタの内容をそのまま書き込むか、ある
いは、ビデオメモリーの内容との選択結果を書き込むか
の、指定を、あらかじめＣＰＵによって設定しておく、
ビデオレジスタについても、あらかじめ、希望の値をセ
ットしておく、今、ビデオレジスタを使っての処理と、
４つのプレーン全てが許可されているとして、ＣＰＵか
らビデオメモリーをリードすることによって、まずプレ
ーンＡ７とビデオレジスタＡ３の内容な読み、ビデオデ
ータ処理回路２０１で、両方の内容を、対応する全ビッ
トについて比較し、いったん記憶しておき、次にプレー
ンＢ８とビデオレジスタＢ４の内容を読み出し、比較し
、前回の、プレーンＡ７とビデオレジスタＡ３のいった
ん記憶した比較結果とも比較し、その結果をまた、いっ
たん記憶する。モして次に、プレーンＣ９とビデオレジ
スタＣ５についても同じように比較し、前回までの比較
結果と、再び比較して、いったん記憶する。最後にプレ
ーンＤＩＯとビデオレジスタＤ６についても同様のこと
を行ない、最終的に、４つのプレーン全部についての比
較結果がＣＰＵのリードデータとして読み取られる。こ
の間、リードライトタイミング回路は、各プレーン２０
７〜２１０、各ビデオレジスタ２０３〜２０６、ビデオ
データ処理回路に、読み出し、比較のためのコントロー
ル信号を送るとともに、ＣＰＵに対しても、適当な長さ
のウェイト信号２１４を送っている。この動作を実現す
るためのビデオデータ処理回路２０１の詳しい回路例を
第３図に示す、８３図において信号ＶＤＳはプレーンか
ら読み出されたデータのあるビットの信号でＴＤは、そ
のビットに対応するビデオレジスタから読み出されたビ
ットの信号であり、ＣＲＭは、その両者を比較した結果
出力で、ＣＰＵに読み取られるビットデータの１つであ
る。ラッチ回路１０３は、通常はリセット状態で、出力
ＣＲＭはｒｌＪになっている。ＣＰＵのリードが発生し
た時にラッチ回路１０３は許可され、プレーンから読み
出されたビットデータＶＤＳと、それに対応するビデオ
レジスタのビットデータＴＤが、同じ値であった時に排
他的論理Ｎ０ＲＩ　Ｏ１の出力は「１」となり、ＣＲＭ
の初期値がｒｌＪであるので、ＮＡＮＤ　Ｉ　Ｏ２の出
力は「０」となり、その時、タイミングパルスＲＤＴＨ
は「０」から「１」に変化して、ＮＡＮＤ１０２の出力
「０」をラッチし、ＣＲＭは、「１」のままとなる、そ
して、次のプレーンから読み出されたビットデータと、
ビデオレジスタのビットデータの値が再び排他的論理Ｎ
ＯＲ１０１を通り、現在ラッチされている前回の比較結
果のＣＲＭ　ｒｌＪ　とがＮＡＮＤ１０２ｔａって、Ｉ
ｎい比較結果として、ラッチされる。これが、許可され
たプレーン全てについて行なわれ、全てのプレーンにつ
いてプレーンの読み出されたビットデータと、それに対
応するビデオレジスタのビットデータとが、等しかった
場合についてのみ、最終的にＣＲＭはｒｌＪとなり、ｌ
プレーンでも不一致であった場合にはｒＯＪとなり、Ｃ
ＰＵは、その結果を読み取り、ＣＰＵのリードサイクル
が終了すると、ラッチ回路１０３は再びリセットされ。

次のＣＰＵのリードの発生を待っている。第３図では、
１ビツトについての回路例を示したが、これを、８ビツ
ト、１６ビツト又はそれ以上に並列にすることによって
、一度に多数のビットを処理することができる。

では次に、ビデオレジスタの内容をそのままプレーンに
書き込むモードの時の、ＣＰ　Ｕ＠ｊ込み動作を、Ｉ＠
２図の例で説明する。ＣＰＵからの書き込み動作が始ま
ると、リードライトタイミング発生回路は、ビデオレジ
スタＡ３の内容を、ビデオデータ処理回路２０１に送る
ための信号を発生する。ビデオレジスタＡ３の内容は、
ビデオデータ処理回路２０１を通って、そのままプレー
ンＡ７の入力データとなり、書き込まれる。同様の動作
がプレーンＢ７、ビデオレジスタＢ４から、プレーンＤ
ＩＯ、ビデオレジスタＤ６まで順次行なわれる０次に、
ビデオレジスタの内容と、ビデオメモリーの内容を１選
択して、その結果をビデオメモリーに書き込むモードに
ついて、第２図の例で説明する。ＣＰＵの書き込み動作
が始まると、ＣＰＵの書き込みデータは、ビデオデータ
処理回路にラッチされる。まず、プレーンＡ７と、ビデ
オレジスタＡ３の内容が読み出され、先にラッチされた
、書き込みデータによって、プレーンのデータか、ビデ
オレジスタのデータかを選択させ、その結果をプレーン
Ａ７に書き込む、同様の動作を、他の３ブレーン、３ビ
デオレジスタについても行ない、−回のＣＰＵＩＦき込
み動作が終了する。

リードライトタイミング発生回路２０２は、２つのモー
ドにおける、ｃｐｔｒＩ＆込みのためのタイミング信号
を生成するとともに、ＣＰＵに対して、適当な幅のウェ
イト信号２１４を発生する。ＣＰＵが、ビデオレジスタ
を使ってビデオメモリーにデータを書き込む際の、ビデ
オデータ処理回路の詳しい回路例を第４図に示す、第４
図において、ＶＤＳは、プレーンから読み出されたデー
タのあるビット信号で、ＴＤは、そのビットに対応する
ビデオレジスタから読み出されたピットの信号で、ＤＢ
は、それに対応するＣＰＵの書き込みデータのビット信
号である。ＴＷは、それらのビット信号によって作られ
る新しいビデオメモリーへの書き込みデータのビット信
号である。ビデオレジスタの内容を、そのままプレーン
へ書き込むモードの時、ＲＭＷ信号は「０」になってお
り、従って、データセレクタ１１４は、ビデオレジスタ
のデータピッ）ＴＤを選択して、ラッチ回路１１５に送
っている。ラッチ回路１１５の出力ＴＷは、そのまま、
その時に許可されているプレーンに書き込まれ、動作は
、次のプレーンに対応するビデオレジスタのデータを読
み込み、それに対応するプレーンに書き込む、同じ動作
を、許可された全てのプレーンについて順次に行なう０
次に、ビデオメモリーの内容と、ビデオレジスタの内容
を選択して書き込むモードにおいて、この時は、ＲＭＷ
は、ｒｌＪとなっており、データセレクタ１１４は、デ
ータセレクタ１１２の出力のインバータ１１３を通した
信号を選択している。ＣＰＵの書き込みデータＤＢは、
書き込み動作の開始時にラッチ回路１１１にラッチされ
、その出力は、データセレクタ１１２の選択信号となっ
て、ビデオメモリーのデータＶＤＳと、ビデオレジスタ
ＴＤのどちらかを選択するようになっている。もしＣＰ
Ｕ書き込みデータが「０」ならば、現状のビデオメモリ
ーのデータ全ットを選し、再び、同じプレーンに書き込
み、もし、ＣＰＵの書き込みデータがｒｌＪならばビデ
オレジスタのデータビットを対応するプレーンに書き込
むことになる。この動作を、許可された全プレーンにつ
いて、順次行ない最後のプレーンの処理が終了した時点
で、１回の書き込み動作が終了する。第４図においては
、１ビツトの回路について説明したが、８ビツト、１６
ビツト又はそれ以上に拡張し、並列処理をすることも可
能である。

（発明の効果）以上説明したような本発明の機能を使うことによって、
例えば、画面の境界線のデータをビデオレジスタにセッ
トしておき、ＣＰＵが、ビデオメモリーを順にリードし
てゆき、ビデオレジスタの内容とビデオメモリーの内容
が一致した時に、そこを視線と判断することが容易にで
きる。また、画面をある色、又は、あるパターンでぬり
つぶす時は、ビデオレジスタに希望のパターンをセット
し、希望のプレーンに書き込むことによって、容易にぬ
りつぶしができる。又、ビデオレジスタの内容と、ビデ
オメモリーの内容を選択して書き込むモードを利用すれ
ば、現在表示されている絵の、後に色や、パターンをぬ
るとか、その絵の部分だけ１色や、パターンをぬるとい
う動作が容易に行なえるようになる。

【図面の簡単な説明】

！ｓ１図は、本発明の一実施例の概略を示すブロック図
である。第２図は、本発明の実施例のさらに詳細なブロック図で
ある。＃３ｖ！Ｊは、！ｓ２図の、ビデオデータ処理回路２０
１の、ＣＰＵリード時の、１ビツト当たりの回路例を示
した図である。第４図は、第２図のビデオデータ処理回
路２０１の、ＣＰＵライト時の、１ビツト当たりの回路
例を示した図である。２０１・・ビデオデータ処理回路２０２・・リードライトタイミング発生回路２０３〜２
０６・・ビデオレジスタＡＮＤ２０７〜２１０・・ビデ
オメモリーブレーン−Ｄ手続補正書（自発）１．　事件の表示昭和６２年　特許ｌ１ｌＩ第　１０５３７１　　号２、
発明の名称表示装置３、補正する者事件との関係　　出願人東京都新宿区西新宿２丁目４番１号（２３６）セイコーエプソン株式会社代表取締役　　　服　部　−部４、代理人〒１０４　　東京都中央区京橋２丁目６番２１号株式会
社服部セイコー内　最上特許本務所５、補正の対称

Claims

【特許請求の範囲】

特定の色情報を出力するための複数のレジスタ群と、該
レジスタ群の中から必要な物を選択するための情報を前
記レジスタ群に供給するビデオＲＡＭとを有することを
特徴とする表示装置。