JPS63292347A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリアクセス方式に関し、特に画像処理等に
好適な、二次元・ビット境界可変のメモリを実現可能な
メモリアクセス方式に関する。

従来技術 従来のメモリ素子、例えば、３２にバイトＳＲＡＭは、
第９図に示す如きブロック構成となっていた６図におい
て、５１と５８はアドレスバッファ、５２はロウデコー
ダ、５３は５１２Ｘ６４Ｘ８ビツトのメモリセルアレイ
、５４はＩ１０ゲート、５５は入出力バッファ、５６は
コラムデコーダ、５７は入力バッファを示している。

上述の如く構成された従来のメモリ素子は、メモリセル
アレイ５３において、５１２Ｘ６４（ビット）×８（層
）という擬似三次元構造をとっているために、２５６に
ビットをアクセスするのにアドレスラインが１５本で済
むという長所がある。しかし、その反面、８ビット境界
単位でなければアクセスできないという欠点がある。

例えば、第１０図に示す如き連続した８バイトのデータ
中の８ビツトをアクセスする場合、ａ３のｂ７〜ｂｏへ
のアクセスは効率的に行われるが、ａ３のｂ５〜ｂＯと
ａ４のｂ７〜ｂ６の合せて８ビツトへのアクセスを行う
場合には、まず、ａ３のｂ７〜ｂｏをアクセスし、次に
ａ４のｂ７〜ｂＯをアクセスしなければならず、しかも
、それ等のビット処理はソフトウェアで行わなければな
らなかった。

同様に、ａｏ＝ａ７のｂ２（合せて８ビツト）のみをア
クセスする場合も、ビット処理はソフトウェアで行わな
ければならず、しかも、メモリを少なくとも８回アクセ
スしなければならなかった。

なお、上述の例は、いずれも、８ビット出力のメモリの
場合の話である。

目　　　　　的 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のメモリ素子のアクセス方式におけ
る上述の如き問題を解消し、特に画像処理等に好適な、
二次元・ビット境界可変のメモリを実現可能なメモリア
クセス方式を提供することにある。

構　　　成 本発明の上述の目的は、二次元構造を有するメモリ素子
をアクセスするメモリアクセス方式において、第一次元
方向の大きさを設定するステップと、アクセスアドレス
を上記第一次元方向の大きさで除して、第一次元方向お
よび第二次元方向のアドレスに変換するステップとを有
することを特徴とするメモリアクセス方式により達成さ
れる。

以下５本発明の構成を、実施例に基づいてより詳細に説
明する。

第２図は本発明の一実施例である６４にバイトＳＲＡＭ
のブロック構成図であり、ここでは、１０２４Ｘ５１２
ドツト以下の画像データ１枚分に相当する。

図において、１１はＸ−Ｙデコーダで、Ｘ軸最大値ライ
ト・イネーブル信号（ＮＷＥ信号）がＯＮかＯＦＦかに
より、アクセス対象であるメモリ素子内のアドレス配置
（ｘ、Ｙ方向の大きさ）を設定するとともに、後述する
ＡＥ端子がＯＮかＯＦＦかにより、アクセス方向をＸ方
向またはＹ方向に設定する機能を有する。すなわち、本
デコーダ素子１１がチップセレクトされたときに、上記
ＮＷＥ信号がＯＮであれば、Ａ６〜Ａ、からＸ軸方向の
最大値を入力する。また、この素子がチップセレクトさ
れたときに、上記ＮＷＥ信号がＯＦＦであれば、Ａ０〜
Ａｉｓからアドレスを入力する。

また、　１２はＸ軸アドレスバッファで、８０〜Ｂ。

の値を保持する。　１３は加算器で加算イネーブル端子
（ＡＥ）がＯＮのときは、上記Ｘ軸アドレスバッファ１
２と後述するカウンタ２１に保持されている値を加算し
、上記ＡＥ端子がＯＦＦのときは、上記Ｘ軸アドレスバ
ッファ１２に保持されている値をそのまま出力する機能
を有する。１４はロウデコーダで、上記加算器１３から
与えられた番号のロウライン（Ｘ　Ｏ〜Ｘ１ｌ１１）を
ＯＮにする機能を有する。

前出の２１はカウンタで、クロック（ＣＬ　Ｋ）パルス
入力毎に０〜７の値をインクリメントしながら保持する
機能を有する。２２はＹ軸アドレスバッファで、００〜
Ｃ１の値を保持する。２０は加算器でＡＥ端子がＯＮの
ときは、上記Ｙ軸アドレスバッファ２２とカウンタ２１
に保持されている値を加算し。

上記に丁端子がＯＦＦのときは、上記Ｙ軸アドレスバッ
ファ２２に保持されている値をそのまま出方する機能を
有する。１８はコラムデコーダで、上記加算器２０から
与えられた番号のコラムライン（’ｔ’。

〜ｙ　ｓ　−）をＯＮにする機能を有する。

また、１５はメモリセルを示しており、ここでは１０２
４　Ｘ　５１２ビツトのマトリクス構造になっており、
ロウラインとコラムラインの交点のビット情報を入出力
する。１６はシフトレジスタで、ＣＬＫパルス入力毎に
レジスタ内容を１ビツトシフトして。

最下位ビット情報を上記メモリセル１５とやり取りする
機能を有する。　１７はＩ１０ゲート兼人出カバッファ
であり、入力バッファ１９の状態を読んで。

入力であればり、〜Ｄ７のデータを入力し、上記シフト
レジスタ１６に出力し、出力であれば、上記シフトレジ
スタ１６の内容をＤ０〜Ｄ７に出力する。

第１図に１本実施例の動作フローチャートを示す。以下
、第１図、第２図に基づいて、本実施例のメモリ素子の
動作を説明する。

まず、前述のＮＷＥ信号がＯＮか否かを判定しくステッ
プ６１）、ＯＮである場合は、Ａ０〜Ａ、からＸ軸方向
の最大値を取込み、この値に１を加えて（この値を「Ｎ
」とする）保持して（ステップ６２）、動作を終了する
。上記ステップ６１で、ＮＷＥ信号がＯＦＦである場合
は、ライト（入力）動作かリード（出力）動作かを判定
しくステップ６３）、ライト動作であればり。−Ｄ７か
らデータを取込み、シフトレジスタ１６にセットする（
ステップ６４）。

また、Ａ０〜Ａ、からアドレスを取込み、上記Ｎで除算
して剰余を８０〜Ｂ、へ、商をＣ０〜Ｃ６へ出力する（
ステップ６５）０次に、ステップ６６で、商が５１２未
満かどうかをチェックし、Ｎｏであればオーバーフロー
をＯＮにする（ステップ６７）。上記ステップ６６で、
商が５１２未満であれば、Ｘ、Ｙアドレスを、デコーダ
１４．１８によりそれぞれロウライン、コラムラインに
デコードしくステップ６８）。

メモリセル１５とシフトレジスタ１６間で、１ビツトデ
ータをやり取りする（ステップ６９）。

８ビツト処理が終了するまでは（ステップ７０）、前記
ＡＥ端子をチェックしくステップ７１）、　Ｘアドレス
またはＹアドレスを＋１しつつ（ステップ７２゜７３）
、シフトレジスタ１６を１ビツトシフトさせて、８ビツ
トに達するまで継続する。８ビツト処理すると（ステッ
プ７０）、処理終了となる。

リード動作の場合は、ステップ６４のデータ取込みがな
くなり、代りに、ステップ７５のシフトレジスタ１６の
内容の出力が加わる。

第３図は上述の実施例に示したメモリ素子を組込んだシ
ステム構築例を示すものであり、１は上記メモリ素子、
２は通常の作業用ＲＡＭ、３はプログラム等の入ったＲ
ＯＭ、４はシステム全体の制御を行うＣＰＵ、５は入力
機器、６はディスプレイ装置、７はドツト印字の可能な
プリンタ、８は外部記憶装置を示している。ＣＰＵ４と
各素子等は、システムバスで接続されている。

次に、本発明のメモリ素子を用いて、６４０　Ｘ　４０
０ドツトの画像を処理する具体例を説明する。ＣＰＵ側
からの動作フローチャートを第４図に示す。

ドツト位置のアドレスは、第５図のようになる。

まず、ＣＰＵは前記ＮＷＥ信号をＯＮにして、Ｘ軸方向
最大値として６３９というデータを出方する（ステップ
８１）。これにより、Ｘ軸方向が６４０以上のアドレス
から始まるメモリをアクセスしなくなる。但し、入力し
たアドレスは、連続した値として処理できる。次に、Ｃ
ＰＵは、アクセス方向を、Ｘ方向であれば前記ＡＥ端子
をＯＮにし、また、Ｙ方向であればこれをＯＦＦにする
ことによって設定する（ステップ８２〜８４）。

オーバーフロー（ＯＦ）がＯＮか否かをチェックしくス
テップ８６）、ＯＮであれば、エラー処理を行う（ステ
ップ８７）。ＯＦＦであれば、次の処理に進む（ステッ
プ８８．８９）。

以下、本実施例のアクセス方式と、先に説明した従来の
アクセス方式との具体的比較を行う。

（１）１７１８〜１７２５番地の内容を読む場合：〈従
来方式〉 ２１４番地の内容を　８ビット読み、左に６ビツトシフ
トした値を保持しておく８次に２１５番地の内容を８ビ
ット読み、右に２ビツトシフトさせ、保持していた値と
合成する。

く本実施例の方式〉 ＡＥ端子がＯＦＦの状態であれば、これをＯＮにし、１
７１８番地の内容を８ビット読む。

（２）６４１番地から始まる縦８ビツトの値を読む場合
： 〈従来方式〉 ８０番地の内容を８ビット読み、ビット６を保持してお
く０次に（８０＋　６４０）番地の内容を８ビット読み
、ビット６を保持しておく。以下同様に、（８０＋　６
４０　ｘ　７）番地の内容のビット６までを得たら、そ
れ等のビット情報を合成する。

く本実施例の方式〉 ＡＥ端子がＯＮの状態であれば、これをＯＦＦにしくτ
下をＯＮにする）、　６４１番地の内容を８ビット読む
。

上記例（１）では、本発明の方式が、任意のアドレスか
らのアクセスが可能であることを示している。また、例
（２）では１本発明の方式が、縦横双方向のアクセスが
簡単に変更でき、しかも、同一の処理形態でアクセスで
きることを示している。

次に、本発明のメモリ素子を用いた漢字キャラクタＲＯ
Ｍの実施例を示す。ブロック構成図を第６図に、文字フ
ォントの一例を第８図に示す。第６図における構成要Ｊ
ｉ　３１〜４２は、それぞれ、先に示した構成要素１１
〜２２（第２図参照）に対応している。但し、Ｘ−Ｙデ
コーダ３１の機能は、以下に説明する如きものである。

すなわち、本実施例において、メモリセル３５が第２図
に示したメモリセル１５と同様の容量を有するものとす
ると、１６Ｘ１６ドツトの漢字フォントが２０４８（６
４ｘ　３２）個人る。−文字のフォントを、例えば、第
８図に示すように表わす場合、ロウスキャンを行うには
、前述のＡＥ端子をＯＮにする。このとき、２５６番地
の内容を読むと、Ｙ２の値である（２１ａｔｓが得られ
る。また、コラムスキャンを行うには、ＡＥ端子をＯＦ
Ｆにする。このとき、５番地の内容を読むと、Ｘ、の値
である（４Ｆ）１Ｇが得られる。つまり、上記Ｘ−Ｙデ
コーダ３１の機能は、Ａ、〜Ａ工、のアドレスを得たと
き、ＡＥ端子がＯＮであれば、第７図（ａ）に示す如く
、Ｂ、〜Ｂ２をＯＦＦにしてＡａ〜Ａ、をＢ３〜Ｂ９に
接続、Ａ７〜Ａ工、をＣ０〜Ｃ８に接続し、また、ＡＥ
端子がＯＦＦであれば、第７図（ｂ）に示す如く、Ａ０
〜Ａ、をＢ０〜Ｂ、に接続、Ｃ０〜Ｃ２をＯＦＦにして
、Ａ工。

〜Ａ工、をＣ１〜Ｃ８に接続するというものである。

これにより、いずれの場合にもアドレスの下位３ビツト
をマスクするので、一般的なＣＰＵの１６本のアドレス
で、６４にバイト（１０２４Ｘ　５１２　ドツト）のメ
モリを、ロウ・コラム方向とも、Ｘ、３．　Ｙ、を起点
とする８ビツト毎にアクセスすることが可能となり、簡
単な処理で、一つのフォントから樅書き用と横書き用の
両方のフォントが得られるという効果がある。

上記実施例は、本発明の一例として示したものであり、
本発明はこれに限定されるべきものではないことは言う
までもない。

効　　　果 以上述べた如く、本発明によれば、二次元構造を有する
メモリ素子をアクセスするメモリアクセス方式において
、第一次元方向の大きさを設定するステップと、アクセ
スアドレスを上記第一次元方向の大きさで除して、第一
次元方向および第二次元方向のアドレスに変換するステ
ップとを有する如く構成したので、特に画像処理等に好
適な、二次元・ビット境界可変のメモリを実現可能なメ
モリアクセス方式を実現できるという顕著な効果を奏す
るものである。

【図面の簡単な説明】

第１図は本発明の一実施例の動作を示すフローチャート
、第２図は実施例である６４にバイトＳＲＡＭのブロッ
ク構成図、第３図は第２図に示したメモリ素子を組込ん
だシステム構築例を示す構成図、第４＠は本発明の他の
実施例の動作を示すフローチャート、第５図は第４図に
示した実施例のドツト位置のアドレスを示す図、第６図
は本発明の他の実施例である漢字キャラクタＲＯＭのブ
ロック構成図、第７図はその動作を説明する図、第８図
は文字フォントの一例を示す図、第９図は従来のメモリ
素子の構成図、第１０図は従来技術による連続した８バ
イトのデータ中の８ビツトをアクセスする場合の動作説
明図である。 １１、３１：　Ｘ−Ｙデコーダ、１２．３２：　Ｘ軸ア
ドレスバッファ、１３．３３：加算器、１４．３４：ロ
ウデコーダ、１５，３５：メモリセル、１６，３６：シ
フトレジスタ、１７．３７　：　Ｉ　１０ゲ一ト兼人出
カバソファ。 １８．３８：コラムデコーダ、　１９．３９：入力バッ
ファ、２０．４０：加算器、２１．４Ｎカウンタ、２２
．４２：Ｙ軸アドレスバッファ、６１〜７５．８１〜８
９：処理ステップ・ 特許出願人　株式会社　リ　コ　− °ゝ弓゛。 第　　　３　　図 生 第　　　ヰ　　　図 ＞　ｆＸ； 一ノｐｐ 第７図 第　　　８　　　図 さ く　　　　　■ アａ１ ド　　ぺ２ し　　ａ３ スａ４ 感５ 第　　　１０　　　図 ビット ｂ７舅め糾昭ｂ２ｂ１述

Claims (2)

【特許請求の範囲】
1. （１）二次元構造を有するメモリ素子をアクセスするメ
   モリアクセス方式において、第一次元方向の大きさを設
   定するステップと、アクセスアドレスを上記第一次元方
   向の大きさで除して、第一次元方向および第二次元方向
   のアドレスに変換するステップとを有することを特徴と
   するメモリアクセス方式。
2. （２）前記アクセスアドレスを上記第一次元方向の大き
   さで除して、第一次元方向および第二次元方向のアドレ
   スに変換するステップが、第一次元または第二次元方向
   のアドレスの任意の数の下位ビットをオフとすることに
   より、第一次元または第二次元方向のアドレスを間欠的
   にアクセスすることを特徴とする、特許請求の範囲第１
   項記載のメモリアクセス方式。