JPH03252884A - 塗りつぶし回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、デジタルＰＰＣ、ワードプロセッサ、ディス
クトップパブリッシング（ＤＴＰ）ミクストモードファ
クシミリまたは軽印刷などのイメージデータの処理回路
に関し、詳しくは閉じた図形内の塗りつぶし処理を行う
塗りつぶし回路に関する。

（ロ）従来の技術 アウトラインフォントなどのように、だ円や多角形の内
部、更に、一般的には線分で囲まれた閉じた領域を特定
の色等で塗りつぶしていく方法がある。例えば、エツジ
・フラグ・アルゴリズムのように、任意の位置にある２
つのビットが”１″′の状態であり、この２ビット間デ
ータが“Ｏ”の状態である場合に、この２ビット間のデ
ータを反転処理するものである。

従来の斯る塗りつぶし回路を第９図ないし第１１図に従
い説明する。

第９図は全体構成を示すブロック図、第１０図は閉図形
塗りつぶし装置の要部ブロック図、第１１図はタイミン
グチャートである。

第９図に示す画像メモリ（２０）には、所与の閉図形領
域の外形線を表わすデータ並びに塗りつぶし処理が行わ
れた画素データが書き込まれる。

この画像メモリ（２０）から入出力バス（２３）を介し
て、外形線データが閉図形塗りつぶし装置（２５）にア
ドレスデータとして与えられる。即ち、マイクロコンピ
ュータ等からなるＣＰＵ制御のビット巾に合せた、例え
ば、８ビツトの外形線データ閉図形塗りつぶし装置（２
５）に与えられる。このデータは、まず、図示しないア
ドレス演算回路より画像メモリ（２０）のアドレスが第
１１図に示すように、入出力バス（２３）に与えられ、
そして、そのアドレスのデータが画像メモリ（２０）よ
り読み出される。続いて、このデータが第１１図の制御
信号Ｓ１の′″Ｈｉ″′Ｈｉ″′期間ス（２３）を介し
て、ラッチ回路（２６）に与えられる。このラッチ回路
（２６）に入力されたデータが、フィルパターンを記憶
したフィルメモリ（２７）ヘアドレスとして出力される
６そして、フィルメモリ（２７）では、アドレス入力に
対応したフィルパターンを読み出し、入力されたデータ
に対応して塗りつぶし画素を付加した画素データがラッ
チ回路（２８）へ出力される。そして、アドレス演算回
路が読み出した位置と同じ位置のアドレスを指定し、第
１１図の制御信号Ｓ２が”Ｈｉ″′の期間にラッチ回路
（２８）から入出力バス（２３）を介して１画像メモリ
（２０）へ塗りつぶし処理が行われた画像データが書き
込まれる。

ところで、上述した従来の塗りつぶし回路においては、
塗りつぶし処理を高速に行うために、括に処理できるビ
ット数に応じた全ての組合わせのパターンをフィルメモ
リ（２７）に記憶させている。即ち、−括処理できるビ
ット数をＮとすると、２１ＮＯ＋１ＸＮのパターンをフ
ィルメモリ　（２７）に記憶させている。

（ハ）発明が解決しようとする課題 前述したように、フィルパターンを記憶するメモリは、
−括処理するビット数に対応した全てのパターンを記憶
する必要があるため、例えば、括に８ビツトのデータを
処理する場合、２１１Ｓ４１１Ｘ８＝５１２バイトのリ
ード・オンリー・メモリ（以下、ＲＯＭと略記する。）
が必要になる。特に、昨今、制御回路として使用される
マイクロコンピュータも８ビツトから１６ビツト、３２
ビツトと一括処理するビット数が多くなっている。

従って、この回路を半導体で集積化、即ちＬＳＩ化を図
る場合、半導体素子の面積が増大すると共に、制御回路
として用いるマイクロコンピュータのビット巾に対応し
たＲＯＭをその都度準備する必要があり、回路設計上の
汎用性が良くないなどの問題があった。

本発明は、上述した従来の問題点に鑑みなされたものに
して、−括処理するビット数が増大しても、小容量のＲ
ＯＭで塗りつぶし処理が可能であると共に、処理するビ
ット数の変更に容易に対応できる塗りつぶし回路を提供
することをその課題とする。

（ニ）課題を解決するための手段 本発明は、所与の閉鎖域図形の外形綿を表わすデータが
書き込まれた画像メモリと、この画像メモリから一括処
理するＮビットのデータを読み出す読み出し手段と、こ
の読み出されたＮビットのデータをＭ（Ｍ≦Ｎ）ビット
に分割する手段と、前記Ｎビットのデータに対応したフ
ィルパターンが記憶され、Ｍ＋１の入力とＭ＋１の出力
を有する複数のフィルメモリと、前記分割された上位側
Ｎビットのデータから奇数偶数のフラグを連鎖させてコ
ンティニューフラグを設定する手段と、前記分割された
最下位側のＮビットのデータから次のＮビット処理のた
めの最下位の奇数偶数のコンティニューフラグを設定す
る手段とを備え、コンティニューフラグ及び分割された
Ｎビットデータを順次複数のフィルメモリに入力するこ
とを特徴とする。

（ホ）作用 本発明は、−括処理されるＮビットを任意のＮビットず
つに分割し、メモリとして２１ｖゝ１）×ＦＭｉｌ＋　
の容量のちのを複数（Ｎ／Ｍ）個用量し、その分割され
たＮビットの値をアドレスとすることで、各メモリを順
次アクセスして、Ｎビットの画素データ塗りつぶし処理
を行う。従って、各メモリ容量は従来に比して大幅に削
減でき、小容量のＲＯＭ、又はプログラマブルロジック
アレイ、あるいは論理ゲートにより構成が可能となり、
ＬＳＩの面積を小さく、且つ処理スピードを早くできる
。また、−括処理するビット数の増大に対しては、メモ
リの個数を増加させることで容易に対応できる。

（へ）実施例 以下、本発明の一実施例を第１図ないし第８図に従い説
明する。

第１図は本発明の実施例を示すブロック図であり、この
第１図に示すように、外形線発生回路（１）には、塗り
つぶすべき閉鎖領域図形の頂点座標（Ｘ、Ｙ）が順次、
外部より入力される。

この回路（１）は、入力に基づき、各頂点を結ぶ線分の
座標、即ち外形線座標を順次発生し、画像メモリ（２）
内の第１のフレームメモリ（３）上に外形線を示す画素
情報を書き込んでいく。

この一連の作業は、書き込みのための制御回路（５）の
制御の下で実行されるが、この際発生される外形線座標
は、第３図に示すように、−本の線分に由来する画素が
完全な水平線分の場合を除いては、水平方向に２つ以上
連続しない様に発生される。

そして、第１のフレームメモリ（３）への外形線の書き
込みが終了した時点で、制御回路（５）は読み出しのた
めの制御の下に移り、実際の塗りつぶし動作へ移行する
。

第４図（ａ）に示すように前記第１のフレームメモリ（
３）上の領域Ａ内の全ての画素データは、図上左上の座
標αｆＸｓ、Ｙｓ）で表わされる点より順次水平方向へ
Ｎビット、本実施例においては８ビツト、垂直方向へＭ
ライン、本実施例においては１ラインの画素ブロック単
位アドレス演算回路（６）により、第１のフレームメモ
リ（３）の所定アドレスが演算されて読み出され、入出
力バス（７）を介して塗りつぶし回路（１０）へ入力さ
れる。

塗りつぶし回路（１０）では、−括して読み出された８
ビツトのデータを複数に、本実施例では４ビツトづつ上
位桁と下位桁に分割し、夫々アドレスラッチ回路（１１
）　　（１２）に入力される。

本実施例では、２１４＋１１　×（４＋１）即ち、３２
バイトの記憶容量のＲＯＭからなる２つのフィルメモリ
（１３）　　（１４）が設けられている。そして、この
フィルメモリ（１３）　　（１４）には、第５図に示す
ように４ビツトのデータに対応したフィルパターンが記
憶される。前述したラッチ回路（１１）　　（１２）か
らの４ビツトの画素データとコンティニューフラグ（Ｆ
Ｌ）がアドレスとして入力され、塗りつぶし画素を付加
した画素データ（００〜０３）と下位のフィルメモリへ
コンティニューフラグ（ＦＬ）を出力する。

このコンティニューフラグ（ＦＬ）は、上位のフィルメ
モリが奇数番目のパターンで終っているか否かをチエツ
クし、下位のフィルメモリが奇数番目から始まるか偶数
番目から始まるかを示し、奇数番目から始まる場合には
、塗りつぶしが始まることを示すものである。即ち、次
のデータの塗りつぶしが継続状態か否かを指示するため
のものである。

尚、前述したフィルメモリは、入力された画素情報に基
づき、同一ライン上の最初の、もしくは奇数番目に書き
込ました画素から、２番目の、もしくは偶数番目までの
書き込まれた画素までを全て書き込まれた画素として出
力する為の変換テーブルである。

このフィルメモリ（１３）　　（１４）からの出力は、
−旦ラッチ回路（１５）でラッチされ、２個のフィルメ
モリ（１３）　　（１４）の出力、即ち８ビツトの変換
データがラッチ回路（１５）から第１のフレームメモリ
（３）から読み出した同じ位置にアドレス演算回路（６
）にてアドレス指示された第２のフレームメモリ（４）
上の座標位置に書き込まれる。

更に、下位側のフィルメモリ（１４）からのコンティニ
ューフラグ（ＦＬ）はラッチ回路（１６）に与えられ、
そして、このラッチ回路（１６）から上位側のフィルメ
モリ　（１５）ヘアドレス（１４）として与えられる。

以下、読み出し一変換一書き込みを順次、領域Ａ上の右
下の座標β（ＸＥ、ＹＥ）で表わされる点まで繰り返す
ことにより、第４図（ｂ）に示すように、前記第２のフ
レームメモリ（４）上に第１のフレームメモリ　（３）
上に外形線として描かれた閉図形領域（Ａ）の内側を塗
りつぶした図形が描画される。

第５図は、Ｎ＝４の時のフィリングメモリのテーブルで
ある。（ａ）はＦＬ　（Ｉ４）＝０の場合、（ｂ）はＦ
Ｌ　（Ｉ４”）＝１の場合である。

この第５図中１は画素の書き込み、′０″は画素が書き
込まれてないことを表わす。このフィリングテーブルは
、最初に見つけた′ｌ”、もしくは奇数回目の″′１′
″以降を′１”で満たすと共に、コンティニューフラグ
（ＦＬ）を”１″′とし、そして次に”　１″′を見つ
けた時点でコンティニューフラグ（ＦＬ）を′０″にも
どし、その次以降は”０”を出力するよう構成されてい
る。

第６図はフィルメモリの具体的回路を示し、１０〜工３
へは第１のフレームメモリ（３）から出力される４ビツ
トデータが、工４へはコンティニューフラグ（ＦＬ）が
夫々与えられる。

このフィルメモリは、第５図に示すフィリングテーブル
に示すように、各アドレス入力に対応した出力００−０
３およびＰＬが出力されるように、各データ線が所定の
論理回路に接続されている。

次に、第２図のタイミング図に従い塗りつぶし回路（１
０）と画像メモリ（２）とのアドレスおよびデータの関
係につき説明する。

制御回路（５）からのクロック信号に同期して、アドレ
ス演算回路（６）は、第１フレームメモリ（３）の所定
アドレスを出力し、第１フレームメモリ（３）から８ビ
ツトの画像データが出力される。そしてその８ビツトの
データの上位４ビツトが制御信号Ｓ１の立上がりでラッ
チ回路（１１）に入力され、ラッチ回路（１１）からフ
ィルメモリ　（１３）ヘアドレスデータとして与えられ
る。

続いて、制御信号Ｓ２の立上がりで、下位の４ビツトが
ラッチ回路（１２）に人力され、ラッチ回路（１２）か
らフィルメモリ（１４）ヘアドレスデータとして与えら
れる。

続いて、アドレス演算回路（６）は第２のフレームメモ
リ　（４）に塗りつぶしデータが付加された画素データ
を書き込むための所定アドレスを入出力バスに出力する
。

一方、制御信号Ｓ４の立上がりでラッチ回路（１５）に
フィルメモリ（１３）　！３よび（１４）からの出力が
ラッチされ、そして、このラッチ回路（１５）からアド
レス演算回路（６）にてアドレス指定された第２のフレ
ームメモリ（４）の所定番地に塗りつぶし処理が行われ
た画素データが書き込まれる。また、ラッチ回路（１５
）が各データを取込んだ後、次のパターンのために、制
御信号Ｓ３の立上がりでフィルメモリ（１４）のＦＬ入
出力ラッチ回路（１６）にラッチされる。

そして、このラッチ回路（１６）は、水平ラインのスタ
ート点のみに、アクティブとなる制御信号Ｓ５により初
期化される。

第７図にＮ＝８、Ｍ　＝　４のときの塗りつぶし処理の
具体例を示す。

この図において、（ａ）は第１のフレームメモリ（３）
上に書き込まれた画素情報を模式的に示したものであり
、（ｂ）は実際にフィルメモリ（１３）　　（１４）に
入力されるデータ、（ｃ）はフィルメモリ（１３）　　
（１４）から出力され、そして、フィルメモリ　（１３
）　　（１４）に入力されるコンティニューフラグ（Ｆ
Ｌ）、（ｄ）はフィルメモリ（１３）　　（１４）から
の出力、（ｅ）は第２のフレームメモリ（４）に書き込
まれた画素情報を模式的に示したものであり、ここで使
われるフィルメモリ（１３）　　（１４）は第５図に示
したものである。二の図から分るように、飛び飛びの画
素情報とじて与えられたものがフィルメモリ　（１３）
　　（１４）ヲ介すことにより塗りつぶすべき箇所のみ
塗りつぶしたちのとして第２のフレームメモリ（４）へ
描画される。

次に、本発明の動作を第８図のフロー図に従い説明する
。

本実施例においては、第１ｊ５よび第２のフレームメモ
リ　（３）（４）は、８０Ｘ８０バイトの容量を有する
。

まず、ステップＳ１において、外形線発生回路（１）に
より、第１のフレームメモリ（３）上に描かれた第４図
（ａ）に示す閉図形塗りつぶし領域（Ａ）のスタート点
α（ＸＳ、ＹＳ）　、終了点β（ＸＥ、ＹＥ）の各座標
が設定される１本実施例ニオイテは、Ｘ５＝１００　、
ＹＳ＝５０．Ｘ５＝１００　、　ＹＥ＝１５０の各座標
が設定される。そして、フレームメモリ（３）（４）が
Ｘ座標へ８ビット同時にアクセスできる構成を取ってい
るため、ＸＳ、ＹＳの座標をアドレス演算回路（６）が
８ビツト処理が可能なように、ＸＳ、ＸＥがＸ５２＝Ｉ
ＮＴ　　（ＸＳ／８）、　　Ｘ５＝１００（ＸＥ／８）
の処理が行われ、フレームメモリ（３）（４）に対応し
たアドレスに変換される。

続いて、ステップＳ２において、Ｙ方向の変数Ｙ値の初
期化を行い、ステップＳ３へ進む。

ステップＳ３においては、第１のフィルメモリ（１３）
のコンティニューフラグ出力のＦＬＩおよび第２のフィ
ルメモリ（１４）のコンティニューフラグ出力、即ちラ
ッチ回路（１６）の初期化を行い、夫々コンティニュー
フラグを′Ｏ″′に初期設定し、ステップＳ４に進む。

ステップＳ４では、Ｘ方向の変数Ｘ値の初期化、即ちス
タート点のＸ座標（ＸＳ）のフレームメモリ（３）に対
応したアドレスＸＳ２に設定され、ステップＳ５に進む
。

ステップＳ５では、変数Ｘ、Ｙの論理座標からＡＤ＝Ｙ
・８０＋ｘの処理を行って、フレームメモリ（３）の物
理座標を求め、変数ＡＤとして設定する。即ち、ラッチ
回路（１１）　　（１２）に入力するデータのフレーム
メモリ（３）のアドレスを求める。まず、初めはスター
ト点のｘＳのフレームメモリ（３）上のアドレスが変数
ＡＤとして設定される。

続いて、ステップＳ６において、アドレスを示す変数Ａ
Ｄに対応するデータ（ＰＴ）をフレームメモリ（３）か
ら読み出し、ラッチ回路（１１）（１２）に入力し、ス
テップＳ７のフィルメモリ（１３）　　（１４）による
塗りつぶし処理のサブルーチンへ進む。このステップＳ
６においては、第７図の（ｂ）に示す８ビツトのデータ
がフレームメモリ（３）より読み出される。

ステップＳ７のサブルーチンでは、まずステップＳ７１
において、変数ＡＤ２として、フレームメモリ（３）か
ら読み出した８ビツトの変数ＰＴの上位４ビツトが設定
される。

続いて、ステップＳ７２により、変数ＡＤ２とラッチ回
路（１６）のコンティニューフラグ（ＦＬ）（フラグＦ
ＬＩ）にて、フィルメモリ（１３）がアドレスされ、第
７図（ｄ）に示すパターン変換を行い、塗りつぶし処理
が行われた変Ｉａ　Ｐ　Ｔ　２’ｔ　得６゜例Ａ　Ｉｆ
、ＦＬ１＝Ｏ１ＡＤ２＝”０１００”のときＰＴ２は”
０１１１”となる。また、ＦＬ１＝１、ＡＤ２＝″０１
００”のときＰＴ２は”１１００”となる。

そして、ステップＳ７３において、変数ＡＤ２とフラグ
ＦＬＩにより、次パターンが１から始まるか、０から始
まるかを示すコンティニューフラグ（ＰＬ）（フラグＦ
Ｌ２）を得る。例えば、ＦＬ１＝Ｏ，ＡＤ２＝”０１０
０”のときＦＬ２は１”となる。ＦＬｌ＝１、ＡＤ２＝
”０１００”のときＦＬ２は′０″′となる。

その後、ステップＳ７４において、変数ＡＤ２としてフ
レームメモリ（３）から読み出された８ビツトの変数Ｐ
Ｔの下位４ビツトが設定される。

続いて、ステップＳ７５において、前述と同様にして変
数ＡＤ２とフラグＦＬ２によりパターン変換を行い、塗
りつぶし処理が行われた変数Ｐ　Ｔ　３を得る。

更に、ステップＳ７６において、変数ＡＤ２とフラグＦ
Ｌ２からラッチ回路（１６）にラッチされるコンティニ
ューフラグ（ＦＬ）（フラグＦＬＩ）が得られる。この
フラグＦＬＩは次パターンの処理でのステップＳ７２、
およびＳ７３の処理で使用される。

そして、ステップＳ７７において、変換されたパターン
ＰＴ２、ＰＴ３をパターンとして、ラッチ回路（１５）
に８ビツトデータとして変数ＰＴ２が設定され、サブル
ーチンが終了し、ステップＳ８へ進む。

ステップＳ８において、塗りつぶし処理の終了した８ビ
ツトデータ（ＰＴ２）を第１のフレームメモリ（４）と
同一アドレス（ＡＤ）の第２のフレームメモリ（４）に
書き込み、ステップＳ９へ進む。

ステップＳ９で、Ｘ座標を１インクリメントし、ステッ
プＳ１０でＸ座標が指定された最終点座標のＸＥ２を越
えているか否か判断される。越えていない場合には、ま
だＸ方間に処理する画素データが残存するので、ステッ
プＳ５へ戻り、前述の動作を繰り返す６ そして、ステップＳ１０でＸ座標がＸＥ２を越えていれ
ば、ステップＳｌｌに進み、Ｙ座標を１インクリメント
する。そして、ステップＳ１２において、Ｙ座標が指定
された最終点座標ＹＥを越えているか否かが判断され、
越えていない場合には、ステップＳ３へ戻り、新たなＸ
方向のラインの処理として前述した動作が再度行われる
。

そして、ステップＳ１２において、Ｙ座標が越えていれ
ば、閉図形の塗りつぶし動作が終了する。

尚、前述した実施例においては、フレームメモリから一
括処理するビット数８ビツトを４ビツトに２分割した場
合について説明したが、この処理ビット数に限らず、他
のビット数でも同様に構成することができる６例えば、
１６ビツトを一括してフレームメモリから読み出す場合
には、４ビツトのものを４個準備するだけ、簡単に対応
することができる。

また、前述したように、８ビツトを一括処理するフィル
メモリの場合には、５１２バイトのビットパターンを記
憶するメモリが必要であるが、４ビツトに分割して処理
すれば、フィルメモリとして２１４”ｌｌ　×（４４１
）、即ち３２バイトの記憶容量を有するメモリを２つ用
意すればよく、２つ合計したメモリ容量も６２バイトと
なり、メモリ容量が大幅に削減できる。

更に、フィルメモリは第６図に示すように、論理ゲート
で構成することができ、リードオンリメモリはもちろん
のこと、記憶容量が小さくて済むのでプログラマブルロ
ジックアレイで構成することができる。

（ト）発明の詳細 な説明したように、本発明は、−括処理されるＮビット
を任意のＭ（Ｎ≧Ｍ）ビットに分割し、メモリ容量とし
て２　””’　Ｘ　（Ｍｉｌｌのメモリを（Ｎ／Ｍ）個
用意し、分割されたＭビットの値をアドレスとして用い
て、各メモリを順次アクセスすることにより、Ｎビット
の画素データの塗りつぶし処理を行うので、フィルメモ
リのメモリ容量を大幅に削減でき、小容量のＲＯＭ、又
はプログラマブルロジックアレイ、あるいは論理ゲート
により構成でき、ＬＳＩの面積を小さくすることができ
る。

また、−括処理するビット数の増大に対しては、メモリ
の個数を増加させることで容易に対応でき、回路設計上
汎用性が向上する。

【図面の簡単な説明】

第１図ないし第８図は本発明の一実施例に係り、′＠１
図は本発明の塗りつぶし回路を示すブロック図、第２図
は第１図の動作タイミングチャート、第３図は第１のフ
レームメモリ上に書き込まれた直線を模式的に示した図
、第４図は外形線及びそれを基に塗りつぶされた図形を
示す模式図であり、第４図（ａ）は第１のフレームメモ
リ上に形成された画像イメージ、第４図（ｂ）は第２の
フレームメモリ上に形成された画像イメージである。第
５図はＭ＝４のときのフィリングテーブルを示す表図で
ある。第６図は本発明に係るフィルメモリの構成例を示
す回路図、第７図は塗りつぶし例を示す模式図、第８図
は本発明に係る塗りつぶし回路の動作を説明するフロー
図である。 第９図ないし第１１図は従来装置を示し、第９図は全体
構成を示すブロック図、第１０図は塗りつぶし回路を示
すブロック図、第１１図は第１０図の動作タイミングチ
ャートである。 ■・・・外形線発生回路、２・・・画像メモリ、３・・
・第１のフレームメモリ、４・・・第２のフレームメモ
リ、５・・・制御回路、６・・・アドレス演算回路、７
・・・入力バス、１０・・・塗りつぶし回路、１１．１
２．１５．１６・・・ラッチ回路、１３．１４・・・フ
ィルメモリ。

Claims (1)

【特許請求の範囲】
1. （１）所与の閉鎖域図形の外形線を表わすデータが書き
   込まれた画像メモリ、 この画像メモリから一括処理するＮビットのデータを読
   み出す読み出し手段、 この読み出されたＮビットのデータをＭ（Ｍ≦Ｎ）ビッ
   トに分割する手段、 前記Ｍビットのデータに対応したフィルパターンが記憶
   され、Ｍ＋１の入力とＭ＋１の出力を有する複数のフィ
   ルメモリ、 前記分割された上位側Ｍビットのデータから奇数偶数の
   フラグを連鎖させてコンティニューフラグを設定する手
   段、 前記分割された最下位側のＭビットのデータから次のＮ
   ビット処理のための最下位の奇数偶数のコンティニュー
   フラグを設定する手段、とを備え、前記コンティニュー
   フラグ及び分割されたＭビットデータを順次複数のフィ
   ルメモリに入力し、各フィルメモリから対応するフィル
   パターンを読み出して、塗りつぶしデータを付加するこ
   とを特徴とする塗りつぶし回路。