JPH0555926A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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- JPH0555926A JPH0555926A JP21548291A JP21548291A JPH0555926A JP H0555926 A JPH0555926 A JP H0555926A JP 21548291 A JP21548291 A JP 21548291A JP 21548291 A JP21548291 A JP 21548291A JP H0555926 A JPH0555926 A JP H0555926A
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- JP
- Japan
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- syndrome
- memory
- data
- error
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Abstract
(57)【要約】
【目的】 シンドローム・メモリからのシンドロームの
読み出し回数を減らす。 【構成】 シンドローム計算回路７６，７８により計算
されたシンドロームは、シンドローム・メモリ８０に記
憶される。オア回路８２は計算されたシンドロームの全
ビットの論理和をとり、その結果がフラグ情報してフラ
グ・メモリ８４に記憶される。誤り検出訂正処理回路８
６は、フラグ・メモリ８４が立っている行又は列につい
て、シンドローム・メモリ８０からシンドロームを読み
出し、データ・メモリ７２に記憶される誤ったデータを
書き換える。
読み出し回数を減らす。 【構成】 シンドローム計算回路７６，７８により計算
されたシンドロームは、シンドローム・メモリ８０に記
憶される。オア回路８２は計算されたシンドロームの全
ビットの論理和をとり、その結果がフラグ情報してフラ
グ・メモリ８４に記憶される。誤り検出訂正処理回路８
６は、フラグ・メモリ８４が立っている行又は列につい
て、シンドローム・メモリ８０からシンドロームを読み
出し、データ・メモリ７２に記憶される誤ったデータを
書き換える。
Description
【０００１】
【産業上の利用分野】本発明は、誤り訂正装置に関し、
より具体的には多重符号化誤り訂正符号により誤りを訂
正する誤り訂正装置に関する。
より具体的には多重符号化誤り訂正符号により誤りを訂
正する誤り訂正装置に関する。
【０００２】
【従来の技術】データ伝送方式では、伝送データに例え
ば図２に示すように、横方向（Ｃ１）及び縦方向（Ｃ
２）において符号長（ｎ１，ｋ１），（ｎ２，ｋ２）で
２重符号化し、誤り訂正符号を付加して伝送路を伝送す
る。
ば図２に示すように、横方向（Ｃ１）及び縦方向（Ｃ
２）において符号長（ｎ１，ｋ１），（ｎ２，ｋ２）で
２重符号化し、誤り訂正符号を付加して伝送路を伝送す
る。
【０００３】図３は、誤り訂正装置の従来例の構成ブロ
ック図を示す。ここでは、誤り訂正符号の符号長が（ｎ
１−ｋ１＝３，ｎ２−ｋ２＝３）で、１訂正処理を行な
う場合を例に説明する。入力端子１０には、２重符号化
リードソロモン符号が付加されたデータが伝送路を介し
て入力する。この入力データは、例えば８ビットのデー
タ・ブロック単位でデータ・メモリ１２に書き込まれて
いく。データ・メモリ１２へのデータ書き込みと同時
に、シンドローム計算回路１６，１８がそれぞれＣ１，
Ｃ２方向のシンドロームの計算を開始する。
ック図を示す。ここでは、誤り訂正符号の符号長が（ｎ
１−ｋ１＝３，ｎ２−ｋ２＝３）で、１訂正処理を行な
う場合を例に説明する。入力端子１０には、２重符号化
リードソロモン符号が付加されたデータが伝送路を介し
て入力する。この入力データは、例えば８ビットのデー
タ・ブロック単位でデータ・メモリ１２に書き込まれて
いく。データ・メモリ１２へのデータ書き込みと同時
に、シンドローム計算回路１６，１８がそれぞれＣ１，
Ｃ２方向のシンドロームの計算を開始する。
【０００４】Ｃ１のシンドローム計算回路１６は、加算
器２０，２２，２４、１データ分の遅延量の１データ遅
延器２６，２８，３０、係数αの乗算器３２、及び係数
α2の乗算器３４からなり、受信データをＷｉ、生成多
項式の根をαmとすると、以下の式（１），（２），
（３）に従い、シンドロームＳ０，Ｓ１，Ｓ２を計算す
る。
器２０，２２，２４、１データ分の遅延量の１データ遅
延器２６，２８，３０、係数αの乗算器３２、及び係数
α2の乗算器３４からなり、受信データをＷｉ、生成多
項式の根をαmとすると、以下の式（１），（２），
（３）に従い、シンドロームＳ０，Ｓ１，Ｓ２を計算す
る。
【０００５】 また、 Ｃ２のシンドローム計算回路１８は、加算器３
６，３８，４０、１データ分の１データ遅延器４２，４
４，４６、係数αの乗算器４８及び係数α2の乗算器５
０の他に、縦方向での演算のための１ライン遅延器５
２，５４，５６を具備し、シンドローム計算回路１６と
同様に、式（１），（２），（３）に従いシンドローム
Ｓ０，Ｓ１，Ｓ２を計算する。
６，３８，４０、１データ分の１データ遅延器４２，４
４，４６、係数αの乗算器４８及び係数α2の乗算器５
０の他に、縦方向での演算のための１ライン遅延器５
２，５４，５６を具備し、シンドローム計算回路１６と
同様に、式（１），（２），（３）に従いシンドローム
Ｓ０，Ｓ１，Ｓ２を計算する。
【０００６】シンドローム計算回路１４，１６により計
算されたシンドロームは順次、シンドローム・メモリ５
８に書き込まれる。シンドローム・メモリ５８により後
述のようにシンドロームの書き換えが行なわれる。これ
により並列処理が可能になる。
算されたシンドロームは順次、シンドローム・メモリ５
８に書き込まれる。シンドローム・メモリ５８により後
述のようにシンドロームの書き換えが行なわれる。これ
により並列処理が可能になる。
【０００７】入力データのデータ・メモリ１２への書き
込み、及びＣ１，Ｃ２のシンドロームのシンドローム・
メモリ５８への書き込みが完了すると、誤り検出訂正処
理回路６０が、シンドローム・メモリ５８からシンドロ
ームＳ０，Ｓ１，Ｓ２を順次読み出し、誤りを検出訂正
する。具体的には、少なくとも１つのシンドロームが”
０”でない場合、Ｓ０〜Ｓ２により誤りの位置及び大き
さを算出し、その結果によりデータ・メモリ１２上の入
力データ中の誤ったデータを書き換える。この誤り検出
訂正動作をＣ１，Ｃ２について順次行なう。
込み、及びＣ１，Ｃ２のシンドロームのシンドローム・
メモリ５８への書き込みが完了すると、誤り検出訂正処
理回路６０が、シンドローム・メモリ５８からシンドロ
ームＳ０，Ｓ１，Ｓ２を順次読み出し、誤りを検出訂正
する。具体的には、少なくとも１つのシンドロームが”
０”でない場合、Ｓ０〜Ｓ２により誤りの位置及び大き
さを算出し、その結果によりデータ・メモリ１２上の入
力データ中の誤ったデータを書き換える。この誤り検出
訂正動作をＣ１，Ｃ２について順次行なう。
【０００８】但し、Ｃ１方向の誤り訂正動作によりデー
タ・メモリ１２に記憶される入力データを書き換えた場
合、その書き換えたデータに対するＣ２のシンドローム
の値が違ってくる。従って、Ｃ１側の訂正動作終了時
に、Ｃ１により訂正されたデータの誤りの大きさとその
データのＣ２側の誤り位置の積を、そのデータのＣ２側
の元のシンドロームに加算し、シンドローム・メモリ５
８の記憶値を書き換える。これにより、Ｃ１，Ｃ２のシ
ンドロームの計算を同時に行なっても正確な誤り訂正を
行なえる。
タ・メモリ１２に記憶される入力データを書き換えた場
合、その書き換えたデータに対するＣ２のシンドローム
の値が違ってくる。従って、Ｃ１側の訂正動作終了時
に、Ｃ１により訂正されたデータの誤りの大きさとその
データのＣ２側の誤り位置の積を、そのデータのＣ２側
の元のシンドロームに加算し、シンドローム・メモリ５
８の記憶値を書き換える。これにより、Ｃ１，Ｃ２のシ
ンドロームの計算を同時に行なっても正確な誤り訂正を
行なえる。
【０００９】このようなＣ１，Ｃ２による誤り訂正処理
が何度か行なわれた後、データ・メモリ１２からデータ
が読み出され、出力端子１４から出力される。タイミン
グ制御回路６２が、以上の動作のタイミングを制御す
る。
が何度か行なわれた後、データ・メモリ１２からデータ
が読み出され、出力端子１４から出力される。タイミン
グ制御回路６２が、以上の動作のタイミングを制御す
る。
【００１０】
【発明が解決しようとする課題】上述の従来例では、入
力データに誤りが発生してもしなくても、常にシンドロ
ーム・メモリ５８から誤り検出訂正処理回路６０にシン
ドロームを読み出し、転送する。その回数は、Ｃ１，Ｃ
２で１度づつの訂正処理を行なう場合でも、３（ｎ１＋
ｎ２）回となる。例えば、磁気記録再生の場合には、通
常の動作状態でビット・エラー・レートは１０-5程度で
あり、誤り検出訂正処理回路６０はほとんど無駄な処理
に時間を費やしていることになる。
力データに誤りが発生してもしなくても、常にシンドロ
ーム・メモリ５８から誤り検出訂正処理回路６０にシン
ドロームを読み出し、転送する。その回数は、Ｃ１，Ｃ
２で１度づつの訂正処理を行なう場合でも、３（ｎ１＋
ｎ２）回となる。例えば、磁気記録再生の場合には、通
常の動作状態でビット・エラー・レートは１０-5程度で
あり、誤り検出訂正処理回路６０はほとんど無駄な処理
に時間を費やしていることになる。
【００１１】これは、例えばハイビジョン信号のように
大量データを高速処理しなければならない場合に、誤り
訂正復号処理能力を実質的に低減することになり、改善
が望まれている。
大量データを高速処理しなければならない場合に、誤り
訂正復号処理能力を実質的に低減することになり、改善
が望まれている。
【００１２】そこで本発明は、実質的により高速に動作
する誤り訂正装置を提示することを目的とする。
する誤り訂正装置を提示することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る誤り訂正装
置は、入力データを記憶するデータ・メモリと、当該デ
ータ・メモリと並列に接続されており、入力データに付
加された多重誤り訂正符号のそれぞれについてシンドロ
ームを計算する複数のシンドローム計算手段と、当該複
数のシンドローム計算手段により計算されたシンドロー
ムを記憶するシンドローム・メモリと、当該シンドロー
ム・メモリと並列に接続されており、当該複数のシンド
ローム計算手段により計算されたシンドロームが誤りの
存在を示すか否かのフラグ情報を記憶するフラグ・メモ
リと、当該フラグ・メモリに記憶されるフラグが誤りの
存在を示す場合に、当該シンドローム・メモリに記憶さ
れるシンドロームを読み出し、当該データ・メモリの誤
りデータを書き換える誤り検出訂正処理手段とからなる
ことを特徴とする。
置は、入力データを記憶するデータ・メモリと、当該デ
ータ・メモリと並列に接続されており、入力データに付
加された多重誤り訂正符号のそれぞれについてシンドロ
ームを計算する複数のシンドローム計算手段と、当該複
数のシンドローム計算手段により計算されたシンドロー
ムを記憶するシンドローム・メモリと、当該シンドロー
ム・メモリと並列に接続されており、当該複数のシンド
ローム計算手段により計算されたシンドロームが誤りの
存在を示すか否かのフラグ情報を記憶するフラグ・メモ
リと、当該フラグ・メモリに記憶されるフラグが誤りの
存在を示す場合に、当該シンドローム・メモリに記憶さ
れるシンドロームを読み出し、当該データ・メモリの誤
りデータを書き換える誤り検出訂正処理手段とからなる
ことを特徴とする。
【００１４】
【作用】上記手段により、データが入力されると同時に
シンドロームが計算され、誤りの有無も同時に判定され
記憶されることになる。そして、シンドローム・メモリ
からシンドロームを読み出すのは、誤りのあったデータ
に対してのみである。一般にエラー・レートはさほど大
きくないので、シンドロームの読み出し回数が大幅に減
少する。従って、実質的に誤り訂正を高速化できる。
シンドロームが計算され、誤りの有無も同時に判定され
記憶されることになる。そして、シンドローム・メモリ
からシンドロームを読み出すのは、誤りのあったデータ
に対してのみである。一般にエラー・レートはさほど大
きくないので、シンドロームの読み出し回数が大幅に減
少する。従って、実質的に誤り訂正を高速化できる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１６】図１は本発明の一実施例の構成ブロック図
を示す。７０は誤り訂正符号を付加されたデータの入力
端子、７２は入力端子７０に入力する入力データを記憶
するデータ・メモリ、７４は誤り訂正されたデータの出
力端子、７６はシンドローム計算回路１６と同じ回路構
成のシンドローム計算回路、７８はシンドローム計算回
路１８と同じ回路構成のシンドローム計算回路、８０は
シンドローム計算回路７６，７８により計算されたシン
ドロームＳ０，Ｓ１，Ｓ２を記憶するシンドローム・メ
モリである。
を示す。７０は誤り訂正符号を付加されたデータの入力
端子、７２は入力端子７０に入力する入力データを記憶
するデータ・メモリ、７４は誤り訂正されたデータの出
力端子、７６はシンドローム計算回路１６と同じ回路構
成のシンドローム計算回路、７８はシンドローム計算回
路１８と同じ回路構成のシンドローム計算回路、８０は
シンドローム計算回路７６，７８により計算されたシン
ドロームＳ０，Ｓ１，Ｓ２を記憶するシンドローム・メ
モリである。
【００１７】８２は、シンドローム計算回路７６，７８
により計算されたＣ１，Ｃ２のシンドロームＳ０，Ｓ
１，Ｓ２について、シンドロームＳ０，Ｓ１，Ｓ２の全
ビットの論理和（フラグ情報）をとるオア回路、８４は
オア回路８２の出力を記憶するフラグ・メモリである。
フラグ・メモリ６６の記憶容量は、Ｃ１，Ｃ２分合わせ
て（ｎ１＋ｎ２）ビットである。８６は、詳細は後述す
るが、フラグ・メモリ８４が記憶するフラグに従い、シ
ンドローム・メモリ８０に記憶されるシンドロームを読
み出し、データ・メモリ７２の誤りデータを書き換える
誤り検出訂正処理回路、８８は回路７７６，７８，８
０，８２，８４，８６の動作タイミングを制御するタイ
ミング制御回路である。
により計算されたＣ１，Ｃ２のシンドロームＳ０，Ｓ
１，Ｓ２について、シンドロームＳ０，Ｓ１，Ｓ２の全
ビットの論理和（フラグ情報）をとるオア回路、８４は
オア回路８２の出力を記憶するフラグ・メモリである。
フラグ・メモリ６６の記憶容量は、Ｃ１，Ｃ２分合わせ
て（ｎ１＋ｎ２）ビットである。８６は、詳細は後述す
るが、フラグ・メモリ８４が記憶するフラグに従い、シ
ンドローム・メモリ８０に記憶されるシンドロームを読
み出し、データ・メモリ７２の誤りデータを書き換える
誤り検出訂正処理回路、８８は回路７７６，７８，８
０，８２，８４，８６の動作タイミングを制御するタイ
ミング制御回路である。
【００１８】図１の動作を説明する。データ・メモリ７
２による入力データの記憶、並びに、シンドローム計算
回路７６，７８によるＣ１，Ｃ２のシンドロームの計算
及びシンドローム・メモリ８０による記憶までは、従来
例と同じである。
２による入力データの記憶、並びに、シンドローム計算
回路７６，７８によるＣ１，Ｃ２のシンドロームの計算
及びシンドローム・メモリ８０による記憶までは、従来
例と同じである。
【００１９】シンドローム計算回路７６，７８により計
算されたＣ１，Ｃ２のシンドロームＳ０，Ｓ１，Ｓ２が
シンドローム・メモリ８０に書き込まれた時点では、オ
ア回路８２によるフラグ情報もフラグ・メモリ８４に書
き込まれており、誤り検出訂正処理回路８６は誤り訂正
動作を開始する。誤り検出訂正処理回路８６は先ず、フ
ラグ・メモリ８４から各行のＣ１に対するフラグ情報を
順次読み出し、”１”が立っている場合にのみ、シンド
ローム・メモリ８０からその行のシンドロームＳ０，Ｓ
１，Ｓ２を読み出し、以後は従来例と同様に、誤りの位
置及び大きさを算出し、算出結果に基づきデータ・メモ
リ７２に記憶される誤ったデータを書き換える。同時
に、誤り訂正が完全に行なわれた場合には、その行のシ
ンドロームとフラグ情報をリセットする。
算されたＣ１，Ｃ２のシンドロームＳ０，Ｓ１，Ｓ２が
シンドローム・メモリ８０に書き込まれた時点では、オ
ア回路８２によるフラグ情報もフラグ・メモリ８４に書
き込まれており、誤り検出訂正処理回路８６は誤り訂正
動作を開始する。誤り検出訂正処理回路８６は先ず、フ
ラグ・メモリ８４から各行のＣ１に対するフラグ情報を
順次読み出し、”１”が立っている場合にのみ、シンド
ローム・メモリ８０からその行のシンドロームＳ０，Ｓ
１，Ｓ２を読み出し、以後は従来例と同様に、誤りの位
置及び大きさを算出し、算出結果に基づきデータ・メモ
リ７２に記憶される誤ったデータを書き換える。同時
に、誤り訂正が完全に行なわれた場合には、その行のシ
ンドロームとフラグ情報をリセットする。
【００２０】誤り検出訂正処理回路８６は続いて、フラ
グ・メモリ８４から各列のＣ２に対するフラグ情報を順
次読み出し、”１”が立っている場合のみ、シンドロー
ム・メモリ８０からその列のシンドロームＳ０，Ｓ１，
Ｓ２を読み出し、Ｓ０＝Ｓ１＝Ｓ２＝０の場合（Ｃ２に
対するフラグが”１”でも、Ｃ１訂正後にシンドローム
がリセットされていることがある。）を除いて、誤りの
位置及び大きさを算出し、算出結果に基づきデータ・メ
モリ７２に記憶される誤ったデータを書き換える。同時
に、誤り訂正が完全に行なわれた場合には、その列のシ
ンドロームとフラグ情報をリセットする。
グ・メモリ８４から各列のＣ２に対するフラグ情報を順
次読み出し、”１”が立っている場合のみ、シンドロー
ム・メモリ８０からその列のシンドロームＳ０，Ｓ１，
Ｓ２を読み出し、Ｓ０＝Ｓ１＝Ｓ２＝０の場合（Ｃ２に
対するフラグが”１”でも、Ｃ１訂正後にシンドローム
がリセットされていることがある。）を除いて、誤りの
位置及び大きさを算出し、算出結果に基づきデータ・メ
モリ７２に記憶される誤ったデータを書き換える。同時
に、誤り訂正が完全に行なわれた場合には、その列のシ
ンドロームとフラグ情報をリセットする。
【００２１】以上によりＣ１，Ｃ２の１回の訂正動作が
終了する。ここまでのシンドローム・メモリ８０からの
シンドロームの読み出し回数は、３×（誤りの発生した
行及び列の数）であり、従来例に比べ大幅に減少する。
換言すれば、高速化できており、また、従来例に比べ減
少した処理時間を利用してＣ１，Ｃ２訂正の繰り返し処
理回路を増したり、残ったフラグ情報を元に消失訂正を
行なって、全体としての誤り訂正能力を強化することも
できる。
終了する。ここまでのシンドローム・メモリ８０からの
シンドロームの読み出し回数は、３×（誤りの発生した
行及び列の数）であり、従来例に比べ大幅に減少する。
換言すれば、高速化できており、また、従来例に比べ減
少した処理時間を利用してＣ１，Ｃ２訂正の繰り返し処
理回路を増したり、残ったフラグ情報を元に消失訂正を
行なって、全体としての誤り訂正能力を強化することも
できる。
【００２２】上記実施例では、２重符号化を行ない各符
号で１訂正処理を行なう場合を例に説明したが、３重以
上の誤り訂正符号化を行ない各符号で２訂正以上の処理
を行なう場合でも、シンドローム計算回路を相応する数
だけ並列化し、フラグ・メモリの記憶容量を増すだけで
対応でき、シンドローム・メモリの読み出し回数を増す
ことなく、高速に誤り訂正できる。
号で１訂正処理を行なう場合を例に説明したが、３重以
上の誤り訂正符号化を行ない各符号で２訂正以上の処理
を行なう場合でも、シンドローム計算回路を相応する数
だけ並列化し、フラグ・メモリの記憶容量を増すだけで
対応でき、シンドローム・メモリの読み出し回数を増す
ことなく、高速に誤り訂正できる。
【００２３】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、データ・メモリへのデータ入力と
同時にシンドロームの計算及び誤りの有無の判定を実行
できる。また、シンドローム・メモリの読み出し回数を
低減でき、誤り訂正処理に要する時間を大幅に短縮でき
る。
に、本発明によれば、データ・メモリへのデータ入力と
同時にシンドロームの計算及び誤りの有無の判定を実行
できる。また、シンドローム・メモリの読み出し回数を
低減でき、誤り訂正処理に要する時間を大幅に短縮でき
る。
【図１】 本発明の一実施例の構成ブロック図である。
【図２】 ２重符号化したデータ・ブロックの説明図で
ある。
ある。
【図３】 従来例の構成ブロック図である。
１０：入力端子 １２：データ・メモリ １４：出力端
子 １６，１８：シンドローム計算回路 ２０，２２，
２４：加算器 ２６，２８，３０：１データ遅延器 ３
２，３４：乗算器 ３６，３８，４０：加算器 ４２，
４４，４６：１データ遅延器 ４８，５０：乗算器 ５
２，５４，５６：１ライン遅延器 ５８：シンドローム
・メモリ ６０：誤り検出訂正処理回路 ６２：タイミ
ング制御回路 ７０：入力端子 ７２：データ・メモリ
７４：出力端子 ７６，７８：シンドローム計算回路
８０：シンドローム・メモリ ８２：オア回路 ８
４：フラグ・メモリ ８６：誤り検出訂正処理回路 ８
８：タイミング制御回路
子 １６，１８：シンドローム計算回路 ２０，２２，
２４：加算器 ２６，２８，３０：１データ遅延器 ３
２，３４：乗算器 ３６，３８，４０：加算器 ４２，
４４，４６：１データ遅延器 ４８，５０：乗算器 ５
２，５４，５６：１ライン遅延器 ５８：シンドローム
・メモリ ６０：誤り検出訂正処理回路 ６２：タイミ
ング制御回路 ７０：入力端子 ７２：データ・メモリ
７４：出力端子 ７６，７８：シンドローム計算回路
８０：シンドローム・メモリ ８２：オア回路 ８
４：フラグ・メモリ ８６：誤り検出訂正処理回路 ８
８：タイミング制御回路
Claims (1)
- 【請求項１】 入力データを記憶するデータ・メモリ
と、当該データ・メモリと並列に接続されており、入力
データに付加された多重誤り訂正符号のそれぞれについ
てシンドロームを計算する複数のシンドローム計算手段
と、当該複数のシンドローム計算手段により計算された
シンドロームを記憶するシンドローム・メモリと、当該
シンドローム・メモリと並列に接続されており、当該複
数のシンドローム計算手段により計算されたシンドロー
ムが誤りの存在を示すか否かのフラグ情報を記憶するフ
ラグ・メモリと、当該フラグ・メモリに記憶されるフラ
グが誤りの存在を示す場合に、当該シンドローム・メモ
リに記憶されるシンドロームを読み出し、当該データ・
メモリの誤りデータを書き換える誤り検出訂正処理手段
とからなることを特徴とする誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21548291A JPH0555926A (ja) | 1991-08-27 | 1991-08-27 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21548291A JPH0555926A (ja) | 1991-08-27 | 1991-08-27 | 誤り訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555926A true JPH0555926A (ja) | 1993-03-05 |
Family
ID=16673116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21548291A Pending JPH0555926A (ja) | 1991-08-27 | 1991-08-27 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336234B1 (ko) * | 1999-02-19 | 2002-05-09 | 마츠시타 덴끼 산교 가부시키가이샤 | 데이터 오류 정정 장치 |
-
1991
- 1991-08-27 JP JP21548291A patent/JPH0555926A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336234B1 (ko) * | 1999-02-19 | 2002-05-09 | 마츠시타 덴끼 산교 가부시키가이샤 | 데이터 오류 정정 장치 |
| US6470471B1 (en) | 1999-02-19 | 2002-10-22 | Matsushita Electric Industrial Co., Ltd. | Data error correction apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011114 |