JPS6326036A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 （ｉ）パスメモリセル方式 ％式％ （ｉｉｉ　）パストレース方式 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 （ｉ）全体の構成 （ｉｉ　）パストレース制御部の構成 ■、実施例の動作 （ｉ）書き込みモード （ｉｉ）ｌ−レースモード （ｉｉｉ　）バストレース ■、実施例での復号結果の例 発明の効果 〔概　要〕 ビタビ復号器であって、ＡＣＳ部で生き残りパスとして
判定した側のパスセレクトの内容をパスメモリに書き込
んだ後、それを新しいものから古いものへの順で読み出
して最尤バスを求めるようなパストレースを、トレース
位置とパスセレクト情報とを関係付けて行なうことによ
り、復号の際の余分なトレースを回避できると共に、１
復号サイクルでのメモリアクセス回数が減少して高速に
なり、メモリにも通常のランダムアクセスメモリを使用
することができる。

〔産業上の利用分野〕

本発明は、ビタビ復号器に関し、特に、パストレース方
式を適用したビタビ復号器に関するものである。

ビタビ復号器（Ｖｉｔｅｒｂｉ　Ｄｅｃｏｄｅｒ　）は
、畳み込み符号の最尤復号法に使用されるものであり、
既知の複数個の符号系列のうち、受信符号系列に最も符
号距離が近いパスを最尤パスとして選択し、この選択さ
れたパスに対応して復号データを得るものである。この
ビタビ復号器は、誤り訂正能力が高いことから、衛星通
信等の復号器として使用されている。

〔従来の技術〕

（ｉ）パスメモ！セル　エ 従来から汎用されているビタビ復号器として、第７図に
示すようなものがあった。ここで、ビタビ復号器は、符
号分配器としてのブランチメトリック計算部、複数のＡ
ＣＳ回路で成る演算部、パスメモリおよび当該パスメモ
リでの出力に基づいて多数決を取って復号出力を得る多
数決回路（最尤判定回路）で構成されている。

このブランチメトリック計算部は、受信装置の復調出力
の受信符号からブランチメトリックを計算するものであ
り、そのブランチメトリックはＡＣ８回路に加えられ、
１シンボル前のパスメトリックと加算される。その加算
結果は新しいパスメトリックとなり、これらのパスメト
リックの比較により、／Ｊ４さい方を最尤バスのパスメ
トリックとし、そのパスメトリックとパスセレクト信号
とが出力される。

各Ａ　ＣＳ’回路は、第８図に示すように、加Ｘ器（八
ｄｄｅｒ）　、比較器（Ｃｏｍｐａｒａ　ｔｏｒ　）お
よびセレクタ（Ｓ　ｅｌｅｃｔｏｒ　）で構成されてい
る。

パスメモリは、第９図に示すようなセレクタとフリップ
フロップとから成るパスメモリセル（ＰＣ）を、第１０
図に示すように多段に接続した構成となっている。これ
には、ＡＣＳ回路からのパスセレクト信号が加えられて
、最尤パスの経歴が記憶されるものである。つまり、復
号サイクル毎にＡＣＳ部で生き残りパスと判定した側の
パスメモリセル（ＰＣ）の内容を、パスセレクト信号を
用いて転送することになる。

このとタビ復号器においては、符号の拘束長を大きくす
る程、誤り訂正能力が大きくなるものであるが、回路規
模が指数関数的に増大するので、３乃至７程度の拘束長
が採用されている。

例えば、拘束長が７．符号化率が１／２の場合では、Ａ
ＣＳが６４個も必要となり、回路規模が太き（なってし
まう。

（ｉｉ　）ランダムアクセスメモリ また、第１１図は、２つのランダムアクセスメモリ　（
’ＲＡＭ）を用いて構成した従来のパスメモリを示す。

このパスメモリは、２個のランダムアクセスメモリを用
いて、多重化動作をさせるようにしたものである。例え
ば、上述したパスメモリのあるパスメモリセルに相当す
るあるノード番号■において、一方のランダムアクセス
メモリのアドレスとして、Ｌ　Ｉ　／　２’Ｊと、２に
一’　　＋　ＩＩ／２ｊとのうちの生き残りとして選択
、された方のノード番号が設定される。そして、他方の
ランダムアクセスメモリのアドレスに１を設定する。そ
の状態で、−方のランダムアクセスメモリのデータ出力
端子ＤＯから他方のランダムアクセスメモリのデータ入
力端子ＤＯＩにデータ（パス情報）を転送する。

これを全ソードにういて行ない、多数決回路等で成る出
力処理部から復号出力を得るようにする。

次の復号サイクルでは、他方のランダムアクセスメモリ
のデータ出力端子り、Ｏから一方のランダムアクセスメ
モリのデータ入力端子ＤＯＩにデータ（バス情報）を転
送する。なお、上述したしＩ／２」は、Ｉ／２を越えな
い最大の整数を示すガウス記号である。

（ｉｉｉ　）バストレース　エ。

また、パスメモリに記憶されたパス選択情報を遡ること
により、最尤パスを決定するパストレース方式が提案さ
れている。このパストレース方式は、ノード番号とその
ノード番号に対応したパスメモリの内容とにより、その
ノードにおいて生き残りとして選択された側のノード番
号を求め、これを繰り返して、パスメモリの最後に到達
したときノード番号から復号出力を得る方式である。

〔発明が解決しようとする問題点〕

ところで、上述した従来方式にあっては、いずれも欠点
が指摘されていた。

第９および第１０図に関連して述べた「（ｊ）パスメモ
リセル方式」の従来例では、パスメモリセル（ＰＣ）が
セレクタとフリップフロップとから成る構成であるため
、ランダムアクセスメモリのように集積回路化゛するこ
とが困難であり、ビタビ復号器としての装置構成を小型
化することは極めて難しいという問題点があった。

また、第１１図に示したように、ｒ（ｉｉ）ランダムア
クセスメモリ」のようにランダムアクセスメモリを用い
ることにより、集積回路化したパスメモリを構成するこ
とができる。しかしながら、多重化動作をさせているこ
とに因り、例えば拘束長＝７の復号器を構成する場合に
、１復号サイクル当たり、２つのメモリを６４回アクセ
スする必要がある。従って、復号処理速度を向上させる
ことが極めて困難であった。また、復号処理速度を向上
させるために、多重度を低下させてアクセス回数を減少
させるにとも考えられるが、その場合にはメモリの個数
が増加するという問題点が挙げられていた。

更に、ｒ　（ｉｉｉ）パストレース方式」において上述
した従来のパストレース方式は、パスメモリの段数に対
応してノード番号の演算を操り返すことにより、最尤パ
スのトレースを行なうものであるから、パスメモリに対
するアクセス回数が多くなる。それにより、復号処理速
度を向上することが困難であるという問題点があった。

なお、以上のような問題点を解決するものとして、本出
願人は、同日の特許願「ビタビ復号器」を提案した。こ
れは、パスメモリに書き込まれたパスセレクト信号を新
しいものから古いものへの順で読み出し、最尤パスを求
める際に１本の最尤パスを複数の復号サイクルを使って
決定するものである。しかしながら、このビタビ復号器
では、−度パスメモリに書き込まれたパスセレクト信号
の内容の全てにわたってトレースを行なうものである。

そのため、以後復号出力として読み出すことのない過去
のパスにまでわたって最尤パスを決定しようとするため
、動作に無駄が生じるという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、復号処理速度の向上および装置構成の小型化とい
う従来相反する問題点を一挙に解決すると共に、無駄な
パストレースは行なわないようにしたビタビ復号器を提
供することを目的としている。

〔問題点を解決するための手段〕

第１図は、本発明のビタビ復号器の原理ブロック図であ
る。

図において、符号分配手段１１５は、受信符号１１１に
基づいてブランチメトリック１１３を計算する。

ＡＣＳ回路１２１は、符号分配手段１１５によって計算
されたブランチメトリック１１３と１シンボル前のパス
メトリックとを加算し、その加算出力のパスメトリック
１１７および当１亥パスメトリックの比較によって選択
された最尤パスを表すパスセレクト情報１１９を出力す
る。

書込手段１２５は、パスセレクト情報１１９を所定の第
１期間に従ってパスメモリ１２３に書き込む。

トレース位置定義手段１２７は、パスメモリ１２３に書
き込まれたパスセレクト情報１１９に基づいてバストレ
ースを行う上でのトレース位置を定義する。

位置情報出力手段１３１は、繰り返しサイクルでの前記
トレース位置に応じたトレース位置を表すと共に、該ト
レース位置が前記パスメモリ１２３へのパスセレクト情
報１１９の書き込み情報に対応した位置となれば、新た
なトレース位置を表すトレース位置情報１２９を出力す
る。

トレース開始ノード決定手段１３５は、パスメトリック
１１７に基づいて、前記パストレースのトレース開始ノ
ード１３３を求める。

ノード定義手段１３７は、先ずトレース開始ノード１３
３に従い、次いでトレース位置情報１２９に従って、前
記パストレースを行なう上での対応するノードを定義す
る。

パストレース手段１４１は、パスメモリ１２３に格納さ
れたパスセレクト情報１１９に基づき、第２期間に従っ
て、前記定義されたノードから生き残りとして選択され
た側のノードをトレース結果として、トレースメモリ１
３９に書き込む。

復号手段１４３は、前記第２期間の中の第３期間で、ト
レースメモリ１３９に書き込まれた前記トレース結果を
、復号出力として出力する。

従って、全体として、パスセレクト情報１１９の書き込
み、前記トレース結果および復号出力を得ることを繰り
返して行なうように構成されている。

〔作　用〕

ＡＣＳ回路１２１で生き残りパスとして判定された側の
パスセレクト情報１１９がパスメモリ１２３に所定の期
間にパスメモリ１２３に書き込まれる。

パストレース手段１４１により、別な所定の期間におい
て、新しいものから古いものへの順で読み出してバスト
レースを行ない、最尤パスを求める。そのときのバスト
レースを行なうには、トレース位置とパスセレクト情報
とを関係付ける。そのトレース結果としてのノードから
復号出力を得る。

本発明にあっては、復号の際の余分なトレースを回避で
きると共に、ｌ復号サイクルでのメモリアクセス回数が
減少して動作が高速になり、メモリにも通常のランダム
アクセスメモリを使用することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例におけるビタビ復号器の構
成を示す。

■、１１と第１図との、応関ス ここで、本発明の実施例と第１図との対応関係を示して
おく。

受信符号１１１は、受信符号信号２１１に相当する。

ブランチメトリック１１３は、ブランチメトリック信号
２１３に相当する。

符号分配手段１１５は、分配器２１５に相当する。

パスメトリック１１７は、パスメトリック信号２１７に
相当する。

パスセレクト情報１１９は、パスセレクト信号２１９に
相当する。

ＡＣＳ回路１２１は、ＡＣＳ回路２２１に相当する。

パスメモリ１２３は、パスメモリ２２３に相当する。

書込手段１２５は、バッファ部２６３の入カバフファ２
９１に相当する。

トレース位置定義手段１２７は、トレースカウンタ２２
７に相当する。

トレース位置情報１２９は、−成田力信号２２９に相当
する。

位置情報出力手段１３１は、−数比較器２３１に相当す
る。

トレース開始ノード１３３は、最小パスメトリックのノ
ード番号信号２３３に相当する。

トレース開始ノード決定手段１３５は、最小パスメトリ
ンク検出部２３４およびノード番号計算部２３６に相当
する。

ノード定義手段１３７は、シフトレジスタ２３７に相当
する。

トレースメモリ１３９は、トレースメモリ２３９に相当
する。

パストレース手段１４１は、セレクタ２４１に相当する
。

復号手段１４３は、バッファ部２６７の出カバソファ２
９４に相当する。

■−１Ｊｌ記（社）ｌ戊 以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

−口」」衿（Δ１戊 第２図において、受信符号信号２１１に基づいて計算さ
れたブランチメトリックを表すブランチメトリック信号
２１３が、分配器２１５からＡＣ８回路２２１に供給さ
れる。このＡＣＳ回路２２１では、分配器２１５による
計算で得られたブランチメトリックと１シンボル前のパ
スメトリックとを加算して得たその加算出力のパスメト
リック信号２１７を最小パスメトリンク検出部２３４に
供給する。また、そのときのパスメトリックの比較によ
って選択された最尤パスを表すパスセレクト信号２１９
を、パストレース制御部２５０に供給する。最小パスメ
トリック）★山部２３４で求められた最小パスメトリッ
クに基づいて、ノード番号計算部２３６は最小パスメト
リックのノードを表すノード番号信号２３３をバストレ
ース制御部御部２５０に与える。

このバストレース制御部２５０には、パスメモリ長信号
２５１．クロック信号２５３およびモード切換信号２５
５が印加されており、それらの情報に基づいて、パスメ
モリ２２３にパスセレクト信号２１９を格納してパスト
レースの結果をトレースメモリ２３９に書き込んで、復
号出力信号２５７を得るものである。

（ｉｉ）パストレース匍′■部の横 笛３図は、第２図に示したパストレース制御部２５０、
パスメモリ２２３およびトレースメモリ２３９を関係付
けてその詳細を示す。

パストレース制御部２５０が具えているトレースカウン
タ２２７およびＩ／○カウンタ２２８の両入力端子ＩＮ
にパスメモリ長信号２５１が供給され、シフトレジスタ
２３７の入力端子Ｉ’Ｈに最小パスメトリックのノード
番号信号２３３が供給される。トレースカウンタ２２７
のリップルキャリー出力信号は、そのロード端子ＬＤに
供給される。

クロック信号２５３は、これらトレースカウンタ２２７
．シフトレジスタ２３７および■／○カウンタ２２８の
クロック入力端子ＣＬ’Ｋにそれぞれ共通に供給される
。Ｉ１０カウンタ２２８のリップルキャリー出力信号は
、そのロード端子ＬＤに供給される。

モード切換信号２５５はインバータ２６１で反転され、
その論理反転信号がトレースカウンタ２２７およびシフ
トレジスタ２３７のイネーブル端子ＥＮにそれぞれ共通
に供給される。また、モード切換信号２５５が直接にＩ
／○カウンタ２２８のイネーブル端子ＥＮおよびセレク
タ２７５の信号選択切換端子ＳＥＬにそれぞれ共通に供
給される。更に、モード切換信号２５５はバッファ部２
６３に供給されると共に、フリップフロップ２６５に供
給される。このフリップフロップ２６５の出力信号が、
バッファ部２６７に印加される。

パスセレクト信号２１９はバッファ部２６−３に供給さ
れ、復号出力信号２５７がバッファ部２６７から得られ
るように構成されている。

トレースカウンタ２２７の出力端子ＯＵＴから得られる
トレースアドレス信号２７１およびＩ１０カウンタ２２
８の出力端子ＯＵＴから得られるＩ１０アドレス信号２
７３は、セレクタ２７５および一致比較器２３１の入力
端子■１およびＩ２にそれぞれ共通に供給される。

セレクタ２７５の出力端子ＯＵＴから得られるアドレス
信号２７７がパスメモリ２２３に供給されると共に、フ
リップフロップ２７９に印加される。このフリップフロ
ップ２７９の出力信号はトレースメモリ２３９に供給さ
れる。

また、一致比較器２３１の出力端子ＯＵＴから得られる
一致出力信号２２９は、シフトレジスタ２３７のロード
端子ＬＤに供給されるようになっている。

シフトレジスタ２３７の出力端子ＯＵＴから得られる６
ビツトの選択制御信号２８１は、セレクタ２４１の選択
制御信号端子ＳＣに供給され、バッファ部２６３からの
６４ビツトの続出パスセレクト信号２８３が入力端子Ｉ
Ｎに印加されるようになっている。セレクタ２４１の出
力端子○ＵＴからの１ビット方形信号は、シフトレジス
タ２３７およびフリップフロップ２８５に供給される。

このフリップフロップ２８５の出力信号は、バッファ部
２６７に供給されるようになっている。

■−ｍへ１生 第４図は、本発明実施例のビタビ復号器における動作タ
イミングを示す。ここで、図（ａ）は、クロック信号２
５３を示す。（ｂ）は、本発明実施例のビタビ復号器で
の復号サイクルにおける軟判定データＤの繰り返しを示
す。なお、この軟判定データＤは、パストレース制御部
２５０に対して外部データとなるものである。

また、（ｃ）はパスセレクト信号２１９を示すものであ
るが、パスセレクト情ＩＰＤとしては、パスメモリ２２
３に書き込まれるタイミングで示している。（ｄ）は、
トレースメモリ２３９でのトレース結果の書き込みのタ
イミングを示す。

更に、（ｅ）は、パストレース制御部２５０の動作モー
ドを決定するモード切換信号２５５を示す。

但し、ここでは、外部データとして、軟判定データＤｎ
をとる復号サイクルの前後を中心にして説明する。

以下、第２図〜第４図を参照する。

モード切換信号２５５が“低”レベルをとると（パスセ
レクト情１１２］、９は書き込まれないモード）、イン
バータ２６１による反転信号により、トレースカウンタ
２２７およびシフトレジスタ２３７が付勢される。但し
、Ｉ１０カウンタ２２８は付勢されない。

先ず、受信符号信号２１１に基づいて計算された最小パ
スメトリックのノード番号信号２３３がシフトレジスタ
２３７に置数される。また、パスメモリ２２３の物理長
を指定するパスメモリ長信号２５１が、トレースカウン
タ２２７に置数される。なお、Ｉ１０カウンタ２２８に
は、それが付勢されたときに、パスメモリ長信号２５１
が置数される。

かような状態で、クロック信号２５３に応じてトレース
カウンタ２２７は計数を行なうと共に、シフトレジスタ
２３７は置数状態をシフトしていくものである。

（ｉ）−き入みモード いま、モード切換信号２５５が“高”レベルをとる“パ
スセレクト信号の書き込みモード゛となれば、Ｉ１０カ
ウンタ２２８が付勢される。そのため、クロック信号２
５３に応じて計数可能となる。

また、“高”レベルをとるモード切換信号２５５に応じ
て、バッファ部２６３の人カバソファ２９１が付勢され
る。更に、モード切換信号２５５はセレクタ２７５の信
号選択切換端子ＳＥＬに供給されているために、“パス
セレクト信号の書き込みモード”では、その入力端子■
２側が選択され、Ｉ１０カウンタ２２８のＩ１０アドレ
ス信号２７３が選択されて、アドレス信号２７７として
出力される。

従って、クロック信号２５３の計数に応じたアドレス信
号２７７により、そのアドレスに従ってパスメモリ２２
３にパスセレクト情報ｐ　Ｄ　（、−ｎが書き込まれる
。

（ｉｉ））レースモード 上述したような“パスセレクト信号の書き込みモード”
の動作後、クロック信号２５５の１クロック分遅れた時
点で、モード切換信号２５５が”低”レベルをとる。そ
れに応じて、トレースカウンタ２２７が付勢されてクロ
ック信号２５３の計数を行なう。また、モード切換信号
２５５に応じてセレクタ２７５の入力端子■１側が選択
され、そのトレースアドレス信号２７１がアドレス信号
２７７となってパスメモリ２２３に供給されて、データ
読み出しのアドレスとなる。この場合、モード切換信号
２５５に応じてバッファ部２６３の出力バッファ２９２
が付勢されるので、パスメモリ２２３から読み出された
続出パスセレクト信号２８３はセレクタ２４１に供給さ
れる。

また、モード切換信号２５５に応じて付勢されたシフト
レジスタ２３７がクロックに応じてシフト動作を為し、
それによる出力信号である選択制御信号２８１がセレク
タ２４１に供給されて、最尤パスとなるべきノードを選
択する。そのようにして選択されたノードを表す１ビッ
ト信号が、フリップフロップ２８５に供給されて、１ク
ロツク遅れた形でバッファ部２６７に供給される。トレ
ースモードでは、バッファ部２６７の入力バッファ２９
３が付勢されるので、選択されたノードがトレースメモ
リ２３９に書き込まれる。

ところで、トレースカウンタ２２７から出力されるトレ
ースアドレス信号２７１とＩ１０カウンタ２２８から出
力されるＩ１０アドレス信号２７３とが一致比較器２３
１に入力されているので、これら両信号は比較される。

トレースモードではＩ１０カウンタ２２８は計数を停止
している。トレースカウンタ２２７の計数状態がＩ１０
カウンタ２２８の計数状態と一致すると、−数比較器２
３１から一致出力信号２２９が発生される。この−散出
力信号２２９に応じて、シフトレジスタ２３７に再度置
数される。従って、新たなパスセレクト情報ＰＤの書き
込みおよびトレースの待機状態となる。つまり、−故山
力信号２２９が発生されれば、既に書き込まれているパ
スセレクト情報ＰＤの古い部分についての余分なトレー
スが行なわれることはない。

（ｉｉｉ　）パストレース ところで、上述したような回路動作で行なわれるパスト
レースについて、第５図を用いて説明する。

図示するような形で、クロック信号２５３に応じて、パ
スメモリ２２３にパスセレクト情報ＰＤが書き込まれる
。最初、各ノードにつきパスメトリック値が（８２，８
２，８２，８２，６４，７８，７６，６２）であったと
すると、最小パスメトリック値は（６２）であるから、
そのノード７がシフトレジスタ２３７に置数される。そ
の状態からパストレースが行なわれる。

その場合でのノード計算を示す。先ず、最初の復号サイ
クルでは、最小パスメトリックのノード（Ｎｉ　）と、
そのノード（Ｎ、）で示されるパスメモリ内容（Ｐｉ　
”）がパスメモリ２２３から読み出される。これに従っ
て、トレースによる次のノード（Ｎｉ。１）は、 Ｎｔ、＋　　＝２に−”　　ｘＰ＝　　＋ＬＮｔ　　／
２Ｊとなる。

このノード（Ｎ、。Ｉ）が、セレクタ２４１で選択され
たこととなる。このような動作が、クロック毎に繰り返
されて、パストレースが為されて、トレース結果Ｔ（ｎ
−１１が順次、トレースメモリ２３９に循環して格納さ
れる。そして、次の“パスセレクト情報の書き込みモー
ド”のときに、入力バッファ２９３の出カバソファ２９
４が付勢されて、復号出力信号２５７として出力される
。

以上のような動作を繰り返して復号を行なう。

つまり、クロック信号２５３に応じたトレースカウンタ
２２７での計数状態がパスメモリ長になったとき、リッ
プルキャリー出力信号が発生する。

それに応じて、トレースカウンタ２２７の状態が元に戻
る。また、Ｉ１０カウンタ２２８についても同様である
。

つまり、パスメモリ長信号２５１で指定されるバスメモ
リ長の範囲内で、Ｉ１０カウンタ２２８の計数状態に応
じて書き込まれたパスセレクト情報ＰＤに基づいて１．
Ｉ１０カウンタ２２８の計数状態に至るまでトレースを
為す。このよう゛なパストレースを行なうことによって
、復号動作が繰り返されるのである。

■、　ＰＪ　！での紡　の例 第６図は、本発明実施例によるビタビ復号器における誤
り率特性を示す。ここで、横軸はトレース回数、縦軸は
ビット誤り率ＢＥＲをそれぞれ示す。

曲線５５１は、Ｅｓ／Ｎｏ（信号対雑音比）が−０，５
ｄＢの場合に得られたビット誤り率の特性である。また
、曲線５５３は、Ｅ　ｓ　／　Ｎ　ｏが＋０．５ｄＢの
場合に得られたビット誤り率の特性である。但し、直線
５６１はＥ　ｓ　／　Ｎ　ｏが−０゜５ｄＢの場合、直
線５６３はＥ　ｓ　／　Ｎ　ｏが＋０゜５ｄＢの場合の
それぞれの理論ビット誤り率である。

この結果からも判るように、トレース回数が２以上であ
れば、ビット誤り率はその理論値を下回る。また、トレ
ース回数をあげてもビット誤り率の結果には殆ど影響し
ない。

〔発明の効果〕

上述したように、本発明によれば、生き残りパスとして
判定した側のパスセレクト情報をパスメモリに書き込ん
だ後、それを新しいものから順次読み出し、パストレー
スを行なって最尤パスを求めるときに、トレース位置と
パスセレクト情報とを関係付けて行なうことにより、復
号の際の余分なトレースを回避できると共に、メモリア
クセスが高速になり、そのメモリにも通常のランダムア
クセスメモリを使用することができるので、実用的には
極めて有用である。

【図面の簡単な説明】

第１図は本発明によるビタビ復号器の原理ブロック図、 第２図は本発明の一実施例によるビタビ復号器の構成ブ
ロック図、 第３図は第２図に示す本発明実施例の一部詳細を示すブ
ロック図、 第４図は第２図および第３図に示す本発明実施例におけ
る動作を示すタイミング図、 第５図はパストレースの説明図、 第６図は本発明実施例によるビタビ復号器でのビット誤
り率の特性図、 第７図は従来のビタビ復号器の説明図、第８図は第７図
に示すＡＣＳ回路の構成を説明する詳細ブロック図、 第９図は従来のパスメモリセルの構成説明図、第１０図
は従来のパスメモリの説明図、第１１図は従来の別なパ
スメモリの構成を示す説明図である。 図において、 １１１は受信符号、 １１３はブランチメトリック、 １１５は符号分配手段、 １１７はパスメトリック、 １１９はパスセレクト情報、 １２１はＡＣＳ回路、 １２３はパスメモリ、 １２５は書込手段、 １２７はトレース位置定義手段、 １２９はトレース位置情報、 １３１は位置情報出力手段、 １３３はトレース開始ノード、 １３５はトレース開始ノード決定手段、１３７はノード
定義手段、 １３９はトレースメモリ、 １４１はパストレース手段、 １４３は復号手段、 ２１１は受信符号信号、 ２１３はブランチメトリック信号、 ２１５は分配器、 ２１７はパスメトリック信号、 ２１９はパスセレクト信号、 ２２１はＡＣＳ回路、 ２２３はパスメモリ、 ２２７はトレースカウンタ、 ２２９は一致出力信号、 ２３１は一致比較器、 ２３７はシフトレジスタ、 ２３９はトレースメモリ、 ２４１はセレクタ、 ２５１はパスメモリ長信号、 ２５３はクロック信号、 ２５５はモード切換信号、 ２５７は復号出力信号、 ２７５はセレクタ、 ２７７はアドレス信号である。 −ｚイ’Ｓ’Ａ号 二；；ｉ；ミ’！””Ａ’＼ノ″り；、三Ｅｉｌ　　７
”　ｐ　”／　７　Ｄ第１図 に覧ζ±、力 賀砲剖のｉＫ■λ双犯 第２図 ＋　　　２　　３　　４　　５　　　　　　　　　　　
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第９図

Claims (2)

【特許請求の範囲】
1. （１）受信符号（１１１）に基づいてブランチメトリッ
   ク（１１３）を計算する符号分配手段（１１５）と、 符号分配手段（１１５）によって計算されたブランチメ
   トリック（１１３）と１シンボル前のパスメトリックと
   を加算し、その加算出力のパスメトリック（１１７）お
   よび当該パスメトリックの比較によって選択された最尤
   パスを表すパスセレクト情報（１１９）を出力するＡＣ
   Ｓ回路（１２１）と、 パスセレクト情報（１１９）を所定の第１期間に従って
   パスメモリ（１２３）に書き込む書込手段（１２５）と
   、 パスメモリ（１２３）に書き込まれたパスセレクト情報
   （１１９）に基づいてパストレースを行う上でのトレー
   ス位置を定義するトレース位置定義手段（１２７）と、 繰り返しサイクルでの前記トレース位置に応じたトレー
   ス位置を表すと共に、該トレース位置が前記パスメモリ
   （１２３）へのパスセレクト情報（１１９）の書き込み
   情報に対応した位置となれば、新たなトレース位置を表
   すトレース位置情報（１２９）を出力する位置情報出力
   手段（１３１）と、 パスメトリック（１１７）に基づき、前記パストレース
   のトレース開始ノード（１３３）を求めるトレース開始
   ノード決定手段（１３５）と、先ずトレース開始ノード
   （１３３）に従い、次いでトレース位置情報（１２９）
   に従って、前記パストレースを行なう上での対応するノ
   ードを定義するノード定義手段（１３７）と、 パスメモリ（１２３）に格納されたパスセレクト情報（
   １１９）に基づき第２期間に従って、前記定義されたノ
   ードから生き残りとして選択された側のノードをトレー
   ス結果として、トレースメモリ（１３９）に書き込むパ
   ストレース手段（１４１）と、 前記第２期間中の第３期間において、トレースメモリ（
   １３９）に書き込まれた前記トレース結果を復号出力と
   して出力する復号手段（１４３）と、 を具え、パスセレクト情報（１１９）の書き込み、前記
   トレース結果および復号出力を得ることを繰り返して行
   なうように構成したことを特徴とするビタビ復号器。
2. （２）位置情報出力手段（１３１）において、前記新た
   なトレース位置を表すトレース位置情報（１２９）を出
   力する条件は、前記トレース位置が前記パスセレクト情
   報の書き込み位置と一致する場合であるように構成され
   たことを特徴とする特許請求の範囲第１項記載のビタビ
   復号器。