KR100306480B1 - 트레이스 백 제어장치 - Google Patents

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Abstract

비터비 디코더의 트레이스 백 제어장치에서 듀얼 포트를 갖는 트레이스 백 메모리수단을 적용하여 데이터 전송율이 증가되더라도 안정된 트레이스백 제어를 수행할 수 있도록 하는 트레이스백 제어장치에 관한 것이다.
본 발명은 트레이스백 되어질 데이터가 행 및 열의 영역에 소정의 깊이로 저장되는 트레이스백 메모리수단과, 데이터의 트레이스백 요구신호(TBS_adr)에 따라 트레이스백 메모리수단의 지정되는 어드레스에서 지정된 깊이 만큼 트레이스백을 수행하며, 트레이스백을 수행하지 못한 잔여 어드레스의 정보를 출력하는 제1제어수단과, 제1제어수단에서 인가되는 잔여 어드레스 정보에 따라 상기 트레이스백 메모리수단의 해당 영역만을 트레이스백 한 다음 복호화된 데이터를 출력하는 제2제어수단과, 외부로부터 인가되는 데이터(TBS_dat)를 다음 시간 구간에서 트레이스백을 되어질 데이터로 상기 트레이스백 메모리수단에 기록시키는 제3제어수단과, 외부의 제어신호(MUXC)에 따라 상기 제2제어수단과 트레이스백 메모리수단 또는 상기 제3제어수단과 트레이스백 메모리수단 간의 패스 연결을 스위칭하는 스위칭수단으로 이루어지는 것을 특징으로 한다.

Description

트레이스 백 제어장치{Trace Back Control System}
본 발명은 이동 통신 시스템에서 사용되는 비터비 디코더의 트레이스 백 제어장치에 관한 것으로, 더 상세하게는 듀얼 포트(Dual Port)를 갖는 트레이스 백 메모리수단을 적용하여 데이터 전송율이 증가되더라도 안정된 트레이스백의 수행으로 데이터의 복호화에 신뢰성을 제공하도록 하는 트레이스백 제어장치에 관한 것이다.
일반적으로, 에러 정정 부호화는 디지털 데이터를 통신 채널로 전송하거나 저장 매체에 저장함으로 인하여 발생하는 에러를 정정하기 위해 디지털 데이터를 부호화하는 과정에서 에러를 검출하거나 정정하는데 사용되는 데이터를 부가하는 것이다.
상기의 에러 정정 부호화의 경우 대표적으로 길쌈 부호(Convolutional Code)를 들 수 있는데, 길쌈 부호를 복호화하는 비터비 알고리즘은 격자 상도를 사용하여 최대 가능성 복호를 수행하는 알고리즘으로 동적 프로그램의 일종이라 한다.
상기 동적 프로그램은 최적 경로를 찾아내는 등의 여러가지 다양한 분야에서 사용되는 알고리즘으로 통신분야에서 사용될때 비터비 알고리즘이라 한다.
종래 비터비 디코더의 트레이스백 제어장치는 첨부된 도 1에서 알 수 있는 바와 같이, 트레이스백 메모리부(1)와, 제1제어부(2), 제2제어부(3) 및 먹스(4)로 이루어지는데, 트레이스백 메모리부(1)는 트레이스백 되어질 데이터가 저장되는 공간이다.
상기의 트레이스백 메모리부(1)는 일 예를들어 부호화되는 데이터의 제한된 길이가 k=9인 경우 로우(Row)영역은 29-1 개의 상태값이 저장되어지고 컬럼(Column)영역은 이론적으로 5k, 즉 45 깊이(Depth)의 트레이스백을 위한 영역이 설정된다.
제1제어부(2)는 외부로부터 인가되는 트레이스백 요구 신호(TBS_adr)에 따라 먹스(4)에 인가되는 제어신호(MUXC)가 '하이'를 유지하는 상태에서 트레이스백 메모리부(1)로부터 데이터를 트레이스백하여 다음 트레이스백을 수행하기 위한 이전 어드레스를 계산하고, 일정 깊이 동안 같은 동작을 반복적으로 수행한 다음 하나의 복호화된 데이터(dec_dat)를 출력한다.
제2제어부(3)는 외부로부터 인가되는 데이터(TBS_dat)를 다음 트레이스백을 수행하는 시간 구간에서 트레이스백이 실행되도록 하기 위하여 제1제어부(2)에 의해 억세스되지 않는 트레이스백 메모리부(1)의 해당 어드레스에 기록하는 기능을 제어한다.
먹스(4)는 외부로부터 인가되는 제어신호(MUXC)에 따라 제1제어부(2)와 트레이스백 메모리부(3) 또는 제2제어부(3)와 트레이스백 메모리부(1)간의 데이터 버스 패스를 연결하는 스위칭을 수행한다.
전술한 바와 같은 기능을 구비하여 이루어지는 종래 트레이스백 제어장치의 동작을 도 2의 타이밍도와 함께 설명하면 다음과 같다.
동작 설명을 위하여 편의상 데이터의 제한 길이가 k=9이고, 트레이스백 깊이를 64로 정의한다.
트레이스백 제어장치가 동작 대기를 유지하는 상태에서 먹스(4)에 인가되는 외부 제어신호(MUXC)가 '하이'로 검출되면 먹스(4)는 제1제어부(2)와 연결되는 버스 A2,C2,D2와 트레이스백 메모리부(1)와 연결되는 버스 A1,C1,D1간의 패스를 형성시켜준다.
이때, 제1제어부(2)측에 외부로부터 트레이스백을 요구하는 신호(TBS_adr)가 인가되면 제1제어부(2)는 맨 첫번째의 복호화된 데이터(dec_dat)를 만들기 위하여 트레이스백 요구신호(TBS_adr)의 어드레스를 가지고 64번째 깊이의 28개 상태값 중 하나의 데이터를 트레이스백 메모리부(1)로부터 트레이스백 한 다음 트레이스백한 값을 이용하여 이전 어드레스를 계산한다.
이후, 64번째 깊이의 이전 어드레스가 계산되어지면 63번째 깊이의 상태값 중 하나의 데이터를 트레이스백하여 이전 어드레스를 계산하며, 상기한 동작을 반복하여 정의한 64 깊이의 트레이스백 메모리부(1)에 저장되어 있는 데이터에 대하여 트레이스백을 실행한 이후 한개의 복호화된 데이터 신호(dec_dat)를 추출한 다음 먹스(4)에 인가되는 외부 제어신호(MUXC)가 '로우'로 되는 순간에 복호화된 하나의 데이터 신호(dec_dat), 즉 도 2에서 알 수 있는 D0를 출력한다.
또한, 상기 먹스(4)에 인가되는 외부 제어신호(MUXC)가 '로우'를 유지하게 되면 먹스(4)는 제2제어부(3)와 연결되는 A3,C3,D3 버스를 트레이스백 메모리부(1)와 연결되는 A1,C1,D1 버스와 패스를 형성한다.
이때, 도 2에서 알 수 있는 바와 같이 제2제어부(3)는 도시되지 않은 ACS로 부터 인가되는 데이터(TBS_dat)를 다음 트레이스백을 수행하는 시간 구간에서 트레이스백이 실행되도록 하기 위하여 제1제어부(2)에 의해 트레이스백 되지 않은 트레이스백 메모리부(1)의 65번째 어드레스에 저장한다.
즉, 28개의 상태값을 트레이스백 메모리부(1)의 65번째 어드레스에 쓰게 된다.
상기와 같은 동작으로 첫번째 복호화된 데이터(dec_dat)의 추출이 완료되면 먹스(4)에 인가되는 외부 제어신호(MUXC)가 '하이'로 되어 제1제어부(2)와 연결되는 버스 A2,C2,D2와 트레이브백 메모리부(1)와 연결되는 버스 A1,C1,D1간의 패스를 형성되므로 제1제어부(2)는 트레이스백을 요구하는 신호(TBS_adr)에 따라 두번째의 복호화된 데이터(dec_dat)를 만들기 위하여 억세스 요구신호(TBS_adr)의 어드레스를 가지고 65번째 깊이의 28개 상태값 중 하나의 데이터를 트레이스백 메모리부(1)로부터 트레이스백하여 이전 어드레스를 계산한다.
이후, 65번째 깊이의 이전 어드레스가 계산되어지면 64번째 깊이의 상태값 중 하나의 데이터를 트레이스백하여 이전 어드레스를 계산하며, 상기한 동작의 반복으로 정의한 64 깊이, 즉 1 까지 트레이스백 메모리부(1)에 저장되어 있는 데이터에 대하여 트레이스백을 실행한 이후 한개의 복호화된 데이터 신호(dec_dat)를 추출하여 먹스(4)에 인가되는 외부 제어신호(MUXC)가 '로우'로 되는 순간에 복호화된 데이터 신호(dec_dat), 즉 도 2에서 알 수 있는 D1를 출력한다.
또한, 상기 먹스(4)에 인가되는 외부 제어신호(MUXC)가 '로우'를 유지하게 되면 먹스(4)에 의해 제2제어부(3)와 트래이스백 메모리부(1)의 패스가 연결되므로 제2제어부(3)는 ACS로 부터 인가되는 데이터(TBS_dat)를 다음 시간 구간에서 트레이스백이 수행되어지도록 하기 위해 28개의 상태값을 트레이스백 메모리부(1)의 65번째 어드레스에 쓰게 된다.
상기와 같은 동작은 트레이스백 메모리부(1)에 저장된 전체 데이터의 복호화가 실행될 때 까지 반복된다.
전술한 바와 같은 종래의 트레이스백 제어장치는 데이터 전송율이 증가되어지는 경우 제한된 시간 내에 트레이스백 메모리에 저장되어 있는 모든 데이터를 추출할 수 없는 문제점이 있으며, 전송율의 증가에 따라 제한된 시간 내에 모든 데이터를 추출하기 위해서는 트레이스백 메모리의 용량을 증가시켜야 하며, 이에 따른 제어 로직 역시 변경이 필요하게 되는 문제점이 있었다.
본 발명은 전술한 바와 같은 제반적인 문제점을 감안한 것으로, 그 목적은 듀얼 포트의 구조를 갖는 트레이스백 메모리를 적용하여 데이터 전송율이 증가되더라도 트레이스백 메모리 용량의 변경과 로직의 변경없이 제한된 시간내에 모든 데이터의 추출이 이루어지도록 한 것이다.
도 1은 종래의 트레이스 백 제어장치에 대한 구성 블록도이고,
도 2는 종래의 트레이스 백 제어장치에서 트레이스 백을 실행하는 타이밍도이며,
도 3은 본 발명에 따른 트레이스 백 제어장치의 구성 블록도이며,
도 4는 본 발명에 따른 트레이스 백 제어장치에서 트레이스 백을 실행하는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 제1제어부 20 : 제2제어부
30 : 제3제어부 40 : 먹스
50 : 트레이브백 메모리부
상기한 바와 같은 목적을 달성하기 위한 본 발명은 비터비 복호화장치에 있어서, 트레이스백 되어질 데이터가 행 및 열의 영역에 소정의 깊이로 저장되는 트레이스백 메모리수단과; 데이터의 트레이스백 요구신호(TBS_adr)에 따라 트레이스백 메모리수단의 지정되는 어드레스에서 지정된 깊이 만큼 트레이스백을 수행하며,트레이스백을 수행하지 못한 잔여 어드레스의 정보를 출력하는 제1제어수단과; 제1제어수단에서 인가되는 잔여 어드레스 정보에 따라 상기 트레이스백 메모리수단의 해당 영역만을 트레이스백 한 다음 복호화된 데이터를 출력하는 제2제어수단과; 외부로부터 인가되는 데이터(TBS_dat)를 다음 시간 구간에서 트레이스백을 되어질 데이터로 트레이스백 메모리수단에 기록하는 제3제어수단과; 외부의 제어신호(MUXC)에 따라 상기 제2제어수단과 트레이스백 메모리수단 또는 상기 제3제어수단과 트레이스백 메모리수단 간의 패스 연결을 스위칭하는 스위칭수단으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예를 상세히 설명하면 다음과 같다.
도 3에서 알 수 있는 바와 같이 본 발명에 따른 트레이스백 제어장치는 제1제어부(10)와, 제2제어부(20), 제3제어부(30), 먹스(40) 및 트레이스백 메모리부(50)로 이루어지는데, 제1제어부(10)는 외부로부터 인가되는 데이터 억세스 요구신호(TBS_adr)를 분석으로 지정되는 어드레스를 추출한 다음 A1,C1,D1 버스를 통해 트레이스백 메모리부(50)를 지정된 깊이 만큼 트레이스백 하며, 트레이스백을 수행하지 못한 잔여 데이터에 대한 어드레스 정보(rest_adr)를 제2제어부(20)측에 인가한다.
제2제어부(20)는 제1제어부(10)에서 인가되는 트레이스백을 수행하지 못한 잔여 데이터에 대한 어드레스 정보(rest_adr)에 따라 먹스(40)를 통해 트레이스백 메모리부(50)를 지정된 해당 어드레스의 데이터를 트레이스 백한 다음 데이터의 복호화를 실행하여 복호화된 데이터(dec_dat)를 출력한다.
제3제어부(30)는 먹스(40)의 스위칭으로 연결되는 패스를 통해 외부로부터 인가되는 데이터(TBS_dat)를 다음 시간 구간에서 트레이스백 수행되어 지도록 상기 트레이스백 메모리부(50)에 기록하는 기능을 담당한다.
먹스(40)는 외부로부터 인가되는 제어신호(MUXC)에 따라 트레이스백 메모리부(50)에 저장되어 있는 데이터의 트레이스 백이나 다음 구간의 트레이스백을 수행를 위한 외부의 데이터를 저장시키기 위하여 제2제어부(20)와 트레이스백 메모리부(50) 또는 제3제어부(30)와 트레이스백 메모리부(50)의 데이터 버스를 연결하는 스위칭 기능을 수행한다.
전술한 바와 같은 기능을 구비하여 이루어지는 본 발명에 따른 트레이스백 제어장치에서 트레이스 백을 통해 복호화된 데이터를 추출하는 동작을 도 4와 함께 설명하면 다음과 같다.
동작의 설명을 위해 편의상 데이터의 제한적인 길이가 k=9이고, 트레이스의 깊이가 64라고 정의한다.
도 4에서 알 수 있는 바와 같이 제1시간 구간(Time1)은 맨 첫번째 복호화를 위한 시간 구간이므로 제1시간 구간(Time1) 이전의 동작은 주로 외부에서 입력되는 데이터(TBS_dat)를 트레이스백 메모리부(50)에 기록하는 동작을 수행하였을 것으로 예측할 수 있다.
즉, 제1시간 구간(Time1)과 동일한 구조가 앞에서 68번 이루어졌다고 판단할 수 있으므로, 제1시간 구간(Time1)에서의 트레이스백 수행 동작은 다음과 같다.
시스템의 초기화 상태에서 도시되지 않은 ACS로부터 데이터의 트레이스백을 요구하는 신호(TBS_adr)가 제1제어부(10)에 검출되면 제1제어부(10)는 트레이스백 요구신호(TBS_adr)에 지정되어 있는 어드레스에 따라 A1,C1,D1 버스를 통해 트래이스백 메모리부(50)의 68번째 부터 64 깊이, 즉 4번째까지 트레이스백을 수행한 후 트레이스백을 수행하지 못한 데이터의 어드레스 정보(rest_adr)를 제2제어부(20)측에 인가한다.
이때, 먹스(40)에 인가되는 외부 제어신호(MUXC)가 '하이' 상태를 유지하고 있으므로, 제2제어부(20)의 A2,C2,D2 버스가 먹스(40)의 스위칭을 통해 A4,C4,D4 버스를 통해 트레이스백 메모리부(50)에 연결되어 있는 상태이나 이 구간에서는 데이터의 복호화가 발생되지 않아 제2제어부(20)에서의 복호화된 신호(dec_dat)는 도 4에서 알 수 있는 바와 같이 'XXXX'의 상태로 출력된다.
상기 제2제어부(20)의 'XXXX'의 출력이 완료되는 순간에 먹스(40)에 인가되는 외부 제어신호(MUXC)가 '로우'로 인가되면 먹스(40)는 스위칭 동작을 통해 제3제어부(30)와 트레이스백 메모리부(50)의 패스를 연결하므로, 제2제어부(30)는 외부에서 인가되는 데이터(TBS_dat)를 트레이스백 메모리부(50)에 다음 시간 구간에서의 트레이스백을 위하여 처음 트레이스백된 68 번째 깊이 이후로 4개의 데이터, 즉 도 4에서 알 수 있는 바와 같이 w69,w70,w71,w72를 기록한다.
이때, 먹스(40)에 인가되는 외부 제어신호(MUXC)가 '로우'에서 '하이'로 절환되면 도 4에서 알 수 있는 바와 같이 제2시간 구간(Time2)의 트레이스 백 동작이 진행되는데, 먹스(40)는 외부 제어신호(MUXC)에 따른 스위칭으로 제2제어부(20)와트레이스맥 메모리부(50)간의 패스를 연결하며, 제1제어부(10)는 도시되지 않은 ACS로부터 인가되는 트레이스백 요구신호(TBS_adr)에 따라 지정되는 트래이스백 메모리부(50)의 어드레스, 즉 72번째 깊이 부터 4번째 깊이까지 64 깊이의 트레이스백을 수행하며, 트레이스백을 수행하지 못한 데이터의 어드레스 정보(rest_adr)를 제2제어부(20)측에 인가한다.
이때, 제2제어부(20)에서 인가되는 어드레스 정보(rest_adr)에 따라 먹스(40)의 스위칭으로 트레이스백 메모리부(50)와 연결되는 패스를 통해 잔여 4개의 각 깊이에 대하여 트레이스백을 수행한 다음 각각의 깊이에서 추출되는 값을 복호화한 다음 복호화된 데이터 D3,D2,D1,D0 를 출력한다.
상기 제2제어부(20)의 복호화된 데이터 D3,D2,D1,D0 의 출력이 완료되는 순간에 먹스(40)에 인가되는 외부 제어신호(MUXC)가 '로우'로 인가되면 먹스(40)는 스위칭 동작을 통해 제3제어부(30)와 트레이스백 메모리부(50)의 패스를 연결하므로, 제2제어부(30)는 외부에서 인가되는 데이터 기록(TBS_dat)를 제어신호에 따라 트레이스백 메모리부(50)에 다음 시간구간에서의 트레이스백을 위하여 처음 트레이스백을 수행한 72 번째 깊이 이후로 4개의 데이터 w73,w74,w75,w76를 기록한다.
이후, 먹스(40)에 인가되는 외부 제어신호(MUXC)의 변환에 따라 제3시간 구간(Time3)의 트레이스백이 수행되어 복호화된 데이터의 추출이 진행되고, 제3시간 구간(Time4)의 트레이스백이 완료되면 먹스(40)에 인가되는 제어신호(MUXC)에 다음 시간 구간의 트레이스백 동작이 연속적으로 진행된다.
이상에서 설명한 바와 같이 본 발명은 트레이스백과 데이터 복호화를 위한 사이클릉 추가하고 듀얼 포트의 구조를 갖는 트레이스백 메모리수단을 적용하여 트레이스백을 진행하는 하나의 시간 구간에서 허락되어지는 만큼의 데이터 복호화비를 증가시킬 수 있어 데이터의 전송율이 증가되더라도 한정된 시간내에 복호화가 수행되어 데이터의 송수신에 신뢰성이 제공된다.

Claims (2)

  1. 비터비 복호화장치에 있어서,
    트레이스백 되어질 데이터가 행 및 열의 영역에 소정의 깊이로 저장되는 트레이스백 메모리수단과;
    데이터의 트레이스백 요구신호(TBS_adr)에 따라 트레이스백 메모리수단의 지정되는 어드레스에서 지정된 깊이 만큼 트레이스백을 수행하며, 트레이스백을 수행하지 못한 잔여 어드레스의 정보를 출력하는 제1제어수단과;
    제1제어수단에서 인가되는 잔여 어드레스 정보에 따라 상기 트레이스백 메모리수단의 해당 영역만을 트레이스백 한 다음 복호화된 데이터를 출력하는 제2제어수단과;
    외부로부터 인가되는 데이터(TBS_dat)에 따라 다음 시간 구간에서 트레이스백을 되어질 소정 깊이의 데이터를 상기 트레이스백 메모리수단에 기록시키는 제3제어수단과;
    외부의 제어신호(MUXC)에 따라 상기 제2제어수단과 트레이스백 메모리수단 또는 상기 제3제어수단과 트레이스백 메모리수단 간의 패스 연결을 스위칭하는 스위칭수단으로 이루어지는 것을 특징으로 하는 트레이스백 제어장치.
  2. 제 1항에 있어서,
    상기 트레이스백 메모리수단은 듀얼 포트를 구비하여 이루어지는 것을 특징으로 하는 트레이스백 제어장치.
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