JP2002050968A

JP2002050968A - 誤り訂正装置

Info

Publication number: JP2002050968A
Application number: JP2000357649A
Authority: JP
Inventors: Tatsufumi Oyama; 達史大山; Toru Arisaka; 通有坂; Hideki Yamauchi; 英樹山内
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-11-24
Filing date: 2000-11-24
Publication date: 2002-02-15
Anticipated expiration: 2020-11-24
Also published as: JP3609714B2

Abstract

(57)【要約】【課題】回路面積および消費電力の増加を抑制しつ
つ、高速な誤り訂正処理を行なうことができる誤り訂正
装置を提供する。【解決手段】誤り訂正回路６は、バッファメモリ５に
格納された積符号ブロック化されたＰＩ系列のライン符
号に対して誤り訂正を行なう第１の誤り訂正演算回路９
と、ＰＯ系列のライン符号に対して誤り訂正を行なう第
２の誤り訂正演算回路１０とを備えている。第１の誤り
訂正演算回路９の訂正済みデータは、第２の誤り訂正演
算回路１０の第２のシンドローム計算回路１３に転送さ
れる。第２のシンドローム計算回路１３は、シンドロー
ムの計算途中経過を記憶する記憶素子１３ｂｎを備え、
訂正済みのＰＩ系列ラインデータが入力されるたびに、
記憶素子１３ｂｎから対応するデータを読出してシンド
ロームを演算し、その値を記憶素子１３ｂｎに記憶され
ている古いデータに上書きする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、誤り訂正装置に
関し、特に、積符号ブロック化されたデータに対して、
各方向の符号の誤り訂正を順次行なう誤り訂正装置に関
する。

【０００２】

【従来の技術】デジタル伝送システム、コンピュータの
周辺装置などのようにデジタルデータを伝送する環境に
おいては、デジタルデータ伝送の信頼性の向上を図るた
め、一般に誤り訂正符号が用いられている。特に、最近
では、デジタルデータの受信再生側におけるデータ処理
能力の向上に伴い、高度な訂正能力を有する誤り訂正符
号が用いられるようになってきている。

【０００３】このような誤り訂正符号の代表的なものと
して、符号長・冗長度の大きいロングディスタンスコー
ドの積符号がある。

【０００４】図１３は、このような積符号がデジタルデ
ータ（情報シンボル）に付加される態様を模式的に示す
図である。

【０００５】図１３を参照して、積符号は、一般に、縦
横の異なる方向の誤り訂正符号を組合わせたものであ
る。より特定的には、積符号は、情報シンボルの縦方向
に対して付加された外符号のパリティＰＯと、情報シン
ボルおよびパリティＰＯの横方向に対して付加された内
符号のパリティＰＩとから構成される。

【０００６】それぞれの誤り訂正符号としては、バイト
単位の誤り訂正が可能なリード・ソロモン符号（以下、
ＲＳ符号と呼ぶ）が用いられることが多い。図１３の例
では、ＰＯ方向の誤り訂正符号は、符号長ｎ₀（＝２０
８），情報長ｋ₀（＝１９２），最小距離ｄ₀（＝１７）
のＲＳ符号であり、ＰＩ方向の誤り訂正符号は、符号長
ｎ_i（＝１８２），情報長ｋ_i（＝１７２），最小距離ｄ
_i（＝１１）のＲＳ符号である。

【０００７】なお、ここで、ｄ_i≧２ｔ_i＋１，ｄ₀≧２
ｔ₀＋１の関係が成り立っているものとする（ｔ_i，ｔ₀
は訂正可能な誤り数）。

【０００８】このように、２つの方向のＲＳ誤り訂正符
号が付加され、かつ積符号ブロック化されたデータを受
信再生装置がデコード（誤り訂正）する際には、一般
に、各方向の符号の誤り訂正が繰返される。

【０００９】図１４は、このような第１の従来の誤り訂
正装置における誤り訂正処理でのデータの伝送経路を簡
単に示したブロック図である。

【００１０】図１４を参照して、たとえば、ＤＶＤ等か
ら読出されたデジタルデータは、データバス５１を介し
て、図１３に示したように積符号ブロック化されて一旦
バッファメモリ５２に蓄積される。バッファメモリ５２
には、複数の積符号ブロックを一度に蓄積するために、
４Ｍｂｉｔ以上の大容量のものが用いられるのが一般的
である。したがって、バッファメモリ５２としては、大
容量、小面積および低コストという理由から、主にダイ
ナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと
呼ぶ）や同期型ダイナミック型ランダムアクセスメモリ
（以下、ＳＤＲＡＭと呼ぶ）等が用いられる。

【００１１】そして、バッファメモリ５２からデータが
順次読出されて誤り訂正回路５３で、各方向の符号の誤
り訂正が行なわれる。リード・ソロモン符号を用いた誤
り訂正を行なうためには、次の４つの手順が一般的であ
る。

【００１２】（１）受信データからシンドロームを計
算する。（２）シンドロームから誤り位置多項式、誤り評価多
項式を求める。

【００１３】（３）誤り位置多項式から誤り位置を求
める。（４）誤り位置多項式、誤り評価多項式および誤り位
置から誤り数値を求め、訂正する。

【００１４】訂正能力の大きいリード・ソロモン符号に
よる誤り訂正では、上述の手順（２）においてシンドロ
ームから誤り位置多項式、誤り評価多項式を求める手法
の１つとして、２つの多項式の最大公約数を求めるユー
クリッド互除法を応用したユークリッドアルゴリズムが
知られている。

【００１５】図１５は、このような誤り訂正回路５３の
構成を示す概略ブロック図である。誤り訂正回路５３
は、入力データからのシンドロームを計算するためのシ
ンドローム計算回路５４と、シンドロームから誤り位置
多項式、誤り評価多項式を求めるためのユークリッド実
行回路５５と、誤り位置多項式、誤り評価多項式から誤
り位置、誤り数値を求めるチェンサーチ実行回路５６
と、誤り位置、誤りの数値により訂正を行なう訂正回路
５７とから構成される。

【００１６】たとえば、図１３の積符号ブロックにおい
て、横方向のＰＩ系列のデータに対するシンドローム計
算、ユークリッド法による誤り位置多項式と誤り数値多
項式の計算およびチェン（Chien）サーチ法による誤り
位置と値の計算が行なわれ、バッファメモリ５２上で誤
りが訂正される。

【００１７】その後、縦方向のＰＯ系列のデータに対す
るシンドローム計算、ユークリッド法による誤り位置多
項式と誤り数値多項式の計算およびチェンサーチ法によ
る誤り位置と値の計算が行なわれ、バッファメモリ５２
上で誤りが訂正される。

【００１８】このような処理を各系列に対して繰返すこ
とにより、情報シンボル内の誤り符号が訂正されていく
ことになる。一般に、この誤り訂正処理の繰返しの回数
が多いほど、訂正可能な誤り符号の数が多くなる。

【００１９】図１４に示した例では、バッファメモリ５
２は、ダイナミック型ランダムアクセスメモリ（ＤＲＡ
Ｍ）等を備える。バッファメモリ５２は、横方向のＰＩ
系列のデータにアクセスする場合にはバーストアクセス
となって高速にデータを読込むことができる。しかしな
がら、縦方向のＰＯ系列のデータにアクセスする場合に
はランダムアクセスを必要とするため、データの読出に
時間がかかり、その結果、誤り訂正速度が低下するとい
う問題がある。

【００２０】図１６は、このような問題に対処するため
の第２の従来の誤り訂正装置の構成を説明するための概
略ブロック図である。

【００２１】図１６に示すように、この第２の従来の誤
り訂正装置には、縦、横のいずれの方向のデータにも高
速アクセスが可能なスタティック型ランダムアクセスメ
モリ（以下、ＳＲＡＭと呼ぶ）からなる記憶素子５８が
付加される。バッファメモリ５２における横方向のＰＩ
系列のデータのアクセスの際に、この記憶素子５８に積
符号ブロックのすべてのデータを書込む。つまり、縦方
向のＰＯ系列のデータのアクセスは、この記憶素子５８
に記憶された積符号ブロックに対して行なうようにする
ことで、縦方向のＰＯ系列のデータのアクセスも高速に
行なえるようにすることが提案されている。

【００２２】

【発明が解決しようとする課題】しかしながら、図１６
に示した従来例にあっては、ＳＲＡＭからなる記憶素子
５８の容量が膨大になり、その結果、回路面積および消
費電力が増大するという新たな問題がある。

【００２３】本発明は、このような問題点を解決するた
めになされたもので、その目的は、記憶素子の容量の増
加を抑制した上で、高速な誤り訂正処理を行なうことが
できる誤り訂正装置を提供することである。

【００２４】

【課題を解決するための手段】請求項１記載の誤り訂正
装置は、異なる方向の誤り訂正符号を付加された積符号
ブロックを記憶する第１の記憶回路と、前記積符号ブロ
ックにおける第１の方向に配列されたデータを前記第１
の記憶手段から受けて、前記第１の方向に関して誤り訂
正処理を行なう第１の誤り訂正演算回路と、前記第１の
誤り訂正手段で訂正されたデータを前記第１の誤り訂正
手段から受けて、前記積符号ブロックにおける第２の方
向に配列されたデータに対する誤り訂正のための処理を
逐次行なう第２の誤り訂正演算回路とを備える。

【００２５】請求項２記載の誤り訂正装置は、請求項１
記載の誤り訂正装置の構成に加えて、前記第１の誤り訂
正演算回路は、前記積符号ブロックの第１の方向に配列
されたデータを有する単位ブロックごとに誤り訂正処理
を行ない、前記第２の誤り訂正演算回路は、前記第１の
誤り訂正演算回路で訂正された前記単位ブロックごとの
データを順次受けて、前記積符号ブロックの第２の方向
に配列されたデータに対する誤り訂正のための処理を、
前記単位ブロックに含まれるデータごとに分割して行な
う。

【００２６】請求項３記載の誤り訂正装置は、請求項２
記載の誤り訂正装置の構成に加えて、前記第２の方向に
配列されたデータに対する誤り訂正のための処理は、前
記第２の方向に配列されたデータに対するシンドローム
計算処理を含み、前記第２の誤り訂正演算回路は、前記
シンドローム計算処理を、前記単位ブロックに含まれる
データごとに分割し、かつ前記第２の方向について積算
することで行う。

【００２７】請求項４記載の誤り訂正装置は、請求項３
記載の誤り訂正装置の構成に加えて、前記第１の誤り訂
正演算回路は、訂正したデータを前記第１の記憶回路に
送出するとともに、前記第２の誤り訂正演算回路にも送
出する。

【００２８】請求項５記載の誤り訂正装置は、請求項２
記載の誤り訂正装置の構成に加えて、前記第２の誤り訂
正演算回路は、前記第２の方向に配列されるデータから
なる符号の原始多項式の複数の根にそれぞれ対応して設
けられる複数の積算回路を含み、各前記積算回路は、前
記第１の誤り訂正演算回路で訂正された前記単位ブロッ
ク内のデータを順次一方入力に受ける排他的論理和演算
回路と、前記排他的論理和演算回路の出力を、前記単位
ブロック内におけるデータの位置に応じて、それぞれ異
なるアドレスに格納する第２の記憶回路と、前記排他的
論理和演算回路の一方入力に与えられる入力データの前
記単位ブロック内の位置に対応し、かつ前記第２の記憶
回路にすでに格納されている記憶データと、前記複数の
根のうち対応する根とを乗算して、前記排他的論理和演
算回路の他方入力に与える乗算回路とを有する。

【００２９】請求項６記載の誤り訂正装置は、請求項５
記載の誤り訂正装置の構成に加えて、前記第２の記憶回
路は、前記排他的論理和演算回路の出力を、前記単位ブ
ロック内におけるデータの位置に応じたそれぞれ異なる
アドレスに上書きして格納する。

【００３０】請求項７記載の誤り訂正装置は、請求項５
記載の誤り訂正装置の構成に加えて、前記第１の誤り訂
正演算回路は、訂正したデータを前記第１の記憶回路に
送出するとともに、前記第２の誤り訂正演算回路にも送
出する。

【００３１】請求項８記載の誤り訂正装置は、請求項５
記載の誤り訂正装置の構成に加えて、前記誤り訂正符号
は、リード・ソロモン符号である。

【００３２】請求項９記載の誤り訂正装置は、請求項２
記載の誤り訂正装置の構成に加えて、前記第１の記憶回
路は、前記積符号ブロックにおける第１の方向に配列さ
れたデータに対しバーストアクセスが可能であって、前
記積符号ブロックにおける第２の方向に配列されたデー
タに対し、ランダムアクセスが可能である。

【００３３】請求項１０記載の誤り訂正装置は、請求項
２記載の誤り訂正装置の構成に加えて、前記第１の誤り
訂正演算回路は、前記積符号ブロックにおける第１の方
向に配列されたデータのシンドロームを計算する第１の
シンドローム計算回路を含み、前記第２の誤り訂正演算
回路は、前記第１の誤り訂正演算回路で訂正された前記
単位ブロックごとのデータを順次受けて、前記第２の方
向に配列されたデータに対するシンドローム計算処理
を、前記単位ブロックに含まれるデータごとに分割し、
かつ前記第２の方向について積算することで行う第２の
シンドローム計算回路を含む。

【００３４】請求項１１記載の誤り訂正装置は、請求項
１０記載の誤り訂正装置の構成に加えて、前記第１のシ
ンドローム計算回路は、前記第１の方向に配列されるデ
ータからなる符号の原始多項式の複数の根にそれぞれ対
応して設けられる複数の第１の積算回路を含み、各前記
第１の積算回路は、前記第１の記憶回路から読み出され
た前記単位ブロック内のデータを順次一方入力に受ける
第１の排他的論理和演算回路と、前記第１の排他的論理
和演算回路の出力を格納する第２の記憶回路と、前記第
２の記憶回路にすでに格納されている記憶データと、前
記複数の根のうち対応する根とを乗算して、前記第１の
排他的論理和演算回路の他方入力に与える第１の乗算回
路とを有する。

【００３５】請求項１２記載の誤り訂正装置は、請求項
１０記載の誤り訂正装置の構成に加えて、前記第２のシ
ンドローム計算回路は、前記第２の方向に配列されるデ
ータからなる符号の原始多項式の複数の根にそれぞれ対
応して設けられる複数の第２の積算回路を含み、各前記
第２の積算回路は、前記第１の誤り訂正演算回路で訂正
された前記単位ブロック内のデータを順次一方入力に受
ける第２の排他的論理和演算回路と、前記第２の排他的
論理和演算回路の出力を、前記単位ブロック内における
データの位置に応じて、それぞれ異なるアドレスに格納
する第３の記憶回路と、前記第２の排他的論理和演算回
路の一方入力に与えられる入力データの前記単位ブロッ
ク内の位置に対応し、かつ前記第３の記憶回路にすでに
格納されている記憶データと、前記複数の根のうち対応
する根とを乗算して、前記第２の排他的論理和演算回路
の他方入力に与える第２の乗算回路とを有する。

【００３６】請求項１３記載の誤り訂正装置は、請求項
１２記載の誤り訂正装置の構成に加えて、前記第３の記
憶回路は、前記第２の排他的論理和演算回路の出力を、
前記単位ブロック内におけるデータの位置に応じたそれ
ぞれ異なるアドレスに上書きして格納する。

【００３７】請求項１４記載の誤り訂正装置は、請求項
１２記載の誤り訂正装置の構成に加えて、前記第２の誤
り訂正演算回路は、前記第２のシンドローム計算回路に
よる前記積算符号ブロックごとの第２の方向のシンドロ
ーム計算結果を一時的に保持する第４の記憶回路をさら
に含む。

【００３８】請求項１５記載の誤り訂正装置は、請求項
１４記載の誤り訂正装置の構成に加えて、前記第２の誤
り訂正演算回路は、前記第４の記憶回路に格納された第
２の方向のシンドローム計算結果に基づいて、前記第２
の方向についての前記積符号ブロックの誤り位置および
誤り数値の検出と誤り訂正とを行うための第２方向訂正
回路をさらに含み、前記第１の誤り訂正演算回路は、前
記第２方向訂正回路の演算処理と並行して、次の積符号
ブロックに対する誤り訂正処理を行う。

【００３９】請求項１６記載の誤り訂正装置は、請求項
１５記載の誤り訂正装置の構成に加えて、前記第１の誤
り訂正演算回路は、訂正したデータを前記第１の記憶回
路に送出するとともに、前記第２のシンドローム計算回
路にも送出する。

【００４０】請求項１７記載の誤り訂正装置は、請求項
１０記載の誤り訂正装置の構成に加えて、前記第１の記
憶回路から前記第１の誤り訂正演算回路に至るデータの
転送経路途中に、前記第１の誤り訂正演算回路で訂正処
理を行なわせるためのデータを単位ブロックごとに個々
に記憶する複数の記憶領域を備えた第５の記憶回路と、
前記第５の記憶回路に記憶されたデータに対する前記第
１の誤り訂正演算回路での誤り訂正処理を、前記単位ブ
ロックごとにパイプライン処理するように制御するため
の制御手段とをさらに備える。

【００４１】

【発明の実施の形態】［実施の形態１］本発明を具体化
した第１の実施の形態を図面に基づいて説明する。ただ
し、従来例と同様の構成部分には同じ符号を用い、その
詳細な説明を省略する。

【００４２】図１は、この発明による誤り訂正装置を用
いた光ディスク再生システムの構成を示す概略ブロック
図である。すなわち、図１は、ＤＶＤ(Digital Video D
isc)などの光ディスクに対する情報再生システムの一例
を示したものである。

【００４３】図１において、光ディスク１から読出され
た信号は、読出２値化回路２によってデジタル信号に変
換された後、復調・デフォーマット回路４に与えられ、
図１３に示したような形態の積符号ブロック化されたデ
ータに復調される。

【００４４】ここで、図２は、実施の形態１の積符号ブ
ロックの構成を示す図である。図２に示すとおり、実施
の形態１の積符号ブロックは、行方向（横方向）に１８
２Ｂのデータ（ＣＯＬ１８１〜ＣＯＬ０）と列方向（縦
方向）に２０８Ｂのデータ（ＲＯＷ０〜ＲＯＷ２０７）
とからなる。すなわち、実施の形態１の積符号ブロック
は、１７２Ｂ（ｂｙｔｅｓ）列×１９２行の情報データ
に、横方向の１０Ｂ（ｂｙｔｅｓ）列×２０８行のパリ
ティＰＩと、縦方向の１７２列×１６Ｂ（ｂｙｔｅｓ）
行のパリティＰＯを付加することにより構成されてい
る。

【００４５】再び、図１に戻って、この図２に示す形態
の１ブロック分のデータは、ＳＤＲＡＭからなるバッフ
ァメモリ５に格納される。したがって、バッファメモリ
５も、横方向のＰＩ系列のデータにアクセスする場合に
はバーストアクセスとなって高速にデータを読込むこと
ができる。

【００４６】一方、サーボ制御回路３は、復調・デフォ
ーマット回路４の出力に基づいて、光ディスク１のドラ
イブ機構（図示せず）をサーボ制御する。復調・デフォ
ーマット回路４およびサーボ制御回路３の動作は、コン
トローラ８によって制御される。

【００４７】コントローラ８はさらに、バッファメモリ
５に格納された１ブロック分のデータに対するデコード
（誤り訂正）命令を誤り訂正回路６に与える。誤り訂正
回路６は、この命令に応じて、誤り訂正処理をバッファ
メモリ５に格納されているデータに施し、コントローラ
８へ処理の終了を知らせる。誤り訂正回路６の動作は、
コントローラ８によって制御される。

【００４８】図３は、図１に示した誤り訂正回路６の構
成を詳細に示すブロック図である。図３において、誤り
訂正回路６は、第１の誤り訂正演算回路９と、第２の誤
り訂正演算回路１０と、データバス１１とを備えてい
る。第１の誤り訂正演算回路９は、バッファメモリ５に
格納され、かつ積符号ブロック化されているデータに対
して、横方向（ＰＩ系列）のラインの符号に対して誤り
訂正を行なう。第２の誤り訂正演算回路１０は、第１の
誤り訂正演算回路９により訂正された積符号ブロックの
縦方向（ＰＯ系列）のラインの符号に対して誤り訂正を
行なう。データバス１１は、これらバッファメモリ５、
第１の誤り訂正演算回路９および第２の誤り訂正演算回
路１０の間でデータのやり取りを行なうために設けられ
る。

【００４９】第１の誤り訂正演算回路９は、図１５に示
した誤り訂正回路５３の構成において、シンドローム計
算回路５４に代えて第１のシンドローム計算回路１２を
設けたものであり、その他のユークリッド実行回路５
５、チェンサーチ実行回路５６および訂正回路５７の構
成は同様である。

【００５０】図４は、第１のシンドローム計算回路１２
の構成を示すブロック図である。誤りを含んでいる符号
列の受信多項式（符号多項式：code polynomial)である
ｙ（ｘ）をｙ（ｘ）＝ｙ_m-1ｘ^m-1＋ｙ_m-2ｘ^m-2＋… …＋ｙ₁ｘ＋
ｙ₀ とする。ただし、ｍは受信多項式の項数である。たとえ
ば、図２に示した積符号ブロックでは、ＰＩ系列のライ
ンの符号に対して誤り訂正を行なう場合、ｍ＝１８２と
なり、ＰＯ系列のラインの符号に対して誤り訂正を行な
う場合、ｍ＝２０８となる。

【００５１】よく知られているように、受信多項式ｙ
（ｘ）が上記のように表される場合、シンドロームは、
以下の数式（１）で与えられる。

【００５２】

【数１】

【００５３】ただし、ｔ：訂正可能な誤り数、α：原始
多項式（生成多項式）の根である。このシンドロームの
計算式を回路で実現したのが第１のシンドローム計算回
路１２である。ただし、この場合、上記数式（１）中で
は、単純な和演算ではなく排他的論理和演算を行なう。

【００５４】図４を参照して、第１のシンドローム計算
回路１２は、排他的論理和回路１２ａｉ（ｉ＝０〜ｎ−
１）とレジスタ１２ｂｉと乗算器１２ｃｉとを含む回路
を、原始多項式の根α⁰、α、…α^j、…α^n-1にそれぞ
れ対応してｎ個備えている。ここで、原始多項式は、継
続するｎ個の数０〜（ｎ−１）をそれぞれべきに持つ、
α⁰、α、…α^j、…α^n-1を根とする。

【００５５】すなわち、α⁰に対応して設けられる排他
的論理和回路１２ａ０は、データｙ１８１〜ｙ０を順次
一方入力に受け、レジスタ１２ｂ０は、排他的論理和回
路１２ａ０の出力を受けて保持する。乗算器１２ｃ０
は、レジスタ１２ｂ０の出力にα⁰を乗算し、排他的論
理和回路１２ａ０の他方入力に与える。根αの他の累乗
に対しても同様の回路が設けられる。

【００５６】たとえば、実施の形態１のようなＤＶＤフ
ォーマットでは、１０ＢのパリティＰＩを付加すること
が決められているため、ｎ＝１０（０〜９）であり、数
式（１）におけるｊは、０、…、９にそれぞれ相当す
る。

【００５７】再び、図３を参照して、第２の誤り訂正演
算回路１０は、図１５に示した誤り訂正回路５３の構成
において、シンドローム計算回路５４に代えて第２のシ
ンドローム計算回路１３を設けたものであり、その他の
ユークリッド実行回路５５、チェンサーチ実行回路５６
および訂正回路５７の構成は同じである。

【００５８】図５は、第２の誤り訂正演算回路１０にお
ける第２のシンドローム計算回路１３の構成を示すブロ
ック図である。

【００５９】第２のシンドローム計算回路１３は、数式
（１）のシンドローム計算を実現するという機能を有す
る点では第１のシンドローム計算回路１２と同様であ
る。

【００６０】図５を参照して、第２のシンドローム計算
回路１３は、排他的論理和回路１３ａｎと記憶素子１３
ｂｎと乗算器１３ｃｎとからなる回路をｎ個備えてい
る。排他的論理和回路１３ａｉ（ｉ＝０〜ｎ−１）と記
憶素子１３ｂｉと乗算器１３ｃｉとを含む回路を、原始
多項式の根αの累乗のα⁰、…α^j、…α^n-1にそれぞれ
対応してｎ個備えている。

【００６１】すなわち、α⁰に対応して設けられる排他
的論理和回路１３ａ０は、データｙ１８１〜ｙ１０を順
次一方入力に受け、記憶素子１３ｂ０は、排他的論理和
回路１３ａ０の出力を受けて保持する。乗算器１３ｃ０
は、記憶素子１３ｂ０の出力にα⁰を乗算し、排他的論
理和回路１３ａ０の他方入力に与える。根αの他の累乗
に対しても同様の回路が設けられる。記憶素子１３ｂ０
0は、シンドローム計算の途中経過の値を逐次記憶し、
かつ、アドレス信号に応じてランダムにアクセス可能な
もので、たとえば、スタティック型半導体記憶装置（以
下、ＳＲＡＭ）からなる。根αの他の累乗に対しても同
様の回路が設けられる。

【００６２】たとえば、実施の形態１のようなＤＶＤフ
ォーマットでは、１６ＢのＰＯパリティを付加すること
が決められているため、第２のシンドローム計算回路１
３においては、ｎ＝１６（０〜１５）であり、数式
（１）におけるｊは、０、…、１５にそれぞれ相当す
る。

【００６３】図６は、図３に示した誤り訂正回路６の動
作を説明するためのフローチャートである。

【００６４】以下では、上述したような構成に基づく誤
り訂正回路６の誤り訂正動作を、図３および図６に従っ
て説明する。

【００６５】コントローラ８からデコード命令が誤り訂
正回路６に与えられると、誤り訂正回路６は、積符号ブ
ロック化された１ブロック分のデータに対する誤り訂正
処理を開始する（ステップＳ１００）。

【００６６】誤り訂正処理が開始されると、まず、以下
に説明するフローにしたがって、バッファメモリ５から
第１の誤り訂正演算回路９に、図２におけるＲＯＷ０の
ＰＩ系列のラインデータが転送され、第１の誤り訂正演
算回路９により、ＰＩ系列のライン符号に対する誤り訂
正演算が実行される。

【００６７】すなわち、図３に示したバッファメモリ５
から、図２に示す積符号ブロックのＰＩ系列のラインご
とにデータｙｉ（ｉ＝１８１〜０）が順次排他的論理和
回路１２ａｎ（ｎ＝０〜９）に入力され（ステップＳ１
０２）、その演算結果が一旦レジスタ１２ｂｎ（ｎ＝０
〜９）に蓄積される。そして、レジスタ１２ｂｎで蓄積
されたデータに対し、乗算器１２ｃｎ（ｎ＝０〜９）に
よりαⁿ（ｎ＝０〜９）が乗算され、その結果と次のデ
ータｙ（ｉ−１）とが排他的論理和回路１２ｎで演算さ
れる。これを繰返すことによりシンドロームが計算され
る（ステップＳ１０４）。

【００６８】シンドロームを計算した後は、ユークリッ
ド実行回路５５により、シンドロームから誤り位置多項
式、誤り評価多項式を求め（ステップＳ１０６）、チェ
ンサーチ実行回路５６により、誤り位置多項式、誤り評
価多項式から誤り位置、誤り数値を求める（ステップＳ
１０８）。

【００６９】そして、バッファメモリ５に記憶されてい
る元データ（訂正前のデータ）が読み出され（ステップ
Ｓ１１０）、続いて、排他的論理和回路を含む訂正回路
５７によって、バッファメモリ５から読み出された元デ
ータ（訂正前のデータ）に対する訂正演算が行なわれる
（ステップＳ１１２）。その訂正後のデータが、データ
バス１１を介してバッファメモリ５に転送されて、バッ
ファメモリ５に格納される（ステップＳ１１４）。

【００７０】一方、訂正回路５７からの訂正済みのデー
タは、バッファメモリ５に転送されるのと同時に第２の
誤り訂正演算回路１０の第２のシンドローム計算回路１
３に転送されて第２のシンドローム計算が実施される
（ステップＳ１１６）。

【００７１】このステップＳ１１６では、第１の誤り訂
正演算回路９から、訂正後のＰＩ系列のラインデータｙ
ｉ（ｉ＝１８１〜１０）が順次排他的論理和回路１３ａ
ｎ（ｎ＝０〜１５）に入力され、その演算結果が記憶素
子１３ｂｎ（ｎ＝０〜１５）に蓄積される。ただし、Ｒ
ＯＷ０のＰＩ系列ラインデータについては、それ以前に
記憶素子１３ｂｎ（ｎ＝０〜１５）に蓄積されたデータ
が存在しないので、そのままの値が記憶素子１３ｂｎに
蓄積されることになる。

【００７２】すなわち、ステップＳ１１６では、図２に
おけるＲＯＷ０のＰＩ系列ラインデータが第２のシンド
ローム計算回路１３に入力され、１７２Ｂのデータが記
憶素子１３ｂｎに記憶される。

【００７３】次に、処理が図２に示した最終行のＲＯＷ
２０７まで行われたかが、判定される（ステップＳ１１
８）。

【００７４】上述の処理では、ＲＯＷ０に対応した処理
が終了しているのみであるから、処理は再びステップＳ
１０２に復帰する。

【００７５】したがって、ステップＳ１０２において、
バッファメモリ５から、ＲＯＷ１のＰＩ系列ラインデー
タが転送され、第１の誤り訂正演算回路９により、ＰＩ
系列のラインの符号に対する誤り訂正演算が実行され、
ステップＳ１１４において、訂正済みのデータが、デー
タバス１１を介してバッファメモリ５に転送されて、バ
ッファメモリ５上で誤りが訂正される。

【００７６】ステップＳ１１４において、第１の誤り訂
正演算回路９の訂正済みデータは、バッファメモリ５に
転送されるのと同時に、第２の誤り訂正演算回路１０の
第２のシンドローム計算回路１３に転送される。ここ
で、図３に示す第２のシンドローム計算回路１３は、ま
ず、ＲＯＷ１のＰＩ系列ラインデータにおけるｙ（１８
１）が入力されると、記憶素子１３ｂｎに記憶されてい
るｙ１８１（ＲＯＷ０のＰＩ系列ラインデータ）を読出
して乗算器１３ｃｎ（ｎ＝０〜１５）に伝送し、乗算器
１３ｂｎによりαⁿ（ｎ＝０〜１５）を乗算して、その
結果と上記ＲＯＷ１のＰＩ系列ラインデータにおけるｙ
１８１とを排他的論理和回路１３ａｎで演算し、その値
を記憶素子１３ｂｎに記憶されているｙ１８１に対応す
るデータに上書きする。

【００７７】以下、同様に、ＲＯＷ１のＰＩ系列ライン
データｙｉが入力されるたびに、記憶素子１３ｂｎから
対応するデータを読出して排他的論理和回路１３ａｎで
演算し、その値を記憶素子１３ｂｎに記憶されているｙ
ｉに対応するデータに上書きする。このように、記憶素
子１３ｂｎにおいては、新しいデータを順次上書きする
だけなので、１７２Ｂ（＝１８２Ｂ−１０Ｂ）×ｎ（＝
１６）のデータを記憶するだけの極めて少ない記憶容量
を備えるだけでよい。

【００７８】なお、この第２のシンドローム計算回路１
３による処理が、特許請求の範囲の欄に記載した「誤り
訂正のための処理」に相当する。

【００７９】以上のステップＳ１０２〜Ｓ１１６の動作
を、図２におけるＲＯＷ２０７まで繰返し行なうことに
より、積符号ブロックにおけるＰＩ系列の全ラインの符
号に対する誤り訂正演算が終了するとともに、ＰＯ系列
の全ラインの符号に対するシンドローム計算が終了す
る。

【００８０】シンドロームを計算した後は、ユークリッ
ド実行回路５５により、シンドロームから誤り位置多項
式、誤り評価多項式を求め（ステップＳ１２０）、チェ
ンサーチ実行回路５６により、誤り位置多項式、誤り評
価多項式から誤り位置、誤り数値を求める（ステップＳ
１２２）。

【００８１】そして、バッファメモリ５から該当する符
号データを読出し（ステップＳ１２４）、排他的論理和
回路を含む訂正回路５７によって、これを訂正した後
（ステップＳ１２６）、再びバッファメモリ５に書込む
（ステップＳ１２８）。

【００８２】図７は、誤り訂正回路１０が、積符号ブロ
ックＤｋ（ｋ：自然数）を順次処理する過程を示す概念
図である。

【００８３】実施の形態１の誤り訂正回路１０において
は、積符号ブロックＤｋに対する第１の誤り訂正演算お
よび第２のシンドローム計算回路１３の処理が終了し、
さらに、第２のユークリッド計算、第２のチェンサー
チ、第２の誤り訂正演算までが終了してから、次の積符
号ブロックＤ（ｋ＋１）に対する第１の誤り訂正演算お
よび第２のシンドローム計算回路１３の処理が開始され
る。

【００８４】以上説明した実施の形態１の誤り訂正装置
にあっては、以下のとおりの作用効果を奏することがで
きる。

【００８５】（１）記憶素子１３ｂｎは、シンドロー
ムの計算途中経過を記憶するものであり、新たなデータ
が入力されるたびに順次上書きするように構成している
ので、極めて少ない記憶容量を備えるだけでよく、回路
面積および消費電力の増加を抑制することができる。

【００８６】たとえば、ＤＶＤフォーマットで１ブロッ
ク分のＰＯ方向のシンドローム計算に必要なデータ量を
見積もった場合、図１３に示す記憶素子５８にあって
は、８ｂｉｔ×２０８×１７２＝約２８６ｋｂｉｔであり、これに対し実施の形態１の記憶素子１３ｂｎに
あっては、１７２×８ｂｉｔ×１６＝約２２ｋｂｉｔであり、記憶素子１３ｂｎとして、従来の約１／１０の
記憶容量で済む。

【００８７】（２）第１の誤り訂正演算回路９の訂正
済みデータを、バッファメモリ５に転送するのと同時に
第２の誤り訂正演算回路１０の第２のシンドローム計算
回路１３に転送するよう構成したので、バッファメモリ
５のアクセス回数が減少し、その分誤り訂正処理の高速
化を実現することができる。

【００８８】たとえば、ＰＩ方向の１ライン分のデータ
を１回のバーストアクセスですべて読込み、ＰＯ方向の
１ライン分のデータは、１回に１バイトずつ読込み、誤
り訂正時の書込は１バイトずつ行ない、アクセスに要す
る時間を４サイクルとし、誤り数がＰＩ、ＰＯそれぞれ
の方向に８００個と仮定した場合、図１１に示す回路に
あっては、各処理に必要なサイクル数は、以下のように
なる。

【００８９】ＰＩ方向の読出に必要なサイクル数（ＰＩ
Ｒ）ＰＩＲ＝（１８２＋４）×２０８＝３８６８８サイクルＰＩ方向の誤り訂正に必要なサイクル数（ＰＩＥ）ＰＩＥ＝８００×（１＋４）＝４０００サイクルＰＯ方向の読出に必要なサイクル数（ＰＯＲ）ＰＯＲ＝（１＋４）×２０８×１７２＝１７８８８０サ
イクルＰＯ方向の誤り訂正に必要なサイクル数（ＰＯＥ）ＰＯＥ＝８００×（１＋１＋４）＝４８００サイクルしたがって、合計２２６，３６８サイクルを必要とす
る。

【００９０】これに対し、実施の形態１の誤り訂正装置
にあっては、ＰＯＲが不要（０）となるため、合計４
７，４８８サイクルとなり、短時間で処理を行なうこと
ができる。

【００９１】［実施の形態２］以下、本発明に係る実施
の形態２を図面に基づいて説明する。

【００９２】図８は、本発明の実施の形態２における誤
り訂正回路２０の構成を詳細に示すブロック図である。
また、図９は、実施の形態２の第２の誤り訂正演算回路
１０の構成を説明するための概略ブロック図である。

【００９３】実施の形態２の誤り訂正回路２０における
第２の誤り訂正演算回路１０が、実施の形態１の第２の
誤り訂正演算回路１０と異なるのは、実施の形態２の第
２の誤り訂正演算回路１０においては、図９に示すとお
り、第２のシンドローム計算回路１３とユークリッド実
行回路５５との間に、記憶素子２１を設けたことのみで
あり、その他の構成は実施の形態１の第２の誤り訂正演
算回路１０の構成と同様である。

【００９４】なお、記憶素子２１は、特に限定されない
が、たとえば、ＳＲＡＭからなるものとすることができ
る。さらに、この記憶素子２１は、図２に示した積符号
ブロックについて第２のシンドローム計算回路１３が計
算したシンドロームを保持することが可能なだけの記憶
容量を有するものとする。

【００９５】すなわち、実施の形態２にあっては、図６
に示した実施の形態１の処理フローにおいて、積符号ブ
ロックＤｋに対して第２のシンドローム計算回路１３で
計算したシンドロームを記憶素子２１に一時的に保持さ
せた上で、この記憶素子２１に保持されたデータ（シン
ドローム）に基づいて、ユークリッド法による誤り位置
多項式と誤り数値多項式の計算（ステップＳ１２０）お
よびチェンサーチ法による誤り位置と誤り数値の計算が
行なわれ（ステップＳ１２２）、訂正回路５７により、
バッファメモリ５２から該当する符号データを読出し
（ステップＳ１２４）、これを訂正した後（ステップＳ
１２６）、再びバッファメモリ５に書込む（ステップＳ
１２８）。

【００９６】そして、このステップＳ１２０〜Ｓ１２８
の処理を行っている間、第２のシンドローム計算回路１
３では、次の積符号ブロックＤ（ｋ＋１）に対するシン
ドロームの計算を行なう。

【００９７】図１０は、実施の形態２の誤り訂正回路２
０が、積符号ブロックＤｋ（ｋ：自然数）を順次処理す
る過程を示す概念図である。

【００９８】図１０において、たとえば、区間ＰＡにお
いては、記憶素子２１に記憶された積符号ブロックＤｋ
についての第２のシンドローム計算の結果の読出し→第
２のユークリッド計算→第２のチェンサーチ→第２の誤
り訂正という処理と、積符号ブロックＤｋ＋１について
の第２のシンドローム計算処理とを並列して行うことが
可能である。

【００９９】なお、記憶素子２１が２バンク構成であれ
ば、例えば、積符号ブロックＤｋについてのシンドロー
ムの読出しと、積符号ブロックＤｋ＋１についてのシン
ドロームの書込みとを、さらに並列して行うことも可能
である。

【０１００】すなわち、実施の形態２では、ｋ番目の積
符号ブロックＤｋに対するＰＯ方向の誤り訂正を行なっ
ている間、（ｋ＋１）番目の積符号ブロックＤ（ｋ＋
１）に対するＰＯ方向のシンドロームを並行して計算さ
せることができるので、実施の形態１よりもさらに高速
で誤り訂正処理を行なうことができる。

【０１０１】［実施の形態３］本発明を具体化した実施
の形態３を図面に基づいて説明する。

【０１０２】図１１は、実施の形態３における誤り訂正
回路３０の構成を詳細に示すブロック図である。

【０１０３】実施の形態３が実施の形態１と異なるの
は、バッファメモリ５と第１の誤り訂正演算回路９との
間に、記憶素子３１を設けたことのみであり、その他の
構成は実施の形態１の誤り訂正回路１０の構成と同様で
ある。また、記憶素子３１の内部は、４個のバンク３２
ａ〜３２ｄに区分けされ、各バンクは互いに独立に、デ
ータの書込みおよび読出しができるものとする。ここ
で、記憶素子３１は、特に限定されないが、たとえば、
４バンク構成のＳＲＡＭからなるものとすることができ
る。

【０１０４】図１１に示したような構成とすることによ
り、実施の形態３の誤り訂正回路３０は、コントローラ
８の制御に従って、積符号ブロック化された１ブロック
分のデータを、１ライン分のデータ単位ごとに、第１の
誤り訂正演算回路９においてパイプライン処理するとい
う特徴を有する。

【０１０５】図１２は、誤り訂正回路３０の動作を説明
するための概念図である。以下、図１１および図１２を
参照して誤り訂正回路３０の動作を説明する。

【０１０６】コントローラ８からデコード命令が誤り訂
正回路３０に与えられると、誤り訂正回路３０は、積符
号ブロック化された１ブロック分のデータに対する誤り
訂正処理を開始する。

【０１０７】まず、ステージ１では、バッファメモリ５
から記憶素子３１のバンク３２ａに、図２におけるＲＯ
Ｗ０のＰＩ系列ラインデータが転送される。

【０１０８】次のステージ２では、以下の動作が並行処
理される。ｉ）バッファメモリ５から記憶素子３１のバンク３２
ｂに、図２におけるＲＯＷ１のＰＩ系列ラインデータが
転送される。

【０１０９】ｉｉ）バンク３２ａから第１のシンドロ
ーム計算回路１２にＲＯＷ０のＰＩ系列ラインデータが
転送されて、実施の形態１と同様にシンドロームの計算
が行なわれる。

【０１１０】次のステージ３では、以下の動作が並行処
理される。ｉｉｉ）バッファメモリ５から記憶素子３１のバンク
３２ｃに、図２におけるＲＯＷ２のＰＩ系列ラインデー
タが転送される。

【０１１１】ｉｖ）バンク３２ｂから第１のシンドロ
ーム計算回路１２にＲＯＷ１のＰＩ系列ラインデータが
転送されてシンドロームの計算が行なわれる。

【０１１２】ｖ）第１のシンドローム計算回路１２か
らユークリッド実行回路５５に、ＲＯＷ０のＰＩ系列の
ラインデータのシンドロームが転送されて、誤り位置多
項式、誤り評価多項式が求められる。

【０１１３】次のステージ４では、以下の動作が並行処
理される。ｖｉ）バッファメモリ５から記憶素子３１のバンク３
２ｄに、図２におけるＲＯＷ３のＰＩ系列ラインデータ
が転送される。

【０１１４】ｖｉｉ）バンク３２ｃから第１のシンド
ローム計算回路１２にＲＯＷ２のＰＩ系列ラインデータ
が転送されてシンドロームの計算が行なわれる。

【０１１５】ｖｉｉｉ）第１のシンドローム計算回路
１２からユークリッド実行回路５５に、ＲＯＷ１のＰＩ
系列のラインデータのシンドロームが転送されて、誤り
位置多項式、誤り評価多項式が求められる。

【０１１６】ｉｘ）ユークリッド実行回路５５からチ
ェンサーチ実行回路５６に、ＲＯＷ０のＰＩ系列ライン
データの誤り位置多項式、誤り評価多項式が転送され
て、誤り位置、誤り数値が求められ、さらに、記憶素子
３１のバンク３２ａからデータが読み出されて訂正回路
５７により訂正が行なわれる。

【０１１７】次のステージ５では、以下の動作が並行処
理される。ｘ）バッファメモリ５から記憶素子３１のバンク３２
ａに、図２におけるＲＯＷ４のＰＩ系列ラインデータが
転送される。

【０１１８】ｘｉ）バンク３２ｄから第１のシンドロ
ーム計算回路１２にＲＯＷ３のＰＩ系列ラインデータが
転送されてシンドロームの計算が行なわれる。

【０１１９】ｘｉｉ）第１のシンドローム計算回路１
２からユークリッド実行回路５５に、ＲＯＷ２のＰＩ系
列ラインデータのシンドロームが転送されて、誤り位置
多項式、誤り評価多項式が求められる。

【０１２０】ｘｉｉｉ）ユークリッド実行回路５５か
らチェンサーチ実行回路５６に、ＲＯＷ１のＰＩ系列ラ
インデータの誤り位置多項式、誤り評価多項式が転送さ
れて、誤り位置、誤り数値が求められ、さらに記憶素子
３１のバンク３２ｂからデータが読み出されて訂正回路
５７により訂正が行なわれる。

【０１２１】なお、訂正回路５７からの訂正済みデータ
は、バッファメモリ５に転送されるのと同時に第２の誤
り訂正演算回路１０の第２のシンドローム計算回路１３
に転送される。

【０１２２】それ以後の第２の誤り訂正演算回路１０の
動作は、図６に示した実施の形態１におけるステップＳ
１１６〜ステップＳ１２８の動作と同様である。

【０１２３】なお、ステージ６以降も、上記ステージ５
と同様に、ＰＩ系列ラインデータを単位としてパイプラ
イン処理が行なわれる。

【０１２４】以上のとおり、実施の形態３においては、
４個のバンク３２ａ〜３２ｄを持つ記憶素子３１に必要
なデータを備えることにより、バッファメモリ５に頻繁
にアクセスすることなく、パイプライン処理を効率よく
動作させることができる。その結果、より高速な誤り訂
正処理を行なうことができる。

【０１２５】なお、実施の形態３にあっては、４段パイ
プライン動作を行なわせたが、これに限定されるもので
はなく、パイプラインの段数および記憶素子３１内のバ
ンクの数は、誤り訂正回路３０の仕様に応じて適宜決定
される。

【０１２６】なお、第２の実施例と同様に、さらに記憶
素子２１を設ける構成としてもよい。

【０１２７】また、第１の誤り訂正演算回路９だけでな
く、第２の誤り訂正演算回路１０における処理も含めた
パイプライン制御を行なってもよい。

【０１２８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１２９】

【発明の効果】本発明にあっては、以上説明したとお
り、回路面積および消費電力の増加を抑制しつつ、高速
な誤り訂正処理を行なうことができる誤り訂正装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の誤り訂正回路を用い
た光ディスク再生システムの構成を示す概略ブロック図
である。

【図２】実施の形態１における積符号ブロックの説明
図である。

【図３】実施の形態１における誤り訂正回路６の構成
を示す概略ブロック図である。

【図４】実施の形態１における第１のシンドローム計
算回路１２の概略を示すブロック図である。

【図５】実施の形態１における第２のシンドローム計
算回路１３の概略を示すブロック図である。

【図６】図３に示した誤り訂正回路６の動作を説明す
るためのフローチャートである。

【図７】誤り訂正回路１０が、積符号ブロックＤｋ
（ｋ：自然数）を順次処理する過程を示す概念図であ
る。

【図８】実施の形態２における誤り訂正回路２０の構
成を示す概略ブロック図である。

【図９】実施の形態２における第２の誤り訂正演算回
路１０の概略を示すブロック図である。

【図１０】実施の形態２の誤り訂正回路２０が、積符
号ブロックＤｋ（ｋ：自然数）を順次処理する過程を示
す概念図である。

【図１１】実施の形態３における誤り訂正回路３０の
構成を示すブロック図である。

【図１２】実施の形態３における誤り訂正回路３０の
動作を説明するためのタイミングチャートである。

【図１３】積符号がデジタルデータに付加される態様
を模式的に示す図である。

【図１４】第１の従来の誤り訂正装置における誤り訂
正処理でのデータの伝送経路を簡単に示したブロック図
である。

【図１５】一般的な誤り訂正回路の概略を示すブロッ
ク図である。

【図１６】第２の従来例における誤り訂正装置の概略
を示すブロック図である。

【符号の説明】

１光ディスク、２読出２値化回路、３サーボ制御
回路、４復調・デフォーマット回路、５バッファメ
モリ、６，２０，３０誤り訂正回路、７出力インタ
ーフェイス回路、８コントローラ、９第１の誤り訂
正演算回路、１０第２の誤り訂正演算回路、１１デ
ータバス、１２第１のシンドローム計算回路、１３
第２のシンドローム計算回路、２１，３１記憶素子、
３２バンク、５５ユークリッド演算回路、５６チ
ェンサーチ実行回路、５７訂正回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山内英樹大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内Ｆターム(参考） 5B001 AA02 AA11 AA13 AB02 AC01 AD04 AD06 5J065 AC03 AD06 AD11 AF01 AG02 AH02 AH03 AH06 AH21

Claims

【特許請求の範囲】

【請求項１】異なる方向の誤り訂正符号を付加された
積符号ブロックを記憶する第１の記憶回路と、前記積符号ブロックにおける第１の方向に配列されたデ
ータを前記第１の記憶手段から受けて、前記第１の方向
に関して誤り訂正処理を行なう第１の誤り訂正演算回路
と、前記第１の誤り訂正手段で訂正されたデータを前記第１
の誤り訂正手段から受けて、前記積符号ブロックにおけ
る第２の方向に配列されたデータに対する誤り訂正のた
めの処理を逐次行なう第２の誤り訂正演算回路とを備え
る、誤り訂正装置。
【請求項２】前記第１の誤り訂正演算回路は、前記積
符号ブロックの第１の方向に配列されたデータを有する
単位ブロックごとに誤り訂正処理を行ない、前記第２の誤り訂正演算回路は、前記第１の誤り訂正演
算回路で訂正された前記単位ブロックごとのデータを順
次受けて、前記積符号ブロックの第２の方向に配列され
たデータに対する誤り訂正のための処理を、前記単位ブ
ロックに含まれるデータごとに分割して行なう、請求項
１に記載の誤り訂正装置。
【請求項３】前記第２の方向に配列されたデータに対
する誤り訂正のための処理は、前記第２の方向に配列さ
れたデータに対するシンドローム計算処理を含み、前記第２の誤り訂正演算回路は、前記シンドローム計算
処理を、前記単位ブロックに含まれるデータごとに分割
し、かつ前記第２の方向について積算することで行う、
請求項２に記載の誤り訂正装置。
【請求項４】前記第１の誤り訂正演算回路は、訂正し
たデータを前記第１の記憶回路に送出するとともに、前
記第２の誤り訂正演算回路にも送出する、請求項３に記
載の誤り訂正装置。
【請求項５】前記第２の誤り訂正演算回路は、前記第
２の方向に配列されるデータからなる符号の原始多項式
の複数の根にそれぞれ対応して設けられる複数の積算回
路を含み、各前記積算回路は、前記第１の誤り訂正演算回路で訂正された前記単位ブロ
ック内のデータを順次一方入力に受ける排他的論理和演
算回路と、前記排他的論理和演算回路の出力を、前記単位ブロック
内におけるデータの位置に応じて、それぞれ異なるアド
レスに格納する第２の記憶回路と、前記排他的論理和演算回路の一方入力に与えられる入力
データの前記単位ブロック内の位置に対応し、かつ前記
第２の記憶回路にすでに格納されている記憶データと、
前記複数の根のうち対応する根とを乗算して、前記排他
的論理和演算回路の他方入力に与える乗算回路とを有す
る、請求項２に記載の誤り訂正装置。
【請求項６】前記第２の記憶回路は、前記排他的論理
和演算回路の出力を、前記単位ブロック内におけるデー
タの位置に応じたそれぞれ異なるアドレスに上書きして
格納する、請求項５に記載の誤り訂正装置。
【請求項７】前記第１の誤り訂正演算回路は、訂正し
たデータを前記第１の記憶回路に送出するとともに、前
記第２の誤り訂正演算回路にも送出する、請求項５に記
載の誤り訂正装置。
【請求項８】前記誤り訂正符号は、リード・ソロモン
符号である、請求項５に記載の誤り訂正装置。
【請求項９】前記第１の記憶回路は、前記積符号ブロ
ックにおける第１の方向に配列されたデータに対しバー
ストアクセスが可能であって、前記積符号ブロックにお
ける第２の方向に配列されたデータに対し、ランダムア
クセスが可能である、請求項２に記載の誤り訂正装置。
【請求項１０】前記第１の誤り訂正演算回路は、前記
積符号ブロックにおける第１の方向に配列されたデータ
のシンドロームを計算する第１のシンドローム計算回路
を含み、前記第２の誤り訂正演算回路は、前記第１の誤り訂正演
算回路で訂正された前記単位ブロックごとのデータを順
次受けて、前記第２の方向に配列されたデータに対する
シンドローム計算処理を、前記単位ブロックに含まれる
データごとに分割し、かつ前記第２の方向について積算
することで行う第２のシンドローム計算回路を含む、請
求項２に記載の誤り訂正装置。
【請求項１１】前記第１のシンドローム計算回路は、
前記第１の方向に配列されるデータからなる符号の原始
多項式の複数の根にそれぞれ対応して設けられる複数の
第１の積算回路を含み、各前記第１の積算回路は、前記第１の記憶回路から読み出された前記単位ブロック
内のデータを順次一方入力に受ける第１の排他的論理和
演算回路と、前記第１の排他的論理和演算回路の出力を格納する第２
の記憶回路と、前記第２の記憶回路にすでに格納されている記憶データ
と、前記複数の根のうち対応する根とを乗算して、前記
第１の排他的論理和演算回路の他方入力に与える第１の
乗算回路とを有する、請求項１０に記載の誤り訂正装
置。
【請求項１２】前記第２のシンドローム計算回路は、
前記第２の方向に配列されるデータからなる符号の原始
多項式の複数の根にそれぞれ対応して設けられる複数の
第２の積算回路を含み、各前記第２の積算回路は、前記第１の誤り訂正演算回路で訂正された前記単位ブロ
ック内のデータを順次一方入力に受ける第２の排他的論
理和演算回路と、前記第２の排他的論理和演算回路の出力を、前記単位ブ
ロック内におけるデータの位置に応じて、それぞれ異な
るアドレスに格納する第３の記憶回路と、前記第２の排他的論理和演算回路の一方入力に与えられ
る入力データの前記単位ブロック内の位置に対応し、か
つ前記第３の記憶回路にすでに格納されている記憶デー
タと、前記複数の根のうち対応する根とを乗算して、前
記第２の排他的論理和演算回路の他方入力に与える第２
の乗算回路とを有する、請求項１０に記載の誤り訂正装
置。
【請求項１３】前記第３の記憶回路は、前記第２の排
他的論理和演算回路の出力を、前記単位ブロック内にお
けるデータの位置に応じたそれぞれ異なるアドレスに上
書きして格納する、請求項１２に記載の誤り訂正装置。
【請求項１４】前記第２の誤り訂正演算回路は、前記第２のシンドローム計算回路による前記積算符号ブ
ロックごとの第２の方向のシンドローム計算結果を一時
的に保持する第４の記憶回路をさらに含む、請求項１２
に記載の誤り訂正装置。
【請求項１５】前記第２の誤り訂正演算回路は、前記第４の記憶回路に格納された第２の方向のシンドロ
ーム計算結果に基づいて、前記第２の方向についての前
記積符号ブロックの誤り位置および誤り数値の検出と誤
り訂正とを行うための第２方向訂正回路をさらに含み、前記第１の誤り訂正演算回路は、前記第２方向訂正回路
の演算処理と並行して、次の積符号ブロックに対する誤
り訂正処理を行う、請求項１４に記載の誤り訂正装置。
【請求項１６】前記第１の誤り訂正演算回路は、訂正
したデータを前記第１の記憶回路に送出するとともに、
前記第２のシンドローム計算回路にも送出する、請求項
１５に記載の誤り訂正装置。
【請求項１７】前記第１の記憶回路から前記第１の誤
り訂正演算回路に至るデータの転送経路途中に、前記第
１の誤り訂正演算回路で訂正処理を行なわせるためのデ
ータを単位ブロックごとに個々に記憶する複数の記憶領
域を備えた第５の記憶回路と、前記第５の記憶回路に記憶されたデータに対する前記第
１の誤り訂正演算回路での誤り訂正処理を、前記単位ブ
ロックごとにパイプライン処理するように制御するため
の制御手段とをさらに備える、請求項１０に記載の誤り
訂正装置。