JPH10117148A - 縦及び横のパリティコードを有するデータフレームにおけるエラーを修正するシステム - Google Patents

縦及び横のパリティコードを有するデータフレームにおけるエラーを修正するシステム

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JPH10117148A
JPH10117148A JP9211256A JP21125697A JPH10117148A JP H10117148 A JPH10117148 A JP H10117148A JP 9211256 A JP9211256 A JP 9211256A JP 21125697 A JP21125697 A JP 21125697A JP H10117148 A JPH10117148 A JP H10117148A
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Abstract

(57)【要約】 【課題】 行に関して計算された横のシンドロームに基
づいて、フレームの各行におけるエラーの修正を可能に
する横方向のパリティデータ、及び列に関して計算され
た縦のシンドロームに基づいて、フレームの各列におけ
るエラーの修正を可能にする縦方向のパリティデータを
含む、あるデータフレーム内のエラーを修正する方法に
関する。 【解決手段】 本方法は、遅いメモリに受信している現
在のフレームのデータに関する、現在フレームの横及び
縦のシンドロームを受信中に計算し、これらのシンドロ
ームを速いメモリ領域に記憶させ、次のフレームのデー
タを遅いメモリに受信しながら、速いメモリ領域に記憶
させたシンドロームに基づいて現在のフレームのエラー
の値と位置を見出すという各ステップを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の行及び列に
ついて、フレーム内のエラーを修正するための縦及び横
のパリティデータを含む、データフレームにおけるエラ
ーを修正するシステムに関するものである。フレームの
データ行及び列は、いわゆる積符号を構成する。
【０００２】
【従来の技術】図１は、各１８２バイトの行と各２０８
バイトの列とを有するフレームの例を示している。各行
の１０バイトは横のパリティデータＨＰを構成し、各列
の１６バイトは縦のパリティデータＶＰを構成してい
る。残りの１７２×１９２バイトのフレームが有効デー
タＤを含むことになる。
【０００３】対応するパリティデータを有する各行又は
列は、例えばリード・ソロモン符号を構成する。２ｋ個
のパリティデータのリード・ソロモン符号では、この分
野の技術ではよく知られている方法によって、２ｋ個の
エラー表示が見出されるが、これは大抵の場合ｋ個のエ
ラー値とｋ個の対応する符号内の位置から成る。図１の
ように積符号の場合は、各リード・ソロモン符号はもっ
と柔軟性のある方法で使用することができる。すなわ
ち、２ｎ＋ｍ≦２ｋの場合、２ｋ個のパリティ値によっ
て未知の値と位置を有するｎ個のエラーと、既知の値と
未知の位置を有するｍ個のエラーとが見出される。
【０００４】一つの行又は列に対する一つの符号におけ
るエラー修正を行うには、パリティデータを含むすべて
の符号データに基づいて一つのシンドロームを計算す
る。このシンドロームに基づいて、各エラーの値と位置
を既知の方法で計算することが出来る。
【０００５】あるシンドロームによって明らかにされる
エラーの数が最大数である場合は、対応する修正をしな
い方が望ましいことがある。実際、修正しようとする符
号が最大数を超えるエラーを含む場合は、横方向で約１
０-5、縦方向では約１０-8の確率である。その時修正は
誤りかもしれない。誤修正の確率を無視できる程度にす
るためには幾つかの修正パスが実施されるが、そこでは
自身が最大数より小さいか又はそれに等しいしきい値よ
りも小さい数のエラーを明らかにするシンドロームだけ
が利用される。各パスに関しては、誤データが修正され
横断的シンドロームが修正に影響を受ける。すなわち、
ある行における修正によって影響を受けた縦方向のシン
ドローム及びある列における修正によって影響を受けた
横方向のシンドロームが更新される。行又は列あたりの
エラーの数は、このようにしてシンドロームが修正可能
なエラーの最大数以下に減らすことが出来る。
【０００６】修正を待っている間にフレームデータは記
憶しておかなければならない。一般に二つのフレームを
記憶する。すなわち、第一のフレームが受信されている
とき第二のフレームが修正される。図１の例では、２×
２７８５６メモリバイトを必要とする。このような容量
を有するフレームメモリは、妥当な値段でエラー修正回
路と合体することは出来ない。従って外付きでなければ
ならない。更に、特別な注意を払うのでなければ、フレ
ームの処理中に何回もメモリにアクセスしなければなら
ないというリスクがあり、これには特別に速く高価なメ
モリを必要とする。
【０００７】
【発明が解決しようとする課題】本発明の目的は、その
フレームメモリが遅い、すなわち、フレームデータの伝
送速度だけに適用される可能性のある積符号のフレーム
内のエラーを修正するシステムを提供することにある。
【０００８】本発明の別の目的は、フレームメモリを修
正されたフレームを処理するための回路の既存のメモリ
に組み込むことができるようなシステムを提供すること
である。
【０００９】
【課題を解決するための手段】これら及びその他の目的
は、次に述べるステップから成る方法により、本発明に
従って実施される。つまり第一の側面に従って、遅いメ
モリに受信されている現在のフレームのデータに基づい
て、現在のフレームの縦及び横のシンドロームを受信中
に計算し、これらのシンドロームを速いメモリ領域に記
憶し、次のフレームのデータが遅いメモリに受信されて
いるので、速いメモリ領域に記憶されたシンドロームに
基づいて現在のフレームのエラーの値と位置を見出すと
いうステップである。
【００１０】第一の側面とは無関係な第二の側面によれ
ば、この方法は次のステップを含む。つまり、現在のフ
レームのデータは行によって受信されているので、横の
パリティデータにより現在のフレームのデータの行を受
信中に修正しようとし、疑わしい行の位置をマークし、
遅いメモリに記憶されている修正されたかつ疑わしい行
に基づいて現在のフレームの縦のシンドロームを受信中
に計算し、これらの縦のシンドロームを速いメモリ領域
に記憶し、次のフレームのデータが受信されているので
あるから、速いメモリ領域に記憶された縦のシンドロー
ムに基づいて現在のフレームのエラーの値を見出し、そ
れらのエラーの位置は疑わしい行のマークによって区別
される、という各ステップである。
【００１１】本発明の一実施例によれば、この方法は見
出した値と位置によって遅いメモリから抽出したデータ
を動作中に修正するステップを含む。
【００１２】本発明の一実施例によれば、遅いメモリは
利用回路によって管理され、各フレームのエラー値と位
置は次のフレームのデータの間に利用回路に供給され、
利用回路は、各フレームを記憶し、また、対応するエラ
ーの値と位置を受信したとき修正するために適用され
る。
【００１３】本発明の一実施例によれば、各フレームは
それぞれのパリティデータなしに記憶され、フレームの
エラーの値と位置は、次のフレームのパリティデータを
受信する間に利用回路に供給される。
【００１４】本発明の一実施例によれば、縦のパリティ
データは列の中に織り交ぜられ、シンドローム計算は次
の各ステップを含む。すなわち、第一の補助レジスタを
各列の最初のデータに対応する冪に累乗したガロア域の
予め定めた要素に設定し、第二の補助レジスタを列の最
初の縦のパリティデータに対応する冪に累乗したガロア
域の上記要素に設定し、可変レジスタを１に設定し、縦
のパリティデータの到来の場合を除き、列の新しいデー
タの到来毎に第一の補助レジスタをその内容とガロア域
の前記要素の逆数との積で更新し、第二の補助レジスタ
を列の新しい縦のパリティデータの到来毎にその内容と
ガロア域の前記要素の逆数との積で更新し、各シンドロ
ーム係数に対して可変レジスタを、現在受信した列のデ
ータが縦のパリティデータか否かに従って、その内容と
第二又は第一のレジスタの内容との積で更新し、速いメ
モリ領域において各縦のシンドローム係数と可変レジス
タの内容と現在受信したデータの積との和で更新する各
ステップである。
【００１５】本発明の一実施例によれば、データフレー
ムはエラーをチェックする記号を含み、その各々は各係
数がフレームの一連のデータのビットである多項式を生
成多項式で割算した剰余に対応している。この方法は従
って、発見された各エラーに関して第一のレジスタを生
成多項式の係数に設定し、それをその内容の二乗で更新
し、シフトレジスタを上記データ連におけるエラーの位
置に設定して第一レジスタの更新と同期するようにクロ
ックを置き、記号レジスタをエラーの値に設定してシフ
トレジスタの最下位ビットが１であるとき記号レジスタ
の内容と第一レジスタだけの内容との積で更新する各ス
テップを含む。これによって、記号レジスタにはシフト
レジスタが完全にシフトしてしまったときは記号に及ぼ
すエラーの影響が含まれる。
【００１６】本発明の一実施例によれば、この方法は、
この第一の側面においては、次のフレームのデータが受
信中であるから、速いメモリ領域において各シンドロー
ムの係数を、そのシンドロームについて計算したエラー
の値と位置で交換するステップを含む。
【００１７】本発明の一実施例によれば、この方法は、
その第二の側面においては、次のフレームのデータが受
信中であるから、速いメモリ領域において各縦のシンド
ロームの係数を、マークした疑わしい行の位置とで計算
したエラー決定多項式の係数と交換し、マークした疑わ
しい行の位置で計算したエラー位置探し多項式の係数を
記憶し、エラー決定多項式とエラー位置探し多項式とで
エラーの値を計算する各ステップを含む。
【００１８】本発明の一実施例によれば、この方法は、
その第二の側面においては、現在のフレームの縦のシン
ドロームを計算し、各疑わしい行のデータはキャンセル
され、次のフレームの縦のパリティデータの一行の受信
の間、ある疑わしい行に対する計算されたエラー値をこ
の疑わしい行の代わりに遅いメモリに書込む、各ステッ
プを含む。
【００１９】前記及びその他の本発明の目的、特徴、及
び利点は付図と関連して本発明の特定の実施例の以下に
示す制限のない記述において詳細に論ぜられている。
【００２０】
【発明の実施の形態】本発明の一側面は、図１のように
積符号フレームにおけるエラーを見出すためには、すべ
てのフレームデータに基づいて一度だけ横及び縦のシン
ドロームを計算することで十分であることに注意するこ
とである。一度これらのシンドロームが計算されると、
フレームデータは最早いくつかのパスが実行された場合
でも、エラーの値と位置を計算する必要がない。
【００２１】従って、この状態により、すべてのエラー
値とその位置が独特のシンドロームに基づいてフレーム
の有効データを次々に修正するために最初に見出され
る。これらシンドロームは、フレームデータの受信の際
その受信中に計算され、集積できるような容量を持った
メモリに記憶される。ある集積メモリに記憶されたシン
ドロームに基づいてエラー計算動作が行われ、その速さ
は、メモリとの接続が短時間で、動作周波数が本技術の
最高周波数であるという事実により、特別に速い。その
上、集積回路では、計算能力は内部メモリへのアクセス
用バスのサイズを増すことにより増大することができ
る。すなわち、内部メモリの数は外部メモリに対するそ
れよりはずっと制限が少ない。
【００２２】従って、メモリとの高い交換速度を要する
プロセスは全てそのような速度に適用される集積メモリ
によって行われる。一方、外部フレームメモリはフレー
ムデータの比較的ゆっくりした伝送速度に出会うだけで
ある。更に、外部メモリはもはやパリティデータを記憶
する必要がなくなる。
【００２３】図２Ａは本発明によるエラー修正システム
の第一の実施例の構成を線図的に示したものである。処
理すべきフレームのデータ、すなわち有効データＤ、横
のパリティデータＨＰ、及び縦のパリティデータＶＰ
は、同時にシンドローム計算回路１０及び外部フレーム
メモリ１２に到達する。メモリ１２は２つの領域Ｍ１と
Ｍ２があり、それぞれ１つのフレームの有効データＤを
記憶するように意図されている。
【００２４】シンドローム計算回路１０は第一の内部メ
モリ領域１４と連動しており、そこには現在計算された
横のシンドロームＨＳｎ及び縦のシンドロームＶＳｎが
記憶される。第二の内部メモリ領域１５は、回路１０に
より前回のフレームｎ−１について計算された横及び縦
のシンドロームＨＳｎ−１及びＶＳｎ−１を記憶してい
る。エラー計算回路１７は、このメモリ領域１５と連動
しており、フレームｎ−１のエラーの値と位置を第三の
内部メモリ領域１９に供給する。第四の内部メモリ領域
２０は、回路１７によりフレームｎ−２に対して前に計
算されたエラーの値と位置を記憶している。エラー修正
回路２１は、外部メモリ１２から伝送すべきフレームｎ
−２の有効データＤを受信し、またメモリ領域２０の対
応するエラーの値と位置を受信する。
【００２５】現在のフレームｎを受信すると、そのフレ
ームの有効データＤｎが外部メモリ１２の領域の１つ、
例えば領域Ｍ１に書き込まれ、一方この領域Ｍ１に前回
記憶されていた、後尾から２番目のフレームｎ−２に属
するデータＤｎ−２は修正回路２１に伝送され修正され
る。外部メモリ１２の領域Ｍ２は前回フレームｎ−１の
有効データＤｎ−１を記憶する。領域Ｍ１とＭ２は巡回
的に使用される、すなわち次のフレームｎ＋１は領域Ｍ
２に記憶され、そのときフレームｎ−１が伝送され修正
を受ける。
【００２６】現在のフレームｎのデータ（１バイト）を
受信する毎に、計算回路１０は内部メモリ領域１４内の
対応する横及び縦のシンドロームを更新する。１つのシ
ンドロームは対応するコードにあるパリティデータと同
じ数の係数を有している。図１の場合は、各横のシンド
ロームは１０バイトを含み、各縦のシンドロームは１６
バイトを含んでいる。従って、横のシンドロームと縦の
シンドロームの更新は、メモリ領域１４から２６バイト
を読み、これらの２６バイトを更新後書きもどすことを
意味する。このことは各データに対して５２バイトのア
クセスが必要となる。すなわち、全フレームに対しては
約２００万バイトのアクセスを要する訳である。受信中
のシンドローム計算は、システム中で最も計算能力を要
する仕事の１つである。この計算能力は、並行して処理
されるバイト数、すなわちメモリ領域１４（及び１５）
のバスの幅を増加させることによって適用できる。
【００２７】メモリ領域１４及び１５は循環して使用さ
れる、すなわちフレームｎ＋１を受信すると、シンドロ
ーム計算回路１０はメモリ領域１５においてフレームｎ
＋１のシンドロームに更新し、エラー計算回路１７はメ
モリ領域１４の横及び縦のシンドロームＨＳｎ及びＶＳ
ｎを用いる。
【００２８】エラーの値と位置を計算するのに、計算回
路１７は例えば誤修正のリスクを避けるために２回のパ
スを行う。最初のパスでは、修正可能エラーの最大数よ
りも小さい数のエラーを明らかにするシンドロームを利
用するだけである。図１の場合は、計算回路１７は、例
えば多くとも４個のエラーを明らかにする横のシンドロ
ームと、例えば多くとも７個のエラーを明らかにする縦
のシンドロームを利用する。第二回目の通過では、残り
のエラーが計算され得ることは極めて当り前である。
【００２９】もっと特定して言えば、各シンドロームと
各回のパスに関しては、エラー計算回路１７は次のよう
な動作を行う。例えばフランス申請特許２，７２１，７
７５号に記述されているように、エラーの値と位置を見
出すため、シンドロームバイトがメモリ領域１５から読
まれ、都合よく処理されるためにレジスタに記憶され
る。見出された値と位置はシンドローム処理の間、一時
的に記憶される。
【００３０】シンドローム処理の終わりに、これらのエ
ラーが修正可能かどうか、また数は幾つあるかがわか
る。見出されたエラーの数が最大数より小さければ、そ
の値と位置は領域１９に記憶され、処理したばかりのシ
ンドロームは領域１５で削除され、影響を受けた横断シ
ンドロームは更新される。反対の場合には、行ったばか
りの処理は無視され以下のシンドロームが考えられる。
【００３１】リード・ソロモン符号化の場合は、見出さ
れた各エラーｅrc（ここでｒはエラーを含む行を示し、
ｃはエラーを含む列を示す）に関しては、縦の横断シン
ドロームの各バイトＳv （図１の場合はｖ＝０〜１５）
は次に示す関係に従って変更される。
【００３２】Ｓv ＝Ｓv ＋αrvｅrc 但しαは、使用されたリード・ソロモン符号が定義され
るそのガロア域の予め定められた非０及び非１の要素で
ある。同様に、横の横断シンドロームの各バイトＳ
h （図１の場合はｈ＝０〜９）は次に示す関係に従って
変更される。
【００３３】Ｓh ＝Ｓh αchｅrc 横断シンドロームのこのような更新は、記憶されたフレ
ームの位置（ｒ，ｃ）で誤データが修正されており、横
又は縦のシンドロームが行ｒ又は列ｃに基づいて再計算
されたとする状況に対応している。従って、本発明によ
れば、横断シンドロームは、対応する列又は行の各デー
タから各シンドローム係数を再計算する代りに、シンド
ローム係数のそれぞれに単に乗算と加算の演算を行うだ
けで更新される。
【００３４】このような計算は各エラーに対してメモリ
領域１５のシンドロームバイトに有意の回数アクセスす
ることを意味している。しかし、エラーの数はフレーム
内のデータの数に関して小さいから、必要な計算能力は
実際上、受信中にシンドロームを計算するための回路１
０のそれよりも小さい。
【００３５】修正回路２１は、外部メモリ１２の領域Ｍ
１に記憶されたフレームｎ−２のデータが伝送されてい
るときに、これらを修正するためにこれらのデータを読
みこむ。修正回路２１によって受信された各データにつ
いては、回路２１はエラーの位置がデータと関連してい
るかどうかを、メモリ領域２０でチェックする。この場
合がそうだとすると、そのデータは対応するエラーによ
って修正される。伝送すべきデータに対応する順序でメ
モリ領域２０に記憶されているエラーの値と位置にアク
セスするには、幾つかの方法が使用できる。
【００３６】メモリ領域１９と２０は循環して使用され
る、すなわちフレームｎ＋１を受信すると、エラー計算
回路１７はフレームｎのエラーの値と位置をメモリ領域
２０に記憶させ、回路２１はメモリ領域１９に記憶され
たエラーの値と位置に基づいてフレームｎ−１を修正す
る。
【００３７】図２Ｂは図２Ａの構成の代替回路を示す。
この構成にはエラーの値と位置を修正回路２１に正しい
順序で提供し、一方では少ない数のハードウェアと計算
能力しか要しないという利点がある。
【００３８】図２Ｂの構成は、２つのシンドローム領域
１４と１５に加えて、追加シンドローム領域１６を含
む。図２Ａのメモリ領域１９と２０は、３つのシンドロ
ーム領域１４〜１６の中の２つに組込まれている。更
に、数個のフラグが各シンドロームと関連している。す
なわち、関連シンドロームはエラーの修正ができないこ
とを示す「エラーの多過ぎ」フラグが少なくとも１個
と、関連シンドロームがエラーの修正を許容したことを
示す「エラー修正済み」フラグ１個とがある。好ましく
は、シンドロームがゼロであることを示す「エラー無
し」フラグが提供されることである。
【００３９】現在のフレームｎのデータを受信する毎
に、計算回路１０はメモリ領域１４の対応する横及び縦
のシンドロームを更新する。これらのシンドロームは図
２Ａに関して述べたように計算される。
【００４０】フレームｎのデータの受信の初めに、メモ
リ領域１５は前回のフレームｎ−１について計算された
横及び縦のシンドロームを持っている。フレームｎを受
信している間に、エラー計算回路１７は領域１５にある
シンドロームを次々に処理する。幾つかの場合がそのと
き生じる。
【００４１】・シンドロームがゼロである。従ってエラ
ーが無い。「エラー無し」フラグが立つ。
【００４２】・シンドロームが多過ぎるエラーを示す。
それはエラーの数が修正可能のエラーの数よりも大きい
からか、エラーの数が修正可能なエラーの最大数に等し
いかだからである。シンドロームは従ってそのまま放置
され、その「エラーの多過ぎ」フラグが立つ。
【００４３】・エラーの数が受入れられる。従って計算
回路１７は紋切り形にエラーの値と位置を決め、横断シ
ンドロームを更新する。発見されたエラーの値と位置は
シンドロームの場所に記憶され、シンドロームの「エラ
ー修正済み」フラグが立つ。エラーの値と位置はシンド
ローム係数の場所に記憶されることが好ましい。
【００４４】メモリ領域１６はこのようにしてフレーム
ｎ−２に対して見出されたエラーの位置と値を記憶し、
これは回路２１に伝送されて修正される。
【００４５】回路２１が伝送した各データの階級は領域
１６の対応する横及び縦のシンドロームのアドレスを供
給し、そのシンドロームは現在伝送されたデータの行と
列に見出されたエラーの値と位置に交換されている。従
って、伝送されたデータを修正するには、対応する横及
び縦のシンドロームの場所に記憶されたエラーの位置が
データの階級に対応するまで、記憶されたエラーを走査
することで十分である。図１の例では、伝送されたデー
タに対応するエラーが見つかる前に、少くとも５つの横
方向エラーと８つの縦方向エラーが走査される。もちろ
ん、対応するエラー位置が見つからない場合は、そのデ
ータはエラーを有しない。
【００４６】実際には、伝送されたデータに対応する横
及び縦のシンドロームのフラグは次のように利用され
る。
【００４７】・「エラー修正済み」フラグは、２つのシ
ンドロームの各々に対して立つ：横及び縦方向のエラー
は全部走査される。
【００４８】・「エラー無し」フラグは２つのシンドロ
ームのそれぞれに対して立つ：そのデータはエラーが無
い。
【００４９】・「エラー多過ぎ」フラグは２つのシンド
ロームの各々に対して立つ：そのデータは修正出来ない
エラーを持っている。 ・「エラー多過ぎ」フラグはシンドロームの中の１つに
対して立ち、「エラー修正済み」フラグがもう１つのシ
ンドロームに対して立つ：そのデータは修正可能なエラ
ーを持っているかもしれず、「エラー修正済み」フラグ
が立っているシンドロームと関連しているエラーだけが
走査される。
【００５０】従来のエラー計算法はデータ伝送順序でエ
ラーを見出すことができるようにする。従って、行によ
ってデータを伝送することにより、各伝送データに対し
て横方向エラー１つだけを走査するだけで十分であるこ
とがある。すなわち、単一の横方向エラーをチェックに
関して予め選択し、対応するデータの到来を、チェック
に対する次の横方向エラーを予め選択する前に待受け
る。このためには例えば、エラーレジスタ２３を設け
る。この中には、ある行の最初のデータが伝送されるや
否や最初のエラーの値と位置が記憶される。各伝送され
たデータに関しては、それがレジスタ２３に含まれてい
るエラーと関連しているかどうかをチェックする。関連
があれば、伝送されたデータが修正され、レジスタ２３
の内容が次の横方向エラーと交換される。
【００５１】メモリ領域１４〜１６は循還して使用され
る。すなわち、フレームｎ＋１を受信すると、シンドロ
ーム計算回路１０は領域１５のシンドロームを更新し、
エラー計算回路１７はエラーを発見、記憶するのに領域
１６を使用し、修正回路２１が領域１４を使用する。
【００５２】積符号フレームが使用される大抵の場合
は、修正されたフレームを利用する回路は、マイクロコ
ントローラ又はマイクロプロセッサのようなプログラマ
ブルな要素と関連メモリを持っている。
【００５３】図３は修正に先立ってフレームのデータを
記憶するために利用する回路のメモリを使用することが
できる、本発明の一実施例を示す。換言すれば、図２Ａ
の外部メモリ１６は利用回路のメモリに組込まれてい
る。このような利用回路は、例えばＭＰＥＧデコーダ又
はマイクロコンピュータであって、そのメモリが、エラ
ー修正に先立ちフレームを記憶するため十分な空き領域
を持っているか、低価格で増設できるものであることが
多い。
【００５４】図３のシステムは、既に図２Ａに関して述
べたように、シンドローム計算回路１０、集積メモリ領
域１４と１５、及びエラー計算回路１７を包含してい
る。ただし、図３のシステムには外部メモリ１２も、修
正回路２１も含まれていない。エラーの値と位置を記憶
するのに使われるメモリ領域１９及び２０はバッファメ
モリ３０と置き換えられている。データフレームを利用
する回路には、プロセッサ３２と関連するメモリ３４が
含まれている。
【００５５】現在のフレームｎを受信すると、有効デー
タＤｎがスイッチ又はマルチプレクサ３６を経由して直
接プロセッサ３２に伝送される。その間に、図２Ａのよ
うにシンドローム計算回路１０がメモリ領域１４のフレ
ームｎの横及び縦のシンドロームを更新し、エラー計算
回路１７が、メモリ領域１５に記憶されたシンドローム
に基づいて前回のフレームｎ−１のエラーの値と位置を
見出す。エラーの値と位置は、スイッチ３６を経てプロ
セッサ３２に伝送されるまでバッファメモリ３０に一時
的に記憶される。
【００５６】スイッチ３６は、現在のフレームｎの横の
パリティデータＨＰと縦のパリティデータＶＰが到達し
ている間、バッファメモリ３０の出力に切替えられる。
従って、プロセッサ３２は現在のフレームの有効データ
Ｄｎを受信し、これらのデータの中前回のフレームｎ−
１のエラーの値と位置を受信する。あるフレームのパリ
ティデータが到来する間の時間間隔の和は一般に、前回
のフレームのエラーの値と位置をすべて伝送するのに十
分である。
【００５７】プロセッサ３２は、そのメモリ３４に現在
のフレームｎと前回のフレームｎ−１を記憶させ、現在
のフレームｎのデータの中で受信されたエラーの値と位
置によって、前回のフレームｎ−１のデータを修正する
ようにプログラムされている。
【００５８】一般的な用途では、プロセッサ３２はＭＰ
ＥＧデコーダのものでも、マイクロコンピュータのもの
でもよく、またディジタルビデオディスク（ＤＶＤ）に
おけるいわゆる「弾性のある」バッファを制御するもの
でもよい。
【００５９】図４に示すように幾つかの用途では、縦の
パリティデータＶＰの行は有効データＤの行とからみ合
せてもよい。この事は特にディジタルビデオディスクＤ
ＶＤに記憶されたデータに関して起る。従って、フレー
ムの各１３番目のデータ行が縦のパリティデータ行とな
る。縦のパリティデータＶＰの行の階級は０から１５の
範囲であり、有効データＤの行の階級は１６から２０７
の範囲にまたがる。図４に示すように、行１９５と１９
６の間に行１５が来、行１８３と１８４の間に行１４が
来る等々となる。
【００６０】図５は図４の場合の縦のシンドロームを受
信中に計算する回路を線図的に示す。あるシンドローム
のｉ番目の係数は次のように表わされる。
【００６１】Ｓi ＝ａ207 α207i＋ａ206 α206i＋…＋
ａr αri＋…＋ａ0 ただしａr はシンドロームが計算される列における階級
ｒのデータであり、αはエラー修正コードが定義されて
いるがロア域の予め定められた非０、非１の要素であ
る。図５の回路は、各シンドローム係数Ｓi をＳi ＋ａ
r αriで置換することによって、各係数Ｓi を更新する
よう考えてある。
【００６２】列のデータａr は、レジスタ５２に記憶さ
れたαの十分な冪を各データと乗算する。乗算器５０に
次から次から一般にｒの減小順序で到来する。加算器５
４は乗算器５０の出力と、メモリ領域１４で変更すべき
シンドローム係数の各々とを受ける。更新されたシンド
ローム係数は加算器５４によってメモリ領域１４に供給
され、そこで前回の係数に重ね書きされる。乗算器５６
は、レジスタ５２の内容を、その内容とマルチプレクサ
６２が選択した２つのレジスタ５８と６０の何れかの内
容との積で更新する。乗算器６４はレジスタ５８の内容
を、その内容と定数α-1との積で更新する。乗算器６６
はレジスタ６０に関して同じ動作を行う。
【００６３】ある列の最初のデータａ207 が到来する
と、レジスタ５２は１に設定され、レジスタ５８はα
207 に設定され、レジスタ６０はα15に設定される。マ
ルチプレクサ６２はレジスタ５８、すなわちα207 の値
に切り替る。
【００６４】列の新しいデータを受信する毎に、レジス
タ５８が使用可能とされる。それを信号１／１で表現す
る。従って、列のデータａr を受信すると、ｒが減小し
て行く場合は、レジスタ５８はａr の値を有する。列の
各１３番目のデータに対して、この１３番目のデータの
受信時間の間に、同時に使用可能となるレジスタ６０に
マルチプレクサ６２が切替えられる。マルチプレクサ６
２の切替え及びレジスタ６０が使用可能になることが、
信号１／１３によって示されている。従って、列の現在
のデータに対応し、織り交ぜを考慮に入れて、マルチプ
レクサ６２は常に適切なαr 項を供給する。
【００６５】列の各データａr については、レジスタ５
２が１に設定され、従って１６回使用可能となる。すな
わち、レジスタ５２は、１６個のシンドロームＳi を更
新するのに必要な、０から１５まで変化するｉに関して
αri項を順次内包する。１６個の項αriはデータａr を
乗算した後加算器５４に提供され、加算器５４は更に更
新のためメモリ領域１４に記憶されている１６個のシン
ドローム係数を受信する。
【００６６】ある列の初めに、乗算器５０の出力に０と
いう値を加え、先行の列に対して計算された１６個のシ
ンドローム係数を加えないように、加算器５４は信号Ｉ
ＮＩＴによって設定される。
【００６７】織り交ぜを考慮に入れるよう設けられてい
る要素６０，６２及び６６の無い、図５におけると同じ
回路を横のシンドロームを計算するのに使ってもよい。
そのときレジスタ５８はα181 に設定される。各シンド
ローム係数Ｓi をαi Ｓi ＋ａc という値で更新する、
多項式カウンタ形式のもっと簡単な回路がしかしより好
ましいであろう。但しｃはシンドロームが計算されてい
る行で受信されるデータの（減小してゆく）ランク（順
序）である。
【００６８】要素６０，６２，６６の無い図５の形式の
回路は、発見されたエラーによってシンドロームを更新
するのにも使用してよい。これらのエラーはデータ
【００６９】
【外１】
【００７０】の代りに乗算器５０に供給される。ｊがシ
ンドロームを更新すべき行又は列におけるエラーの（減
小してゆく）ランクであるとしたとき、各エラーｅj に
ついてレジスタ５８は先づ多数回「オフロード」すなわ
ちレジスタ５２をメモリ領域１４にアクセスさせない状
態にされ、その結果レジスタ５８はエラーに対応する値
αj に到達する。オフロードを可能にする回数は１つの
列に対しては２０７ｊであり、１つの行に対しては１８
１ｊである。
【００７１】図４に示すとおりディジタルビデオディス
クの場合は、１２個の有効データ行の各スライスは３２
ビットの記号又はスライス内の全てのビットについて最
初に計算されたＣＲＣ（巡回冗長検査）で終る。このＣ
ＲＣはスライスエラーが効果的に修正されたかどうかの
チェックに用いられる。
【００７２】各ＣＲＣは多項式を次数３２の生成多項式
で割ったときの剰余に対応し、このとき多項式の係数は
関連スライスのビットである。ディジタルビデオディス
クの場合は、生成多項式はｘ32＋ｘ31＋ｘ4 ＋１であ
る。従って通常は、一度データが修正されてしまと、Ｃ
ＲＣはそれが有効に最初のＣＲＣに対応するかどうかチ
ェックするため、再び計算される。
【００７３】ＣＲＣのチェック計算は、例えば図２Ａの
修正回路２１の後で、修正されたスライスの連続ビット
を一次フィードバックシフトレジスタ（ＬＦＳＲ）に供
給することによって行われる。ただし、図３の実施例に
おいては、修正されたスライスは修正システムでは得ら
れない。修正されなかったスライス及びエラーの位置と
値だけが得られる。
【００７４】図６は、エラーと修正されなかったスライ
スの記号に基づいて修正されたスライスのＣＲＣを発見
することができる回路の例を示す。
【００７５】図６の回路は、スライス中のある誤ビット
の位置の２乗の和における分解に基づいている。スライ
ス内の位置ｘにある１つのビットがエラーｅを有する場
合は、このエラーのＣＲＣに及ぼす影響はｅｇx と表わ
される。但しｇは生成多項式である。図６の回路は特に
この影響を迅速に計算することを可能にし、僅かなシリ
コン表面積しか使用しない。
【００７６】３２ビットのレジスタ７０が、そのスライ
スのＣＲＣに与える影響を計算すべきであるエラーｅで
ロードされる。そのエラーがバイトで見出され記号が３
２ビットに亘って計算されているとき、スライス内の階
級ｘの各エラーバイトが３２ビットのエラー語ｅに従っ
てフォーマットされる。このｅの重みｘのモジュロ４の
バイトはエラーバイトを含み、その他のバイトはゼロと
なっている語中にある。このエラー語ｅがレジスタ７０
にロードされる。シフトレジスタ７２では、スライス内
のエラー語の階級ｉがロードされる。但しｉはｉ＝ｘ／
４である。従って階級ｉは０から５１４まで変り（ＣＲ
Ｃ語はスライスから排除されている）、１０ビットのシ
フトレジスタ７２を必要とする。シフトレジスタ７２の
最下位ビットＬＳＢはレジスタ７０の更新を可能とす
る。レジスタ７０を更新するため、３２ビットの乗算器
７４はこのレジスタ７０の内容及びレジスタ７６の内容
を受けとる。レジスタ７６は初めに生成多項式ｇの諸係
数を持っている。２乗回路７８はレジスタ７６の内容を
受けてその内容をその２乗に置換える。レジスタ７６と
７２は同じクロック信号ＣＫ１で動作するようになって
いる。
【００７７】エラーの影響を見出すために、シフトレジ
スタ７２の内容を完全にシフトするようにクロック信号
ＣＫ１は１０回表明を行う。するとレジスタ７６は生成
多項式の１０２４乗を含むことになる。レジスタ７０は
シフトレジスタ７２の１におけるビットに対してのみ動
作可能となっており、ｇi を乗算したエラーを持ってい
る。
【００７８】次に示す表は、ｉ＝１４５の例の場合に、
レジスタ７２，７６及び７０の引続いてゆく内容を示し
ている。
【００７９】
【表１】
【００８０】このようにしてレジスタ７０で得られたエ
ラーの各影響は、各データスライスに対してレジスタ８
０内で蓄積される。普通のＣＲＣ計算回路８２は、前回
スライスの非修正データＤｎ−１単位で計算された記号
ＣＲＣｎ−１を一時的に記憶し、一方では現在のスライ
スの非修正データＤｎ単位で記号ＣＲＣｎを計算する。
記号ＣＲＣｎ−１をレジスタ８０に含まれている記号に
加えることによって、調整したＣＲＣが得られる。この
調整後のＣＲＣを元のＣＲＣと比較する。
【００８１】２乗するということはガロア域での特に簡
単な演算である。従って２乗回路７８は僅かなシリコン
表面の場所を占有するだけである。ガロア域で２つの３
２ビット数の乗算は、１サイクル中に遂行される必要が
ある場合は比較的複雑である。３２サイクルで乗算を完
了するもののその構造が特に簡単である、直列形式の乗
算器７４を使用することが好ましいであろう。従って、
各エラーの記号に及ぼす影響は１０×３２＝３２０サイ
クルで得られるが、少数のエラーという点によってシン
ドローム計算回路１０よりも低い計算能力にしか達しな
い。
【００８２】今述べてきた本発明によるシステムでは、
２回の横方向及び縦方向の経路通過によって、約２％の
エラー比を有する図１の形式のフレームの修正ができ
る。ディジタルビデオディスクのようなある用途では、
最大エラー比は顕著に低い。結果として、上記のエラー
修正システムはそのような用途に対しては大き過ぎるか
もしれない。
【００８３】図７は、エラー比が０．８％の図１の形式
のフレームの修正ができる。本発明による修正システム
の一実施例を示す。このシステムは、シンドローム計算
回路１０′、外部フレームメモリ１２、内部メモリ領域
１４′〜１６′、エラー計算回路１７′及び修正回路２
１′を有する点では、図２Ｂのものと類似している。
【００８４】修正すべき現在フレームｎのデータは、横
方向のパリティデータＨＰによってフレームの行を受信
中に修正する横の修正回路９０に到達する。回路９０は
「単次元の」コードを修正する普通の形式の修正回路で
ある。ただし、前述したように、ある行が最大数のエラ
ー（図１では５）又はそれ以上のエラーを有している場
合は、回路９０は何ら修正を行わない。この場合は、修
正回路９０は、行の階級ＶＰＯＳをメモリ９２に書き込
む。行全体は疑わしいと考えられる。２個の相似の追加
メモリ９３と９４は、前回の２個のフレームｎ−１及び
ｎ−２の疑わしい行の位置を記憶している。
【００８５】シンドローム計算回路１０′は、修正回路
９０が供給する横方向の修正されたデータに基づき、受
信中に縦のシンドロームＶＳを計算だけをする。縦のシ
ンドロームは、前述した方法で、循還して使用されるメ
モリ領域１４′〜１６′の中の１つ（ここでは１４′）
の以後引続く更新によって計算される。
【００８６】横方向の修正回路９０によって修正されな
い疑わしい行をマーキングすることは、列内の可能性の
あるエラーの位置を与え、各縦のシンドロームはエラー
の値をその関連する列に見出すことを可能にする。従っ
て、図１の例では、各縦のシンドロームは多くとも１６
個のエラー値を見出し得るようにする。横方向の修正回
路９０が１６個を超える未修正行をマークした場合は、
エラーは修正可能ではなくなる。
【００８７】疑わしい行の位置を知ることは、縦方向の
エラー修正手順を著しく簡単にする。
【００８８】リード・ソロモン符号化においては、エラ
ーとシンドロームは次の関係で結合されている。
【００８９】λ（ｘ）Ｓ（ｘ）＝Ω（ｘ） ただしλ（ｘ）はいわゆるエラー探し多項式、Ω（ｘ）
はエラー値を見出し可能にする多項式である。多項式λ
（ｘ）は１＋ｘαp の各項の積で形成されており、ここ
にαがガロア域の非０非１要素であり、ｐは列中のエラ
ーの位置である。エラーの値と位置が未知のときは、２
つの多項式λとΩをいわゆるユークリッド算法を実行し
て決定しなければならない。これは多数回の計算を示し
ている。反対に、位置が既知の場合は、多項式λは直接
知られ、多項式Ωは上の関係式から直接得られる。
【００９０】エラーの値は次のように表わされる。
【００９１】 ｅp ＝｛Ω（α-p）｝／｛α-p・λ‘（α-p）｝ （１） ここでλ‘（ｘ）は多項式λの誘導多項式である。多項
式ｘλ‘（ｘ）は多項式λ（ｘ）の全奇数冪項から成立
っている。
【００９２】あるフレームｎの縦シンドローム領域１
４′で計算されるときは、多項式Ω及びλを計算する回
路９６はフレームｎ−１と関連している領域１５′を用
い、一方エラー計算回路１７′はフレームｎ−２と関連
している領域１６′を用いる。
【００９３】領域１４′〜１６′のそれぞれには、フレ
ームと関連している多項式λの係数を受信するための付
加領域がある。この多項式λはフレームの全ての列に共
通である。それは可能性のあるエラーの位置は各列の中
で同じであるからである。メモリ領域１４′において
は、スライスｎの多項式λは未だ計算されていない。領
域１５′では、スライスｎ−１と関連する多項式λが計
算されている。最後に領域１６′においては、スライス
ｎ−２と関連する多項式λはエラー計算回路１７′によ
って利用されてエラー値を計算する。
【００９４】メモリ領域１５′においては、計算回路９
６は各縦のシンドロームを対応する多項式Ωと置き換え
る。この目的のため、回路９６はメモリから各エラーの
位置ｐを読み出し、以下に示す関係式に従う逐次更新に
よって、各列と関連している多項式Ωを計算する。
【００９５】Ω（ｘ）＝（１＋ｘαp ）Ω（ｘ） ただしｐは逐次に全てのエラー位置をとり、Ω（ｘ）は
列と関連しているシンドロームＳ（ｘ）に初期には等し
い。同様に、多項式λは次に示す関係式に従って更新さ
れる。
【００９６】λ（ｘ）＝（１＋ｘαp ）λ（ｘ） ただしλ（ｘ）は初期は１（１の多項式）に等しい。
【００９７】もっと具体的に言えば、各係数Ωj は次の
関係式に従って修正される。
【００９８】Ωj ＝Ωj ＋αp Ωj-1 ここで、図１の例では、ｊは各エラー位置ｐに対して１
５から０まで変化する。多項式λの係数は同じ関係に従
って更新される。
【００９９】エラー計算回路１７′は、各列及び領域１
６′に記憶されている共通多項式λとそれぞれ関連して
いる多項式Ωを利用して、フレームｎ−２の疑わしい行
の逐次エラー値ｅp を計算する。具体的には、上記関係
式（１）の比の分子Ｎは次の関係式に従って更新される
レジスタに記憶される。
【０１００】Ｎp ＝α-pＮp ＋Ωj ただしｊはメモリ９４にて見出された各エラー位置ｐに
対して１５から０まで変化する。ｐをメモリ９４内の位
置の記憶の順番で変えることにより、エラー値ｅp は行
の伝送順序で得ることができる。
【０１０１】上記関係式（１）の分母は、多項式λに基
づいて同様に更新される。但し指標ｊが奇数値によって
１５から１まで変る点を除く。従って、分母は普通の方
法で逆数化され、分子と乗算される。
【０１０２】修正回路２１′は、メモリ領域９４から、
疑わしい行の位置ｐを受信する。位置ｐが伝送されつつ
ある行に対応しているときは、計算回路１７′によって
供給されるエラー値ｅp はそれぞれ、修正回路２１′に
よって伝送されるデータに加えられる。
【０１０３】図７の実施例の一代替例によれば、十分な
計算能力が得られるならば、第三のメモリ領域１６′と
修正回路２１′は省略してもよい。このときエラー計算
回路１７′は、回路９６が多項式Ω及びλを領域１５′
に書込み終った後、メモリ領域１５′上で動作する。疑
わしい行中の全てのデータは、それらが明白に正しくて
も、ゼロと仮定され、縦のシンドロームがこれを考慮に
入れて計算される。その結果、回路１７′で見出された
エラー値は直接疑わしい行の正しいデータとなる。フレ
ームｎの第一の縦方向のパリティ行が到達する前に、回
路９６は全ての多項式Ωを計算し終り、回路１７′は第
一の疑わしい行のエラー値を全て計算し終わっていなけ
ればならない。実際、メモリ１２の領域Ｍ１に書き込ま
れていない、各縦のパリティ行の受信中は、修正回路１
７′はフレームｎ−１の疑わしい列の代りに、領域Ｍ２
に疑わしい行のエラー値を書込む。疑わしい行は、従っ
て、メモリ１２のアクセス速度を増加することが必要で
ない状態で、メモリ１２内で修正される。
【０１０４】もちろん、図７の実施例及びその代替例
は、図３の実施例に関して、修正を待っているフレーム
が送りこまれるメモリ３４と関連しているプロセッサ３
２と一緒に使用してもよい。
【０１０５】本発明は、当該技術に通じている者にとっ
ては容易に生じるような、種々の変更、修正、及び改善
を有することは容易にできる。そのような変更、修正、
及び改善はこの開示の一部であると考えられており、本
発明の精神及び適用範囲の中にあると考えられる。従っ
て、今までの記述は例によって行っただけであり、限定
をしようと意図しているものではない。本発明は、特許
請求の範囲及びそれに等価な範囲に定められていること
のみに限定される。
【図面の簡単な説明】
【図１】前述したとおり、エラー修正符号から成るフレ
ームの例である。
【図２Ａ】本発明によるエラー修正システムの第一の実
施例の単純化した構成を示す。
【図２Ｂ】図２Ａの有利な代替実施例を示す。
【図３】本発明によるエラー修正システムの第二の実施
例の単純化した構成を示す。
【図４】縦のパリティデータ行が有効なデータ行と織り
交ぜられているようなデータフレームを示す。
【図５】図４に示す形式のフレームに対するシンドロー
ムを動作中に計算する回路の実施例を線図的に表わした
ものである。
【図６】図３の実施例の適用においてエラーの有無をチ
ェックする記号に対するエラーの影響を計算する回路の
実施例を示す。
【図７】本発明によるエラー修正システムの第三の実施
例の単純化した構成を示す。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 データフレームの行に関して計算された
    横のシンドローム（ＨＳ）に基づいて該フレームの行内
    のエラーを修正できる横方向のパリティデータ（ＨＰ）
    と、該データフレームの列に関して計算された縦のシン
    ドローム（ＶＳ）に基づいて該フレームの列内のエラー
    を修正できる縦方向のパリティデータ（ＶＰ）とを含
    み、以下の各ステップを有する、データフレーム内のエ
    ラーを修正する方法： ・遅いメモリ（１２，３４）に受信されている、現在の
    フレームのデータに基づいて、現在フレームの横及び縦
    のシンドロームを受信中に計算（１０）し、これらのシ
    ンドロームを速いメモリ領域（１４，１５）に記憶させ
    るステップ、及び ・次のフレームのデータを遅いメモリに受信しながら、
    速いメモリ領域に記憶されたシンドロームに基づいて現
    在のフレームの複数のデータの値と位置を見出す（１
    ７）ステップ。
  2. 【請求項２】 データフレームの行に関して計算された
    横のシンドローム（ＨＳ）に基づいて該フレームの行内
    のエラーを修正できる横方向のパリティデータ（ＨＰ）
    と、該データフレームの列に関して計算された縦のシン
    ドローム（ＶＳ）に基づいて該フレームの列内のエラー
    を修正できる縦方向のパリティデータ（ＶＰ）とを含
    み、以下の各ステップを有する、データフレーム内のエ
    ラーを修正する方法： ・現在のフレームのデータを行によって受信しながら、
    横方向のパリティデータ及び疑わしい行の位置のマーキ
    ングによって現在のフレームの行を受信中に修正しよう
    とするステップ、 ・遅いメモリ（１２，３４）に記憶されている修正され
    た行及び疑わしい行に基づいて、現在のフレームの縦の
    シンドローム（ＶＳ）を受信中に計算（１０）し、縦の
    シンドロームを速いメモリ領域（１４′，１５′，１
    ６′）に記憶させるステップ、及び ・次のフレームのデータを受信しながら、速いメモリ領
    域に記憶された縦のシンドロームに基づいて現在のフレ
    ームのエラーの値を計算（１７′）し、これらのエラー
    の位置を疑わしい行のマーキングによって提供するステ
    ップ。
  3. 【請求項３】 遅いメモリ（１２）から抽出したデータ
    を、見出した値と位置で動作中に修正（２１）するステ
    ップを含むことを特徴とする、請求項１又は２に記載す
    るエラー修正方法。
  4. 【請求項４】 前記遅いメモリ（３４）は利用回路（３
    ２）によって管理され、各フレームのエラーの値と位置
    が次のフレームのデータの間に利用回路に供給され、こ
    の利用回路は各フレームを記憶し、それを対応するエラ
    ーの値と位置を受信した際に修正するのに適用されるこ
    とを特徴とする、請求項１又は２に記載するエラー修正
    方法。
  5. 【請求項５】 各フレームはそのパリティデータ（Ｈ
    Ｐ，ＶＰ）なしで記憶され、フレームエラーの値と位置
    は、次のフレームのパリティデータを受信している間に
    利用回路（３２）に供給されることを特徴とする、請求
    項４に記載のエラー修正方法。
  6. 【請求項６】 パリティデータが残りのデータのリード
    ・ソロモン符号から成り、フレームの１つの行又は１つ
    の列について計算されたシンドロームの各係数は１つの
    多項式によってとられる値であり、その多項式の係数は
    対応する冪に累乗したガロア域の要素に関して、行又は
    列のデータによって構成され、且つ縦方向のパリティデ
    ータが列の中に織り交ぜられ、シンドロームの計算は次
    の各ステップを含むことを特徴とする、請求項３又は４
    に記載のエラー修正方法： ・第一の補助レジスタ（５８）を、各列の第一のデータ
    に対応する冪（２０７）に累乗された、ガロア域の予め
    決定された要素（α）に設定するステップ、 ・第二の補助レジスタ（６０）を、列の第一の縦方向の
    パリティデータに対応する冪（１５）に累乗されたガロ
    ア域の上記要素（α）に設定するステップ、 ・可変レジスタ（５２）を１に設定するステップ、 ・第一の補助レジスタ（５８）を、縦方向のパリティデ
    ータの到着の際を除き、列の新しいデータ（ａr ）の到
    着の度に、ガロア域の上記要素の逆数と第一の補助レジ
    スタの内容との積で更新するステップ、 ・第二の補助レジスタ（６０）を、列の新しい縦方向の
    パリティデータの到着の度に、ガロア域の上記要素の逆
    数と第二の補助レジスタの内容との積で更新するステッ
    プ、 ・各シンドローム係数に対して、可変レジスタ（５２）
    を、現在受信している列のデータが縦方向のパリティデ
    ータであるか否かに従って、この可変レジスタの内容と
    第二又は第一の補助レジスタの内容との積で更新するス
    テップ、及び ・速いメモリ領域（１４）において、各縦のシンドロー
    ム係数を、シンドローム係数と、可変レジスタの内容と
    現在受信されたデータ（ａr ）との積との和（５４）で
    更新するステップ。
  7. 【請求項７】 データフレームがエラーチェック記号
    （ＣＲＣ）を含んでおり、その各々は、係数がフレーム
    の一連のデータの各ビットである多項式を、生成多項式
    （ｇ）で割算した剰余に対応し、次の各ステップを含む
    ことを特徴とする、請求項４に記載のエラー修正方法： ・発見された各エラーに対して、第一のレジスタ（７
    ６）を生成多項式（ｇ）の係数に設定し、このレジスタ
    をその内容の２乗（７８）で更新するステップ、 ・シフトレジスタ（７２）を前記一連のエラーの位置で
    設定し、第一のレジスタ（７６）の更新と同期してこの
    レジスタにクロックを与えるステップ、及び ・記号レジスタ（７０）をエラーの値に設定し、シフト
    レジスタ（７２）の最下位ビット（ＬＳＢ）が１にあ
    り、これにより記号レジスタがシフトレジスタの完全に
    シフトし終った時点でエラーの記号に対する影響を含む
    時だけ、記号レジスタの内容と第一レジスタの内容との
    積で記号レジスタを更新するステップ。
  8. 【請求項８】 次のフレームのデータを受信しながら、
    速いメモリ領域において、各シンドロームの係数をシン
    ドロームで計算したエラーの値と位置で置換するステッ
    プを含むことを特徴とする、請求項１に記載のエラー修
    正方法。
  9. 【請求項９】 下記の各ステップを含むことを特徴とす
    る、請求項２に記載のエラー修正方法： ・次のフレームのデータを受信しながら、速いメモリ領
    域において、各縦のシンドロームの係数を、縦のシンド
    ロームの係数とマーキングした疑わしい行の位置とで計
    算された、エラー決定多項式（Ω）の係数で置換するス
    テップ、 ・マーキングした疑わしい行の位置で計算されたエラー
    探し多項式（λ）の係数を記憶するステップ、及び ・エラー決定多項式及びエラー探し多項式でエラー値を
    計算するステップ。
  10. 【請求項１０】 次の各ステップを含む、請求項９に記
    載のエラー修正方法： ・各疑わしい行のデータをキャンセルしながら現在のフ
    レームの縦のシンドロームを計算するステップ、及び ・次のフレームの縦のパリティデータの一行を受信して
    いる間、疑わしい行に対する計算されたエラー値を、こ
    の疑わしい行の代りに遅いメモリに書き込むステップ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7181483B2 (en) 2000-01-31 2007-02-20 Sanyo Electric Co., Ltd. Error-correcting device and decoder enabling fast error correction with reduced circuit scale
JP2008165808A (ja) * 2006-12-29 2008-07-17 Samsung Electronics Co Ltd 誤り訂正確率を減らすエラー訂正回路、その方法及び前記回路を備える半導体メモリ装置
CN112542115A (zh) * 2019-09-23 2021-03-23 奇景光电股份有限公司 错误检测系统、错误检测方法以及影像显示控制系统

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5974580A (en) * 1997-07-23 1999-10-26 Cirrus Logic, Inc. Concurrent row/column syndrome generator for a product code
US6457156B1 (en) * 1998-01-29 2002-09-24 Adaptec, Inc. Error correction method
FR2776115B1 (fr) * 1998-03-13 2000-07-21 Thomson Multimedia Sa Dispositif de correction d'erreurs et lecteur de disque optique comportant un tel dispositif
JP2002501655A (ja) * 1998-03-18 2002-01-15 エスティーマイクロエレクトロニクス エス．アール．エル． Ｄｖｄ又はｃｄサポートから読取ったデータのリード−ソロモンデコーディング
US6363511B1 (en) * 1998-03-31 2002-03-26 Stmicroelectronics N.V. Device and method for decoding data streams from storage media
US6279135B1 (en) * 1998-07-29 2001-08-21 Lsi Logic Corporation On-the-fly row-syndrome generation for DVD controller ECC
US6581178B1 (en) 1999-02-15 2003-06-17 Nec Corporation Error correction coding/decoding method and apparatus
US6662334B1 (en) * 1999-02-25 2003-12-09 Adaptec, Inc. Method and device for performing error correction on ECC data sectors
CN1286275C (zh) * 1999-11-24 2006-11-22 三洋电机株式会社 纠错装置
US6651208B1 (en) * 2000-04-04 2003-11-18 Mosel Vitelic Corporation Method and system for multiple column syndrome generation
US8656246B2 (en) * 2001-04-16 2014-02-18 Qualcomm Incorporated Method and an apparatus for use of codes in multicast transmission
US20030061558A1 (en) * 2001-09-25 2003-03-27 Fackenthal Richard E. Double error correcting code system
JP4695814B2 (ja) 2002-02-08 2011-06-08 株式会社日立グローバルストレージテクノロジーズ データ復号方法・回路及びこれを用いた情報記録再生装置
KR100970223B1 (ko) * 2002-05-08 2010-07-16 톰슨 라이센싱 리드-솔로몬 코드의 소프트-결정 디코딩 방법, 리드-솔로몬 코드워드 디코더 및 컴퓨터 프로그램 제품
EP1416660A1 (en) * 2002-10-31 2004-05-06 Alcatel Improved FEC decoder and method
CN100530980C (zh) * 2003-07-09 2009-08-19 汤姆森特许公司 里德-所罗门乘积码的错误校正方法
EP1569348A1 (en) * 2004-02-13 2005-08-31 Alcatel Iterative multidimensional decoding
KR100757469B1 (ko) * 2004-06-07 2007-09-11 삼성전자주식회사 수신 성능 향상을 위해 널 패킷 및 ｔｒｓ 코드를 이용한지상파 디지털 방송 송수신 시스템 및 그의 신호처리방법
JP2006190346A (ja) * 2004-12-28 2006-07-20 Toshiba Corp エラー訂正処理装置及びエラー訂正処理方法
US7447980B2 (en) * 2005-10-17 2008-11-04 Newport Media, Inc. Error detection and correction in data transmission packets
CA2828516C (en) 2011-03-07 2019-05-07 Hayashibara Co., Ltd. Method for producing 2-o-.alpha.-d-glucosyl-l-ascorbic acid anhydrous crystal-containing powder
KR102504176B1 (ko) * 2016-06-23 2023-03-02 에스케이하이닉스 주식회사 반도체장치
KR20220139199A (ko) * 2021-04-07 2022-10-14 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU544259B2 (en) * 1980-04-16 1985-05-23 Sony Corporation Detecting + correcting errors in digital video signals
US4494234A (en) * 1982-12-29 1985-01-15 International Business Machines Corporation On-the-fly multibyte error correcting system
US4791643A (en) * 1986-12-29 1988-12-13 Minnesota Mining And Manufacturing Company Single track orthogonal error correction system
JPS6447131A (en) * 1987-08-18 1989-02-21 Sony Corp Syndrome generating method
JPS6447132A (en) * 1987-08-18 1989-02-21 Sony Corp Error correction method
US5068855A (en) * 1988-07-18 1991-11-26 Canon Kabushiki Kaisha Error correcting method and apparatus
US5422895A (en) * 1992-01-09 1995-06-06 Quantum Corporation Cross-checking for on-the-fly Reed Solomon error correction code
US5592404A (en) * 1993-11-04 1997-01-07 Cirrus Logic, Inc. Versatile error correction system
FR2721775B1 (fr) * 1994-06-27 1996-09-06 Sgs Thomson Microelectronics Circuit de localisation d'erreurs d'un décodeur Reed-Solomon.
US5784387A (en) * 1994-10-31 1998-07-21 International Business Machines Corporation Method for detecting start-of-frame, end of frame and idle words in a data stream

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7181483B2 (en) 2000-01-31 2007-02-20 Sanyo Electric Co., Ltd. Error-correcting device and decoder enabling fast error correction with reduced circuit scale
JP2008165808A (ja) * 2006-12-29 2008-07-17 Samsung Electronics Co Ltd 誤り訂正確率を減らすエラー訂正回路、その方法及び前記回路を備える半導体メモリ装置
CN112542115A (zh) * 2019-09-23 2021-03-23 奇景光电股份有限公司 错误检测系统、错误检测方法以及影像显示控制系统

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