JP2002501655A - Ｄｖｄ又はｃｄサポートから読取ったデータのリード−ソロモンデコーディング - Google Patents

Abstract

(57)【要約】 オフラインの大胆な補正、又はデインターリーブ処理、リード−ソロモンデコーディング及び補正を包含するリード−ソロモンデコーディングを実施するためのＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−Ｒ又はＣＤ−ＲＯＭ上に記録されているデータの読取チャンネルの集積化したシステム（ＥＣＣ−ＩＣ）の機能的のブロックの間での効果的な編成及びデータの転送であって、前記集積化システムは、入力バッファ（ＩＮＰＵＴ ＢＵＦＦＥＲ）、マイクロコントローラバスを具備するインターフェース（μＰ ＩＦ）、リード−ソロモンデコーダ（ＲＥＥＤ−ＳＯＬＯＭＯＮ ＤＥＣＯＤＥＲ）、１７ビットバスを介してアクセスされる埋込型ＲＡＭ（ＤＲＡＭ）、ＤＶＤ動作モード用のデスクランブル・ＥＤＣ制御ブロック（ＤＥＳＣＲＡＭＢＬＩＮＧ ＆ ＥＤＣ）、ＣＤ動作モード用のデスクランブル用ブロック（ＤＥＳＣＲＡＭＢＬＩＮＧ ＣＤ）、データ出力インターフェース（ＯＵＴＰＵＴ ＩＮＴＥＲＦＡＣＥ）、タイミング制御ブロック（ＴＩＭＩＮＧ ＣＯＮＴＲＯＬ）を有しており、前記リード−ソロモンデコーダにおいて使用されているクロックの半分の周波数を有しており前記埋込型ＲＡＭへアクセスするクロックを使用してＤＶＤフォーマット化データの基準ビットレートの最大で４倍のレートで前記入力バッファ（ＩＮＰＵＴ ＢＵＦＦＥＲ）を介して採取した入力データをデコードすることが可能であり、一方該デコーディングを実施するために必要とされる前記埋込型ＲＡＭへのアクセスへの回数を減少させる。

Description

【発明の詳細な説明】 発明の名称 ＤＶＤ又はＣＤサポートから読取ったデータのリード−ソロモンデコーディン グ 発明の詳細な説明発明の分野 本発明は、ＤＶＤ又はＣＤ等の大量記憶サポートから読取ったデータの読取チ ャンネル回路に関するものであって、更に詳細には、スタンダードのＤＶＤ−Ｒ ＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＡＭ又はＣＤ−ＲＯＭプロトコルに従ってコード 化された大量記憶サポートから読取ったリード−ソロモンアルゴリズムデータに 従ってデコーディングを行う集積化システムに関するものである。背景 ＤＶＤ及びＣＤ光学的サポートは、ＰＣ、デジタルオーディオ及びビデオプレ イバックシステム等において大量のデータを格納するために益々使用されている 。これらのサポートへデータを格納し且つそれらからデータを読取ることは国際 的なレベルで定義されているスタンダードのプロトコル（例えば、ＩＳＯ／ＩＥ Ｃ、ＣＥＩ／ＩＥＣ等）に従ってデータのコーディング（符号化）及びデコーデ ィング（復号化）することを暗示する。 書込・読取チャンネル回路においては、特に読取フェーズ期間中にサポートか ら読取ったコード化データのデコーディングのフェーズ期間中においてエラーを 検知し且つ補正する能力の点における信頼性、及び速度が極めて重要である。自 明の費用効果の考察が、最小数の個別的な集積回路においてシステム及び／又は サブシステム回路の最も高いレベルの集積化を必要とする。全ての一般的に使用 されているＣＤモードに対するＤＶＤデコーディング及び補正又はＣＩＲＣデコ ーディング及び補正を取扱うことの可能な多機能リード−ソロモン（Ｒｅｅｄ− Ｓｏｌｏｍｏｎ）デコーダは、読取チャンネルのデータ採取手段によって発生さ れる場合に入力データのビットストリームに関するデコーディング及び補正操作 に対して必要とされる埋込型ＲＡＭを包含する単一の装置内に効果的に集積化さ れるべきである。 このような多機能デコーダＥＣＣ−ＩＣのアーキテクチュアレイアウトを図１ に示してある。 この集積化したデコーダは任意のフォーマットのＣＤモードビットストリーム 及びＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−Ｒモードビットストリームを取 扱い、且つスタンダード又はベースのＣＤレート及びスタンダード又はベースの ＤＶＤレートの著しく大きい倍数と等価なビットストリームを取扱う 速度能力を効果的に所有すべきである。 図１の機能的模式図を参照すると、多機能集積化デコーダＥＣＣ−ＩＣは、Ｄ ＶＤモードで動作している場合には、入力データストリームの水平及び垂直デコ ーディングを実行し、デコードされたデータはデスクランブルされ且つそれらを 出力インターフェース回路へ送る前にＥＤＣがチェックされる。ＣＤモードで動 作する場合には、データは、Ｃ３デコーディングを実行することなしに、デコー ドされ且つデインターリーブされる。最後に、ＢＣＡモードで動作する場合には 、該集積化したデコーダはデータストリームのバーストカッティングエリア（Ｂ ＣＡ）即ちバースト切断区域デコーディングを実行することが可能である。 入力データストリームは、図２に示したように、データ採取ＩＣによって出力 される信号から構成されている。該信号は、データと、該データに関する情報と 、アドレス情報とを包含している。 ｂｙｔｅ＿ｃｌｋ［１］ ｂｙｔｅ＿ｃｌｋ（バイトクロック）信号は、データバイトを読取ることが可 能であることを表わす。 それは１システムクロックサイクルに対しデータバイト当たり１度発生される。 ｅｒａｓｕｒｅ（消去）［１］ 消去ビットは、現在のデータバイトが有効な１６／８変調パターン（ＣＤの場 合１４／８）でない場合に１に設定され、そのパターンが有効である場合には、 消去ビットは０に設定される。 ｄａｔａ（データ）［８］ ８ビットデータバスは復調されたデータバイトを包含している。 ＳＩＤ［４］ ４ビットＳＩＤ（セクタＩＤ）は論理セクタＩＤの４個の最小桁ビットを包含 している。この信号は各ブロック内のセクタアドレスを与える。 ｉｄ＿ｅｒｒｏｒ［１］ ｉｄ＿ｅｒｒｏｒビットが０であることは、ＳＩＤがエラーなしでデコードさ れ且つ補正がないことを表わす。ＳＩＤがエラーを有している（補正は不可能） か又は単一のエラーが補正された場合には、ｉｄ＿ｅｒｒｏｒビットは１に設定 される。 ＤＶＤ／ＢＣＡｆｒａｍｅ＿ａｄｄｒｅｓｓ［４：０］又はＣＤＳ０／Ｓ１ ＤＶＤモードにおいては、採取部分が受取ったｓｙｎｃ即ち同期の記憶を維持 し且つこの履歴から５ビットフレームアドレスを注出する。 ＢＣＡモードにおいては、ｆｒａｍｅ＿ａｄｄｒｅｓｓ［３：０］は見つかっ たｓｙｎｃ即ち同期に 依存する（ＳＢ_BCA，ＲＳ_BCA１，．．．，ＲＳ_BCAｎ，ＲＳ_BCA１３，ＲＳ_BCA１ ４，ＲＳ_BCA１５）。 ＣＤモードにおいては、Ｓ０及びＳ１信号がｆｒａｍｅ＿ａｄｄｒｅｓｓ［０ ］及びｆｒａｍｅ＿ａｄｄｒｅｓｓ［１］上に、夫々、送られる。 ＣＤｎｘｆｒ［１］又はＤＶＤｎｅｘｔ＿ｆｒａｍｅ［１］ ＤＶＤｎｅｘｔ＿ｆｒａｍｅは、新しいＤＶＤフレームが開始することを表わ す。ＣＤｎｘｆｒ信号は、新しいＣＤフレームが開始することを表わす。 ＢＣＡｎｅｘｔ＿ｆｒａｍｅは、ＢＣＡ Ｒｅ−ｓｙｎｃ（再同期）が見つかっ たことを表わす。 ＤＶＤモード及びＣＤモードにおける動作の場合に対する入力データ採取のタ イミング線図を、夫々、図３及び４に示してある。 ＥＣＣ−ＩＣは２種類の出力インターフェースを有しており、即ち、ＣＤモー ド（シリアル）に対して１つと、ＤＶＤモード（パラレル）に対して１つである 。特に、ＣＤ出力インターフェースは図５に示したようなフォーマットを使用す る一般的なＩ² Ｓインターフェースとすることが可能であり、且つサブコードイ ンターフェースは図６に示したようなフォーマットを有している。 図７に示したリード−ソロモンデコーダブロック は５つの主要なモードをサポートしている。 （１）ＤＶＤ外部コード（２０８，１９２，１７） ８エラー又は１６消去 （２）ＤＶＤ内部コード（１８２，１７２，１１） ５エラー又は１０消去 （３）ＣＤ Ｃ１コード（３２，２８，５） ２エラー （４）ＣＤ Ｃ２コード（２８，２４，５） ２エラー又は４消去 （５）ＢＣＡコード（５２，４８，５） ２エラー又は４消去 補正することが可能な消去の数は、モードに依存して、１３からＤＶＤ外部の 場合には最大で１６まで、ＤＶＤ内部の場合には７から最大で１０まで、ＣＤ Ｃ２の場合には１から最大て４までプログラムすることが可能である。リード− ソロモンブロックは「不良補正」に対する厳しいチェックを行うためにプログラ ムすることが可能であり、この予備選択はデコーディング性能を減少させる。エラー補正アルゴリズム エラー及び消去に対する完全な代数的デコーディングアルゴリズムは以下のよ うなステップに要約される。 ステップ１：シンドロームＳ（ｚ）、消去ロケータ 多項式Ｅ（ｚ）の計算及び修正シンドロームＴ（ｚ）の計算。ｒ（ｘ）が受取っ たコードワードである場合には、α^jkがｋ消去の位置であり且つｅが消去数である場合には、 ｔがコードが補正することが可能な最大エラー数である場合には、 Ｔ（ｚ）＝Ｓ（ｚ）Ｅ（ｚ）ｍｏｄ（ｚ^2t） である。 ステップ２：エラーロケータ多項式σ（ｚ）及びエラー評価器多項式ω（ｚ）を 計算するために拡張ユークリッドアルゴリズム（修正版）を実施。新たなエラー ロケータ多項式Ψ（ｚ）の計算。 Ψ（ｚ）＝σ（ｚ）Ｅ（ｚ） ステップ３：新たなエラーロケータ多項式の根を見つけ出すためにチエン（Ｃｈ ｉｅｎ）サーチを実施。この多項式の根は受取ったコードワードにおけるエラー 及び消去位置を表わす。エラー及び消去の値を見つけ出すためにフォーニィ（Ｆ ｏｒｎｅｙ）アルゴリズムを実施。 ステップ４：デコーディングプロセスをチェックし且つ受取ったコードワードを 補正。 タイミング制御ブロックがリード−ソロモンブロックの制御入力を設定し且つ コードワードの第一記号と共にシドロームパルス（ｓｔａｒｔ＿ｓｙｎｄ）を開 始する。 ｅｎ＿ｓｙｎｄはデータバスに対するイネーブル（ｄａｔａ＿ｉｎ）として作 用する。 全ての消去はｅｒａｓｕｒｅ＿ｐｏｓによってフラグが立てられるべきである 。コードワードのシフト期間中に、リード−ソロモンがそのシドローム及びその 消去多項式を計算する。 コードワードが完全にリード−ソロモン内にシフトされると、制御器はキー方 程式ソルバーを開始させねばならない（ｓｔａｒｔ＿ｋｅｓ）。 リード−ソロモンは、エラー及び位置の値が制御器に対して準備されている場 合（ｋｅｓ＿ｒｅａｄｙ）に応答する。 エラー及びエラー位置がＬＩＦＯ内に格納され且つ該制御器はｒｅａｄ＿ｐｏ ｓ及びｒｅａｄ＿ｅｒｒｏｒ信号と共にそれらを読取ることが可能である。 リード−ソロモン処理は以下の３つの主要なタスクから構成されている。 （ａ）シンドローム及び消去多項式計算（ｓｔａｒ ｔ＿ｓｙｎｄによって喚起される） （ｂ）キー方程式を解くこと及びエラー計算（ｓｔａｒｔ＿ｋｅｓによって喚起 される） （ｃ）チエン及びフォーニィ（終了信号ｋｅｓ＿ｒｅａｄｙ発生） これは図８のブロック図に示してある。 ＤＶＤ外部デコーディングにおいては、消去多項式は各列に対して同一である 。何故ならば、それは内部デコーディングから来る補正不可能なフラグを使用し て計算されるからである。その理由のために、垂直デコーディングプロセスの始 めにおいてデータの各Ｅｃｃブロックに対して一度だけ計算され、その結果得ら れる多項式はｓｔｏｒｅ＿ｅｒａｓ＿ｐｏｌｙ信号に依存して格納される。これ は図９におけるブロック図によって示されている。 ＤＶＤデコーディングプロセス期間中（内部−外部−内部−外部−．．．）、 信号ｓｅｌ＿ｅｒａｓ＿ｐｏｌｙはキー方程式ソルバーへ現在の消去多項式（内 部）又は前の格納した消去多項式（外部）を送る。発明の範囲及び要約 埋込型ＤＲＡＭの本来的に低い速度を解消するために、埋込型ＲＡＭによって 許容される最大クロック周波数（２５ＭＨｚ）の２倍でリード−ソロモン デコーディングブロックを使用しながら、必要とされる速度でデコーディングを 実施するために必要とされる埋込型ＲＡＭへのアクセスの回数を減少させるよう な態様で集積化したデコーダ及び埋込型ＲＡＭ内におけるデータの流れを組織化 することによって完全に集積化したデコーダ（ＥＣＣ−ＩＣ）における必要とさ れる処理速度のかなりの増加を得ることが可能であることが判明した。 従って、ＤＶＤデコーディングにおいて、最終的な多項式を別々のレジスタ、 即ち垂直シンドロームを格納するために２つと、水平シンドロームを格納するた めに１つ、内に格納することによりシンドロームエンジンを同時に２つのコード ワードを処理することが可能であるように構成し、従ってデコーディングフェー ズにおいて一種の並列処理を実施する。 従って、ＣＤデコーディングにおいては、非常に高速のＭ２デインターリーブ 処理を実施するために新たなアドレッシング技術が見出されており、データのデ インターリーブ（脱インターリーブ）処理を実施するために必要とされる埋込型 ＤＲＡＭに対するアクセスの回数を最小としている。 埋込型ＤＲＡＭは、各々がある容量のワードからなる多数の頁に分割されてお り、同期型頁モードで機能する別々のバンクに組織化されている。 本発明の多機能デコーダの方法及びアーキテクチュアは添付の請求の範囲にお いて定義してある。図面の簡単な説明 図１は本発明の多機能デコーダＥＣＣ−ＩＣのアーキテクチュアレイアウトで ある。 図２はデータ採取ＩＣから来る入力データを示している。 図３及び４はＤＶＤモード及びＣＤモードの夫々における動作の場合に対する 入力データ採取のタイミング線図を示している。 図５及び６は、夫々、ＣＤモードに対する出力シリアルＩ² Ｓデータインター フェース及びＣＤモードに対する出力シリアルサブコードインターフェースを示 している。 図７はリード−ソロモンデコータブロックを表わしている。図８はリード−ソ ロモンデコーダによって実施される処理を概略的に示している。 図９は水平及び垂直ＤＶＤデコーディング期間中の消去フラグの処理を概略的 に示している。 図１０は部分的なシンドローム値の並列処理を示している。 図１１は第一サクイルにおけるワードアクセスに対する同期型頁モードにおい て動作している埋込型ＤＲＡＭのタイミング線図を示している。 図１２はＤＶＤ動作モードにおけるデータの流れに関与するＥＣＣ−ＩＣ装置 の機能的ブロックを示している。 図１３は異なる処理フェーズ（ＤＶＤモード）を概略的に示している。 図１４は１つのＥＣＣ−ブロックのデータに対する埋込型ＤＲＡＭに対して採 用される特定のマッピングを示している。 図１５は出力処理を示している。 図１６は４つのステップに分割されている完全な精緻化時間フレームと呼ばれ る処理を示している。 図１７はＣＤ動作モードの場合に対するデータの流れに関与するＥＣＣ−ＩＣ 装置の機能的ブロックを示している。 図１８は入力データのデインターリーブ（Ｍ１デインターリーブ）処理の第一 ステップを示している。 図１９は埋込型ＤＲＡＭの頁内部の特定のマッピング（Ｍ２デインターリーブ 処理）を示している。 図２０はＤＲＡＭから読取ったデインターリーブ処理済フレームを示している 。 表１は入力フレーム番号を参照するＤＲＡＭの２つのバンクの特定のマッピン グ（Ｍ２デインターリーブ処理）を示している。 図２１は異なるフレーム番号に従うイネーブル信 号を図示している。 図２２は埋込型ＤＲＡＭの頁内部の特定のマッピング（Ｍ３デインターリーブ 処理）を示している。 図２３は異なる処理フェーズ（ＣＤモード）を概略的に示している。 図２４は各入力フレームに対してメモリからどのようにして１２個のワードか らなる１つのブロックが読取られるかを示している。 図２５はＢＣＡモードにおける動作期間中においてのデータの流れに関与する ＥＣＣ−ＩＣ装置の機能的ブロックを示している。 図２６は埋込型ＤＲＡＭのマッピング（ＢＣＡモード）を示している。 図２７は異なる処理フェーズ（ＢＣＡモード）を概略的に示している。 図２８はＤＶＤ動作モードに対するデスクランブル用アーキテクチュアを図示 している。 図２９はＣＤ動作モードに対するデスクランブル用アーキテクチュアを図示し ている。 図３０はＥＤＣチェッカの機能的ブロック図を示している。 図３１は古い値をシフトさせ且つその結果をアップデート用の値と排他的処理 することによって新たなＣＲＣ値が発生される態様を図示している。発明の実施例の説明 本発明の特徴を実施化し且つ既に上述した一般的な特徴に基づく集積化した多 機能リード−ソロモンデコーダであって、該集積化したデコーダの機能的ブロッ クの間でデータを転送し且つそれを構成する本発明方法を実現するものについて 添付図面を参照して説明する。 図１０を参照すると、ｓｙｎｄ２値（ｒｓ＿ｒｅｇ［２］）がセット即ち設定 されていると、２つの異なる列に関連する多項式を格納するために各ｂｙｔｅ＿ ｃｌｋに対して異なるシンドロームレジスタ（ＳＫ１，ＳＫ２）を選択する。ｓ ｅｌ＿ｓｙｎｄ＿ｐｏｌｙ信号は、格納されているシンドローム値のうちのどの １つをキー方程式ソルバー（ＫＥＳ）へ送るかを選択する。タイミング制御ブロック 考慮されるサンプル実施例に基づいて、以下の仮定がなされる。 ・ システムクロック速度は５０ＭＨｚである。 ・ データ採取ブロックから来る記号はシステム５０ＭＨｚクロックで動作する 入力メモリ内に格納される。 ・ 埋込型ＤＲＡＭは２５ＭＨｚクロックで同期頁モードで動作する。 ・ ＤＶＤｘ４及びＣＤｘ３２が相対的モードに対するターゲット速度能力とし てとられる（ＤＶＤモードに対して２ステップのデコーディング及びＣＤモード に対して完全なＣＩＲＣデコーディング）。 ・ データ採取装置から来るバイトクロックは常に使用可能である。 ・ ＥＣＣ−ＩＣの出力において、完全なＥｃｃブロックのデータのみが出力さ れる。 ＥＣＣ−ＩＣチップ内に埋込まれているＤＲＡＭの特性は以下の通りである。 ・ １トランジスタプレイナ（平面状）メモリセル。 ・ プレイナメモリセル面積：１１．２ｍｍ²。 ・ １７ビットの１６Ｋワードの３つのバンクに組織化されており、１７ビット の３２ワードの５１２個の行に分割。 ・ バイト書込能力使用可能、即ち書込動作は２バイトのいずれにも適用するこ とが可能である。読取動作は、常に、１７バイトに関して行われる。 ・ １ｍｓにわたって分布されている５１２サイクルリフレッシュ。 ・ 冗長性なし。 ・ ラッチ型出力データ。 ・ 双方向データバス。 ・ オンチップ電圧発生器。 ・ ライトスルーイネーブルピンを具備する別々のＩ／Ｏデータバス。 頁モード期間中に、全行アクセス期間中、即ちプレチャージが行われるまで、 行アドレスはラッチされ、一方列アドレスは実際の列アクセス期間中にのみラッ チされる。 行が最初にアクセスされ、次いでサイクル当たり１つのワードの割合でその行 （又は頁）内のワードがアクセスされる。新たな行へアクセスする前にプレチャ ージへ戻るためにエキストラなサイクルが必要とされる。 特定のリフレッシュサイクルは存在していない。 どの読取又は書込動作もリフレッシュサイクルである。 第一サイクルにおけるワードアクセスのための同期頁モードで動作する埋込型 ＤＲＡＭのタイミング線図を図１１に示してある。 タイミング制御ブロックは、図１のＥＣＣ−ＩＣを構成する以下の機能的ブロ ックの間でのデータ転送のスケジューリングを行う。 ・ 入力インターフェース ・ 入力メモリ ・ リード−ソロモンデコーダ ・ ＤＲＡＭ（ＩＣ内に埋込まれている） ・ デスクランブル処理及びＥＤＣチェッカ（ＤＶＤ動作モードのみに対し） ・ デスクランブル処理（ＣＤ動作モードのみに対し） ・ 出力インターフェースＤＶＤ動作モード 一対の行が受取られる度にデータ処理が開始する。 デコーダＥＣＣ−ＩＣは以下の動作を実行する。 ・ ２つの行の水平補正、Ｅｃｃ−ｂｌｏｃｋ（＃ｎ）。 ・ ２つの列の垂直補正、Ｅｃｃ−ｂｌｏｃｋ（＃ｎ−１）（この動作は、この ＥＣＣ−ｂｌｏｃｋの水平補正が完了している場合にのみ開始する）。 ・ ２つの行の出力、Ｅｃｃ−ｂｌｏｃｋ（＃ｎ−１）又はＥｃｃ−ｂｌｏｃｋ （＃ｎ−２）（この動作は、Ｅｃｃ−ｂｌｏｃｋの垂直袖正が完了している場合 に開始する）。 シーケンシャルな読取をサポートするために、ＥＣＣ−ＩＣは、新たな一対の 行を受取る前に上の処理を完了せねばならない。 ＤＶＤｘ４モードで動作している場合の最小時間フレームは５６．８７５ｕｓ ｅｃ（２×１８２／６．４ＭＨｚ）である。図１２はＤＶＤ動作モードにおける データの流れに関与するＥＣＣ−ＩＣ装置の機 能的ブロックを示している。通常モード データ採取ＩＣから来るデータ及び消去フラグが入力インターフェース内にサ ンプルされ且つ２つの入力ＲＡＭのうちの１つの中にフレーム毎に格納される。 ４個のフレーム（２つの行に相当する）が受取られる度に、入力が２番目のＲ ＡＭへスイッチされ、前の行がこのメモリから読取られ且つ内部シドローム及び 対応する消去多項式を計算するためにリード−ソロモンデコーディングブロック へ送られると共に埋込型ＤＲＡＭへ送られ、そこてデータの２つの完全なＥＣＣ ブロックが格納される。 ＥＣＣ−ＩＣは、Ｅｃｃブロック＃ｎの内部デコーディング及びＥｃｃブロッ ク＃（ｎ−１）の垂直デコーディングを同時に実行する。 内部デコーディングから来るフラグは後に外部デコーディングにおいて使用す るためにＤＲＡＭ内に格納され、Ｒｏｗ_nの場合には、消去フラグが（Ｒｏｗ_n， Ｃｏｌ₁₈₂）ワード内に格納される。垂直補正がＤＲＡＭ内において実施される （最大で５個のエラー又は１０個の消去まで）。 ＤＲＡＭ内の１個のＥｃｃブロック内に行を格納している間に、前のＥｃｃブ ロックの列がデコード される。ＤＲＡＭから１つの行が読取られる度に、２つの異なる列のバイトが検 索され、従って、シンドロームエンジンは両方の列のシンドロームを同時に計算 することが可能である。 垂直補正はＤＲＡＭ内において実施される（最大で８個のエラー又は１６個の 消去）。 Ｅｃｃブロックが垂直方向に完全にデコードされると、出力処理が始まり、デ ータがＤＲＡＭから行毎に読み出され且つデスクランブラブロックへ送られ、且 つ引き続きＥＤＣチェック用ブロックへ送られ且つ最終的に出力インターフェー スブロックへ送られる。 ＥＤＣに障害が発生する度に、１ビットがレジスタ（１６ビット）内へ送られ 、それは各セクタの結果を包含している。最初の障害においては、μＰに向かっ てインタラプトが発生される。 埋込型ＤＲＡＭの完全なリフレッシュ動作を保証するためにサイクルが挿入さ れる。 異なる処理フェーズを図１３に概略的に示してある。 各Ｅｌａｂフレームは、２つの完全な行が受取られ且つ水平方向にデコードす る準備がなされ且つＤＲＡＭ内に格納された場合にのみ開始する。そのために、 内部処理を停止させることを回避するために、 バイトクロックは消失すべきではない。 ２つの新たな行が受取られる時間フレームにおいて、２つの行及び２つの列が デコードされる。従って、Ｅｌａｂ時間フレームは、最も短い入力データ時間フ レームの２倍、即ち（ＤＶＤｘ４）＝２×（２８．４３ｕｓｅｃ）よりも短いも のでなければならない。 各Ｅｌａｂフレームの長さに鑑み、デコーディングコアは、常に、ｒｏｗｓ＿ ｒｅａｄｙ信号を待機する。何等かの理由により（例えは、アンロックされたＤ ＰＬＬ）、入力データフレームがＥｌａｂフレームよりも短い場合には、最も最 近に格納された行が、データ採取ＩＣから来るデータによって入力ＲＡＭにおい て上書きされる。 ＤＲＡＭが同期頁モードで機能している場合には、新たな頁にアクセスされる 度に、その頁のプレチャージを実施するために１つのエキストラなサイクルが必 要とされる。ＤＲＡＭの１頁において、行あたり１６バイト及び列当たり１２バ イトが格納され、即ち１行＝１２頁、１列＝１８頁である。２つのＥｃｃブロッ クを格納するためには、４３２頁が必要である。各Ｅｌａｂフレーム期間中に３ ２個の行がリフレッシュされる。 各Ｅｌａｂフレームの終りにおいて、該コアはデ コードすべき次の２つの行を待機し、一方ＤＲＡＭをリフレッシュする。新しい 一対の行が受取られデコードする準備がなされると、このプロセスは再開始する 。大胆な補正 何等かの理由により、出力データがいまだにエラーによって影響されている場 合には、μＰは、特定のＥｃｃブロックのデータのより効果的なデコーディング を開始することを決定することが可能である。 μＰは、デコーディングの繰返し回数を決定することが可能であり（内部−外 部−内部−外部−．．．−内部−外部）、ＥＣＣブロックの最大数がＥＣＣ＿ｂ ｌｏｃｋレジスタ内に書込まれ、繰返し回数がｎｂ＿ｉｔｅｒレジスタ内に書込 まれ且つその処理が開始され、別のビットが同一のレジスタ（ＨＣ）内にセット される。 データ採取ＩＣから来るデータは通常モードにおけるように水平及び垂直にお いて補正される。垂直デコーディングから発生されるフラグが選択したＥｃｃ− ｂｌｏｃｋの水平デコーディングステップにおける消去フラグとして使用するた めにＤＲＡＭ内に格納される。 垂直デコーディングの終りにおいて、ＥＣＣ−ｂｌｏｃｋの数がＥｃｃ＿ｂｌ ｏｃｋレジスタ内に書 込まれている値と比較される。ＥＣＣ−ｂｌｏｃｋの数が一致する場合には、そ の入力はディスエーブルされ且つ次のステップのデコーディングがこのＥＣＣ− ｂｌｏｃｋに関して行われ、Ｃｏｌ_nに対して、消去フラグが（Ｒｏｗ₂₀₈，Ｃｏ ｌ_n）ワード内に格納される。 データはデスクランブル処理、ＥＤＣ及び出力インターフェースブロックに向 かって読取られ、且つ、同時に、水平シンドロームが計算され且つＤＲＡＭ内に おいて補正が適用される。 Ｅｃｃブロックの終りにおいて、ＥＤＣチェックビットのいずれかがセットさ れ且つ繰返し最大数に到達していない場合には、本プロセスは別の垂直デコーデ ィングステップを行い且つ以下同様である。 全てのＥＤＣチェックが正しい場合か、又は最大繰返し数に到達した場合には 、インタラプトが発生され且つ処理は停止される。 このアルゴリズムは以下のように説明することが可能である。 ステップ１：ディスクからＥｃｃブロックを読取る。垂直ステップの後、Ｅｃｃ −ｂｌｏｃｋ番号のチェックでの通常のデータのデコーディング。このステップ 期間中にはデータの出力はない。このフェーズは、正しいＥｃｃ−ｂｌｏｃｋ番 号が見つかるま で繰返される。このことが発生すると、次続のデータの入力がディスエーブルさ れる。 ステップ２：出力データ＋ＥＤＣチェック＋内部補正（外部デコーディングから 来るフラグを消去フラグとして使用）。 （ＥＤＣがＯＫ）又は（最大繰返し数に到達） のいずれかが満足される場合には、 停止 そうでない場合には、 垂直補正 このステップの繰返し。長いモード 特定のビットが専用のレジスタ（ｌｏｎｇｍ）内にセットされると、ＥＣＣ− ＩＣは長いモードで動作する場合があり、即ち、デコーディングプロセスはいま だに活性状態であるが、データ補正は行われず、且つ採取から受取られた全ての バイト（ユーザバイト＋パリティバイト）は出力インターフェースへ送られる。入力ＲＡＭ 各々が２行の幅（２×１８２×９ビット）である２つのスタティックＲＡＭを 使用する。 データがフレーム毎に１個のＲＡＭ内に格納される間に、前の２つの行が他の ＲＡＭから読取られる。 ２つの行が完全に構築された場合にのみ、リード−ソロモンデコーダ及び埋込型 ＤＲＡＭへの転送が開始する。 各位置に対し、１バイト及び復調プロセスから来るその消去フラグが格納され る。埋込型ＤＲＡＭ １６Ｋ×１７ビットからなる３個のバンクのＤＲＡＭメモリが使用される。各 バンクは１７ビットからなる３２ワードの５１２個の行に分割される。 ＤＶＤモードにおいては、これら３個のバンクは単一メモリとしてアドレスさ れ、各ＥＣＣブロックは以下のマッピングに従って格納され、各頁（３×３２× １７ビット）において、１つの行の１６バイト及び１つの列の１２バイトが格納 される。 １つの完全な行を格納するため又は検索するために、１２個の頁がアドレスさ れねばならず、１つの完全な列を読取るためには、１８個の頁がアドレスされね ばならない。 このモードにおいては、各位置の１７番目のビットが無意味となる。 内部及び外部デコーディングから来る消去フラグを格納するためにエキストラ な行（Ｒｏｗ₂₀₈）及びエキストラな列（Ｃｏｌ₁₈₂）が必要とされる。 本発明の重要な側面によれば、効果的なマッピン グがＤＲＡＭへのアクセス回数を出来るだけ多く減少させる上で役割を果たす。 同期頁モードで動作することにより、通常プレチャージサイクルが必要とされ るので、各頁が代わる度に１サイクルが失われる。 対照的に、頁を代える場合に、ＤＲＡＭのバンクも代える場合には、エキスト ラなサイクルが必要とされることはない。実際上、１つの行を書込む場合に、頁 及びＤＲＡＭバンクが１６バイト毎に代えられる（バンク０−バンク１−バンク ２−バンク０−．．．等である）。 従って、デコーディング期間中に埋込型ＤＲＡＭから１つの列を検索する場合 には、バンクを代える場合にのみ（バンク２からバンク０へ）頁変化が発生する ことが常に成立し、従って何等エキストラなサイクルは存在しない。 エキストラなサイクルは水平及び垂直補正期間中にのみ必要とされる。何故な らば、これらの動作においては、埋込型ＤＲＡＭの同一のバンク内に残ったまま 頁が変化する場合があるからである。 勿論、リフレッシュ期間中においても、エキストラなサイクルが発生する。何 故ならば、全てのバンクが同時にリフレッシュされるからである（ダミー読取） 。 １つのＥｃｃ＿ｂｌｏｃｋのデータに対する埋込型ＤＲＡＭの特定のマッピン グを図１４に示してある。 １個のＥｃｃ＿ｂｌｏｃｋを格納するために、２１６個の頁が必要とされる。 リフレッシュはＤＲＡＭの４３２個の頁に対してのみ行われる。何故ならば、２ 個のＥｃｃ＿ｂｌｏｃｋのデータが処理のために必要とされるからである。出力インターフェース−ＤＶＤモード デコードされたセクタが行毎にＤＲＡＭから読取られ、デスクランブルされ且 つ必要な場合にはＥＤＣがチェックされる。これらの頁はメモリ（最大で１６バ イト、最小で６バイト）から読取られ且つ出力バッファ（２４バイト）内に格納 される。 ＳＲＥＱＩがＡＴＡＰＩ−ＩＣによってアサート即ち活性化されると、このバ ッファにおいて使用可能なデータが読取られ且つ出力へ送られる。 入力データの処理期間中に、タイミング制御器が、充分なデータがＡＴＡＰＩ −ＩＣへ送られるや否や、ＤＲＡＭから読取られた別の頁のデコード済のデータ を格納する準備がなされている出力バッファのステータスビットをサンプルする 。 Ｅｌａｂフレームが終了するまて、最大で２個の行を出力バッファへ送信する ことが可能である。そ の代わりに、内部処理の終りにおいて且つリフレッシュサイクル期間中に、ＡＴ ＡＰＩ−ＩＣによって必要とされるだけのデータが出力バッファへ送られる。そ のために、デコード済のＥＣＣブロックは、常に、ＳＲＥＱＩ信号によって許容 される最大速度でＡＴＡＰＩ−ＩＣへ送られる。 この出力プロセスは図１５に示してある。並列垂直シドローム計算 垂直デコーディング期間中に、データがワード毎にＤＲＡＭから検索され、各 ワードにおいて、１つの列に属する１つのバイト及び次のものに属する別のバイ トが識別される。リード−ソロモンデコーダが入力行のデータ及びこれらの列の データを同時にデコードする。 この処理を図１６に示してある。Ｅｌａｂフレーム（計算時間フレーム）は４ つのステップに分割することが可能である。 ステップ１ −水平シンドローム計算（ｒｏｗ＃ｍ，Ｅｃｃｂ＃ｎ） −水平消去多項式計算（ｒｏｗ＃ｍ，Ｅｃｃｂ＃ｎ） −垂直シンドロームデコーディング（ｃｏｌ＃ｐ，Ｅｃｃｂ＃ｎ−１） ステップ２ −水平シンドローム計算（ｒｏｗ＃ｍ＋１，Ｅｃｃｂ＃ｎ） −水平消去多項式計算（ｒｏｗ＃ｍ＋１，Ｅｃｃｂ＃ｎ） −水平シンドロームデコーディング（ｒｏｗ＃ｍ，Ｅｃｃｂ＃ｎ） ステップ３ −垂直シンドローム計算（ｃｏｌ＃ｐ＋２，ｐ＋３，Ｅｃｃｂ＃ｎ−１）（続 く） −垂直シンドロームデコーディング（ｃｏｌ＃ｐ＋１，Ｅｃｃｂ＃ｎ−１） ステップ４ −垂直シンドローム計算（ｃｏｌ＃ｐ＋２，ｐ＋３，Ｅｃｃｂ＃ｎ−１） −水平シンドロームデコーディング（ｒｏｗ＃ｍ＋１，Ｅｃｃｂ＃ｎ） ステップ３及びステップ４期間中に、ＤＲＡＭから読取られるべきＥｃｃｂ＃ ｎ−１の１番目の列はＣｏｌ₁₈₂であり、それは水平デコーディングからの消去 フラグを包含しており、それから垂直消去多項式がアップデート即ち更新され且 つ格納される。ＣＤ動作モード ＣＤデータの流れに関与するＥＣＣ−ＩＣの機能 的回路ブロックを図１７に示してある。 ＣＤモードにおいては、埋込型ＤＲＡＭの３個のバンクが３つの異なるメモリ として使用され、即ち、Ｍ２デインターリーブ処理（ｄｅｉｎｔｅｒｌｅａｖｉ ｎｇ）が該バンクのうちの２つにおいて実施され、一方Ｍ３デインターリーブ処 理が３番目のバンク内において実施される。 データ採取ＩＣから受取られたデータは入力ＲＡＭ（ユーザデータ）内に格納 されるか又は出力インターフェース（サブコードデータ及びｓｙｎｃ（同期）） へ送られる。各Ｆ３フレームに対して、３２バイトのユーザデータが格納され、 各々がその消去フラグと共に格納される。 デインターリーブ処理（Ｍ１デインターリーブ処理）の１番目のステップは図 １８の手順に従って入力ＲＡＭ内において行われる。 データがこのメモリから読取られ、デインターリーブ処理され、リード−ソロ モンデコーダへ送られ且つ補正ＦＩＦＯ内に格納される。このステップにおいて 、リード−ソロモンコアは入力フレームのＣ１シンドロームを計算する。 一方、該ＦＩＦＯ内に格納された前のフレームはオンザフライ即ち動作中に補 正され且つ図１９に概略的に示したマッピングに従って各々が３２×１７ ビットからなる５１２頁で構成されるＤＲＡＭの２つのバンク（ＤＲＡＭ１，Ｄ ＲＡＭ２）内に格納され、２８バイトフレームがそのＣ１デコーディングフラグ と共に一方のＤＲＡＭ頁内に格納される。ＤＲＡＭ２の１つのバンクの１つの頁 内には２８バイトフレームを格納することが可能である。Ｍ２デインターリーブ 処理はＤＲＡＭのこれら２つのバンク内において行われる。 本発明の重要な側面によれば、図１９のマッピングと共に入って来るフレーム の効果的なアドレッシングが、ＤＲＡＭのアクセス数を出来るだけ多く減少させ る上での役割を担い、非常に高速のＭ２デインターリーブ処理を実施することを 可能とする。 ２つのバンク内には１１２フレームを格納することが必要であり、ＤＲＡＭ１ 及びＤＲＡＭ２の２８個の頁を必要とし、従って、これらの頁のみがリフレッシ ュされることを必要とする。 表１は１１２個のフレームが受取られた後の２つのバンク（ＤＲＡＭ１，ＤＲ ＡＭ２）の内容を示している。選択した循環的なアプローチに依存して、ｆｒａ ｍｅ＃１１３及びｆｒａｍｅ＃１２１はＤＲＡＭ１のｐａｇｅ＃０内に格納され 且つ以下同様である。 同期頁モードで機能する場合には、埋込型ＤＲＡＭ は新しい頁がアドレスされる度にブレチャージのために１サイクルを必要とする 。 補正ＦＩＦＯから来るフレームはオンザフライ即ち動作中に補正され且つＤＲ ＡＭ１又はＤＲＡＭ２内に格納され、３２個の補正されたバイトがＦＩＦＯから 読取られるが、２８バイトのみがＤＲＡＭ内に格納される。何故ならば、パリテ ィビットは廃棄することが可能だからである。 フレームが正しいＤＲＡＭバンク内に書込まれる場合に行われる動作は以下の 通りである。 −正しいバンク及び正しい頁を選択 −該メモリ内への１４ワード（１７ビット）の書込 完全なフレームを書込むためには、（１＋１４）サイクルを必要とする。 Ｃ２シンドローム計算のためのデータ（２８バイト＋フラグ）がＭ２メモリか ら読取られ、新たなデータのマッピングはデインターリーブされたデータ及び対 応するフラグの両方を検索するために必要とされるＤＲＡＭのアクセス回数を減 少させることを可能とする。 図２０は、１つの完全なデインターリーブされたフレームを検索するためには 、（１＋２）×８＝２４ＤＲＡＭサイクルが必要とされることを示している。 実際に、デインターリーブ済のフレームを読取るためには、８頁がアドレスされ 且つ３２バイトが検索され、２８バイトのみが有意性を有している。 最初に、次式に従ってどこから開始するかの頁が決定されねばならない。 尚、「ｆｒａｍｅ」はフレーム番号を意味している。 各選択した頁に対して、２つのサイクルにおける４バイトが読取られ、即ちＤ ＲＡＭ１から２つ、ＤＲＡＭ２から２つであり、例えば、ｐａｇｅ＃０が選択さ れる場合には、１番目のサイクルにおいて、ｆｒａｍｅ＃１（ＤＲＡＭ１）から １つのバイト及びｆｒａｍｅ＃５（ＤＲＡＭ２）から１つのバイトが読取られ、 ２番目のサイクルにおいては、ｆｒａｍｅ＃３（ＤＲＡＭ１）から１つのバイト 及びｆｒａｍｅ＃９（ＤＲＡＭ２）から１つのバイトが読み取られる。 １つの頁から１バイトが検索される度に、頁番号は次式に従ってインクリメン トされる。 ｎｅｘｔＰＡＧＥ＝（ＰＡＧＥ＋４）ｍｏｄ（２８） この点において、読取った３２バイトから、２８個の有意性のあるバイトが選 択され、それらは、常 に連続しているが、１番目の有意性のあるバイトは４フレーム毎に位置を変化さ せ、尚且つ１番目の選択された頁内に残存する。 イネーブル信号を図２１に示してあり、異なるフレーム番号に従う。この信号 の波形は１６フレーム毎に繰返す。 Ｍ２デインターリーブ済のデータがＤＲＡＭから読取られ、リード−ソロモン デコーダへ送られ且つ再度補正ＦＩＦＯ内に格納される。このステップにおいて 、リード−ソロモンコアがＣ２シンドロームを計算する。 該ＦＩＦＯ内に格納された前のフレームは「オンザフライ」即ち動作中に補正 され且つＭ３メモリバンク内に格納される。デインターリーブ済のデータはＭ３ バンクから読取られ且つ出力インターフェースへ送られる。 デインターリーブ処理の３番目のステップは該プロセスに対する２つの頁のみ を使用することにより、各々が３２×１７ビットからなる５１２頁に構成されて いるＤＲＡＭの３番目のバンク（Ｍ３）内において行われる。 このデインターリーブ処理の３番目のステップを 実施するために、Ｃ２デコーディングから来る４つのフレームが格納され、各バ イトは正確／不正確デコーディングのフラグと共に来る。 先ず最初に、２つのバイトがＭ３内に書込まれるべく準備がなされた１つのワ ードにまとめられ、従って、各対のバイトに対して、１７番目の位置における１ 個のフラグのみが書込まれる。 Ｍ３ＤＲＡＭメモリのマッピングを図２２に示してある。 フレームがＭ３メモリ内に書込まれる場合に実施される動作は以下の如くであ る。 −正しい頁の選択 −メモリ内への１２ワード（１７ビット）の書込） １つの完全なフレームを書込むためには、（１＋１２）サイクルを必要とする。 Ｍ３メモリから１つのフレームが読取られる場合に実施される動作は以下の通 りである。 −正しい頁の選択 −メモリから１２ワード（１７ビット）の読取、フレーム（Ｎ）から２つ のワード、次いでフレーム（Ｎ−２）から２つのワード １つの完全なフレームを読取るためには、（１＋１２）サイクルを必要とする。 Ｅｌａｂ＿ｆｒａｍｅを図２３に示してある。 Ｅｌａｂ即ちエラボレーション（ｅｌａｂｏｒａｔｉｏｎ）時間フレームは最 も短い入力時間フレーム（ＣＤｘ３２レートの場合には、４．２５ｕｓｅｃ即ち マイクロ秒）より短くなければならない。 Ｅｌａｂフレームは、デコードすべき新しいＦ２−ｆｒａｍｅが存在する場合 にのみ開始する。 Ｃ１シンドロームアップデート時間はディスクの速度に依存する。何故ならば 、入力メモリは入力プロセスとＣＩＲＣデコーディングとの間で共用されるから である。 ２８頁のリフレッシュがＤＲＡＭの３つのバンクに関し同時に行われる。 Ｅｌａｂフレームの終りにおいて、新たなＦ２−ｆｒａｍｅがデコーディング する準備がなされるまでリフレッシュサイクルが挿入される。ＣＤモードにおけるデータ出力 データはフレーム毎にＤＲＡＭの３番目のバンク（Ｍ３）から読取られ、且つ ＣＤ−ｄｅｓｃｒａｍｂｌｅｒ（デスクランブラ）（イネーブルされている場合 ）へ及び出力インターフェースへ送られる。 図２４に示したように、各入力フレームに対して、１２ワードからなる１つの ブロックがメモリから読取られる。ＤＲＡＭから読取られる各バイトが出力 バッファへ送られる。ＢＣＡモード動作 ＢＣＡはディスク製造プロセスを終了した後の情報を記録するエリアである。 ＢＣＡコード内のデータは、ＢＣＡプリアンブルフィールドと、ＢＣＡデータフ ィールドと、ＢＣＡポストアンブルフィールドとから構成されている。ＢＣＡデ ータフィールドの長さは（１６ｎ−４）バイトであり、なお１≦ｎ≦１２である 。これらのバイトはリード−ソロモンコードでコード化され（５２，４８，５） 且つ３２ビットＣＲＣによって保護される。 図２５はＢＣＡ動作モードにおけるデータの流れに関与するＥＣＣ−ＩＣ装置 の機能的ブロックを示している。 入って来るデータを格納するためにＳＲＡＭ（３６４×９ビット）を使用して いる。ｓｙｎｃ（同期）情報はｆｒａｍｅ＿ａｄｄｒ［４：０］によって担持さ れる。 データは入力ＲＡＭ内に格納されて完全なブロックを再生する。最後のｓｙｎ ｃ（ＲＳ_BCA15）又はポストアンブルパターンが受取られると、デコーディング プロセスが開始する。 バイトが埋込型ＤＲＡＭへ及びリード−ソロモンデコーダへ送られて、４個の コードワードからなる シンドロームを計算する。この転送期間中に、コードワードの長さを調節するた めに（必要ある場合）ゼロが挿入される。全てのバイト（情報＋パリティバイト ＝４×４８＋４バイト）が、ＤＶＤモードにおけるのと同一のアドレッシング手 順に従って、ＤＲＡＭ内に格納され、即ち、コードワード０はＲｏｗ０に相当し 、コードワード１はＲｏＷ１に相当し、コードワード２はＲｏｗ２に相当し、コ ードワード３はＲｏｗ３に相当する。このマッピングを図２６に示してある。Ｄ ＲＡＭの４つの頁をリフレッシュすることが必要であるに過ぎない。 該ＤＲＡＭにおいて補正を適用する。 データがＥＤＣチェッカに対して読取られ、デコーディングの結果をテストす る。ＥＤＣフラグがｅｄｃ＿ｒｅｇｉｓｔｅｒ［０］内に格納される。 この処理の終りはインタラプトによってμＰへ信号が送られる。μＰはＡＴＡ ＰＩバッファへのデータの転送を行う。 ＢＣＡモードにおけるＥｌａｂフレームを図２７に示してある。採取及びタイミング制御−ＢＣＡ大胆なモード データの採取においてｓｙｎｃ検知問題に遭遇すると、μＰ（即ち、マイクロ プロセッサ）はファームウエアによってＢＣＡの復調を行うことを決定す る場合がある。ＨＣビットをμＰインターフェース内に設定し、データ採取ＩＣ から受取ったデータは、単に、入力ＲＡＭ内に格納される。最後のバイトが受取 られると、μＰはこのメモリからブロックの全てを読取ることを開始する。復調 を実施し且つデータブロックのフォーマット化の後に、データが入力ＲＡＭへ書 き戻され且つμＰインターフェース内の開始ビットがμＰによってセットされる 場合にデコーディングプロセスが開始する（通常ＢＣＡモードにおけるように） 。ＤＶＤデスクランブラ データは、ＥＤＣチェッカ及び出力インターフェースに到達する直前にデスク ランブル（ｄｅｓｃｒａｍｂｌｅ）される。リード−ソロモンデコーディングの 後に埋込型ＤＲＡＭから来るバイトは「オンザフライ」即ち処理進行中にデスク ランブルされ、次いで、ＥＤＣチェッカへパスされる。 基本的なデスクランブル動作は、それがメインデータエリアに属するものでな い場合には１バイト不変のまま転送するか、又はオリジナルのデータを検索する ために正しいスクランブル用の値で別のＸＯＲ動作を実施することである。該ス クランブル値は内部的に発生されねばならない。 各々既にエラー補正され且つデインターリーブさ れたデータセクタは別々に（デスクランブル処理期間中）、逐次的にバイト毎に （データの全体的なＥｃｃ＿ｂｌｏｃｋの一部として）取扱われる。 ＤＶＤモードに対するデスクランブラの全体的なアーキテクチュアを図２８に 示してある。 主要な入力はデータバイトからなるシーケンシャルストリームである。現在の 入力データバイトの行及び列インデックスがアルゴリズム制御のために必要とさ れる。このような情報から、主に、Ｓｅｃｔｏｒ＿ｓｔａｒｔ（新たなデータセ クタの１番目のバイト）及びＢｌｏｃｋ＿ｓｔａｒｔ（新たなＥｃｃブロックの １番目のバイト）が検索されねばならない。 該デスクランブラは５０ＭＨｚマスタークロック及び入力データが処理されね ばならないことを表わすｄａｔａ＿ｅｎａｂｌｅ信号が供給される。 主要な出力はＥＤＣチェッカ及び出力インターフェースに対して必要な制御信 号が付随するデスクランブル済のバイトからなるストリームである。 該デスクランブラは、入力データのフォーマットに依存してＤＶＤデータのみ を処理する。その他の動作モードにおいては、データバイトは、単に、出力へ送 給される。ＣＤデスクランブラ ＣＲＩＣデコーディングから来るデータ（オーディオではない）は、Ｃ３デコ ーディングへ移行する前にデスクランブルされねばならない。この動作は、ＥＣ Ｃ−ＩＣ内において、又はＡＴＡＰＩ−ＩＣ内において行うことが可能である。 レジスタ（ｅｎ＿ｄｅｓ）内に書込まれているビットがこの機能をイネーブル／ ディスエーブルさせる。 図２９の機能的ブロック図に示したように、入って来るデータはＦＳＲによっ て発生されるスクランブ値と排他的処理される。 該１５ビットレジスタは並列ブロック同期型のものであり且つ多項式ｘ¹⁵＋ｘ ＋１に従ってフィードバックされる。 セクタのｓｙｎｃ（０ｘ００、０ｘＦＦ１０回、０ｘ００）が見つかった後に 、該レジスタは０ｘ０００１でプリセットされ、尚１は最小桁ビットである。記 号カウンタがデスクランブルされるべき２３４０バイトをカウントする。 Ｓｙｎｃパターンが検知される度に、プリセットが発生され（Ｓｙｎｃウイン ドウは常にアクティブ即ち活性状態である）、且つ該カウンタは２３４０へリセ ットされる（短セクタ）。 該カウンタがゼロに到達する度に、Ｓｙｎｃパターンが見つからない場合であ っても、プリセット信号 が発生される。該カウンタは２３４０へリセットされる（長セクタ）。 新たなバイトが読取られる度に、ＦＳＲ値Ｓｔ［１５：０］は以下の如くにア ップデートされる。 Ｓ_t+1［１５］＝Ｓ_t［８］ｘｏｒＳ_t［７］ Ｓ_t+1［１４］＝Ｓ_t［７］ｘｏｒＳ_t［６］ Ｓ_t+1［１３］＝Ｓ_t［６］ｘｏｒＳ_t［５］ Ｓ_t+1［１２］＝Ｓ_t［５］ｘｏｒＳ_t［４］ Ｓ_t+1［１１］＝Ｓ_t［４］ｘｏｒＳ_t［３］ Ｓ_t+1［１０］＝Ｓ_t［３］ｘｏｒＳ_t［２］ Ｓ_t+1［９］＝Ｓ_t［２］ｘｏｒＳ_t ［１］ Ｓ_t+1［８］＝Ｓ_t［１］ｘｏｒＳ_t ［０］ Ｓ_t+1［７：０］＝Ｓ_t［１５：８］ＥＤＣチェッカ ＥＤＣはＣＲＣチェックであり、それは、ＤＶＤモードにおいて、デスクラン ブル処理が実施された後にセクタに対して適用される。ＢＣＡモードにおいては 、ＥＤＣチェックはデコーディングの結果をテストするために行われる。ＢＣＡモード デコード済のＢＣＡブロックは１６×ｎバイトから構成されており、尚１≦ｎ ≦１２である。最後の４つのバイトは以下の発生多項式によって情報ビットを割 算することによって得られるパリティビット である。 ｇ（ｘ）＝ｘ³²＋ｘ³¹＋ｘ⁴＋１ 各ブロックの始めにおいて、スタート即ち開始信号がＥＤＣ値を０にリセット する。各イネーブル信号と共に、データが埋込型ＤＲＡＭからＥＤＣへ読取られ る。 ＥＤＣの現在の値は新たなバイトが受取られる度にアップデートされる。 １９２バイトの後に、チェックが停止され且つそのチェックが満足の行くもの であった場合には結果フラグが０にセットされる。そうでない場合には、このフ ラグは１にセットされる。ＥＤＣはいずれの場合においてもデータを変更するこ とはない。 該ブロックの結果フラグはレジスタｅｄｃ＿ｒｅｇ［０］内に格納され、且つ ＢＣＡ処理の終りの信号を与えるためにインタラプトがμＰに対して発生される 。 μＰは内部ＤＲＡＭからＡＴＡＰＩバッファへのデコード済バイトの読取りを 取り計らう。ＤＶＤモード 各セクタは１２個の行×１７２個のバイトから構成されている。ＥＤＣチェッ カは、エラー補正が良好に行われた場合には正しいチェックを与える。勿論、こ のチェックは１００％安全なものではないが、 不正確なデータが認識される蓋然性は高い。 各セクタの始めにおいて、スタート（開始）信号がＥＤＣ値を０へリセットす る。各イネーブル信号と共に、データはＤＶＤデスクランブラからＥＤＣチェッ カへシフトされる。 ＥＤＣの現在の値は新たなバイトが受取られる度にアップデートされる。 ２０６４バイトの後に、チェックが停止され且つそのチェックが満足の行くも のであった場合には結果フラグが０にセットされる。そうでなければ、このフラ グは１にセットされる。 Ｅｃｃ＿ｂｌｏｃｋのデータ内部のセクタの全ての結果フラグはレジスタｅｄ ｃ＿ｒｅｇ［１５：０］内に格納され、１番目のＥＤＣ障害が発生すると、μＰ に対してインタラプトが発生され、次のＥｃｃ＿ｂｌｏｃｋの１番目のバイトが 出力される場合にこのレジスタの内容はリセットされる。 ＥＤＣチェッカの機能的ブロック図を図３０に示してある。 ４個のバイトがデータセクタ内の２０６０バイトへ取付けられる。該セクタの １番目のバイトのＭＳＢがｂ１６５１１であり且つＥＤＣの最後のバイトのＬＳ Ｂがｂ０であると仮定する。 該コードの発生多項式は以下の通りである。 ｇ（ｘ）＝ｘ³²＋ｘ³¹＋ｘ⁴＋１ 及び、情報多項式は以下の通りである。 この実現されたアルゴリズムはバイトに関して直接的に動作する。このことは この処理において必要とされるクロック周波数を減少させることを可能とする。 ３２ビットからなる８ワードを格納する内部ＲＯＭは、新たなバイトが受取ら れる度にＣＲＣ値をアップデートするために使用される。格納されている値はＧ Ｆ（２）において計算される以下の割算の余りとして得られる。 該セクタの始めにおいて、ＣＲＣの値は０ｘ００００へ初期化される。入力バ イトは現在のＣＲＣ値の最大桁バイトと排他的処理され、その結果得られるバイ トにおける各「１」は１つの格納されている値をイネーブルさせ、全てのイネー ブルされたバイトは排他的処理されてアップデート用の値を与える。新たなＣＲ Ｃ値が得られ、古いものをシフトさせ且つその結果をアップデート用の値と排他 的処理する。この処理は図３１に示してある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウジオリ，ロベルト イタリア国，アイ―20037 パデルノ デ ュナーノ，ビア カサーレ バッティステ ィ 21／デイ (72)発明者 ブレンナ，フィリッポ イタリア国，アイ―20050 ベサーナ ブ リアンツァ，ビア ドン ツォンカ 17 【要約の続き】 いて使用されているクロックの半分の周波数を有してお り前記埋込型ＲＡＭへアクセスするクロックを使用して ＤＶＤフォーマット化データの基準ビットレートの最大 で４倍のレートで前記入力バッファ（ＩＮＰＵＴ ＢＵ ＦＦＥＲ）を介して採取した入力データをデコードする ことが可能であり、一方該デコーディングを実施するた めに必要とされる前記埋込型ＲＡＭへのアクセスへの回 数を減少させる。

Claims (1)

1. 【特許請求の範囲】 １．オフラインの大胆な補正を包含するリード−ソロモンデコーディングを 実施するためにＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−Ｒ上に記録されてい るデータの読取チャンネルの集積化システム（ＥＣＣ−ＩＣ）の機能的ブロック の間でデータを編成し且つ転送する方法において、 前記集積化システムは入力バッファ（ＩＮＰＵＴ ＢＵＦＦＥＲ）、マイクロ コントローラバスを具備するインターフェース（μＰ ＩＦ）、リード−ソロモ ンデコーダ（ＲＥＥＤ−ＳＯＬＯＭＯＮ ＤＥＣＯＤＥＲ）、１７ビットバスを 介してアクセスされる埋込型ＲＡＭ（ＤＲＡＭ）、ＤＶＤ動作モード用のデスク ランブル及びＥＤＣ制御ブロック（ＤＥＳＣＲＡＭＬＩＮＧ ＆ ＥＤＣ）、デ ータ出力インターフェース（ＯＵＴＰＵＴ ＩＮＴＥＲＦＡＣＥ）及びタイミン グ制御ブロック（ＴＩＭＩＮＧ ＣＯＮＴＲＯＬ）を有しており、 前記入力バッファ（ＩＮＰＵＴ ＢＵＦＦＥＲ）を介して獲得された入力デー タのデコーディングが前記リード−ソロモンデコーダにおいて使用されるクロッ クの半分の周波数を有する前記埋込型ＲＡＭへアクセスするためのクロックを使 用してＤＶＤフォーマット化データの基準ビットレートの最大で４ 倍のレートで実施し、一方前記デコーディングを実施するために必要とされる前 記埋込型ＲＡＭへのアクセス回数を減少させることを特徴としており、 本方法が、 （ａ）ＤＶＤモード入力データを各々が１８０バイトからなる２つのブロック 又は行に編成し、 （ｂ）プレチャージサイクルを待機することなしに逐次的に読取可能な１６ビ ットからなるワードへバイトを編成することによって、各バンクが１７ビットの ３２ワードの５１２頁に分割されている同期頁モードで機能する前記埋込型ＲＡ Ｍ（ＤＲＡＭ）が分割されている別個のバンクからなる１２頁内に各入力ブロッ クを格納し、 （ｃ）前記リード−ソロモンデコーダ（ＲＥＥＤ−ＳＯＬＯＭＯＮ ＤＥＣＯ ＤＥＲ）内の２つの入力ブロック又は行を同時的にデコードし、エラーを補正し 且つ前記埋込型ＲＡＭ（ＤＲＡＭ）内にデコード用フラグを格納し、 （ｄ）前記２つのブロックのデコーディングが進行中に前記埋込型ＲＡＭ（Ｄ ＲＡＭ）をリフレッシュし、 （ｅ）前記埋込型ＲＡＭ（ＤＲＡＭ）からワード毎に列を読取り且つ前記リー ド−ソロモンデコーダ（ＲＥＥＤ−ＳＯＬＯＭＯＮ ＤＥＣＯＤＥＲ）に おいて同時に２つの列に関し並列リード−ソロモンデコーディングを実施するこ とによって前記格納した入力ブロックの各々から２０８バイトの２つの列をデコ ーディングし、エラーを補正し且つ前記埋込型ＲＡＭ（ＤＲＡＭ）内にデコード 用フラグを格納する、 上記各ステップを有している方法。 ２．デインターリーブ処理、デコーディング、補正を実施するためにＣＤ− ＲＯＭ上に記録されているデータの読取チャンネルの集積化システム（ＥＣＣ− ＩＣ）の機能的ブロックの間でデータを編成し且つ転送する方法において、 前記集積化システムが、入力バッファ（ＩＮＰＵＴ ＢＵＦＦＥＲ）、マイク ロコントローラバスを具備するインターフェース（μＰ ＩＦ）、リード−ソロ モンデコーダ（ＲＥＥＤ−ＳＯＬＯＭＯＮ ＤＥＣＯＤＥＲ）、１７ビットバス を介してアクセスされる埋込型ＲＡＭ（ＤＲＡＭ）、デスクランブラ（ＤＥＳＣ ＲＡＭＢＬＩＮＧ ＣＤ）、データ出力インターフェース（ＯＵＴＰＵＴ ＩＮ ＴＥＲＦＡＣＥ）、タイミング制御ブロック（ＴＩＭＩＮＧ ＣＯＮＴＲＯＬ） を有しており、 前記入力バッファ（ＩＮＰＵＴ ＢＵＦＦＥＲ）を介して採取した入力データ の処理が、前記リード −ソロモンデコーダにおいて使用されるクロックの半分の周波数を有しており前 記埋込型ＲＡＭへアクセスするためのクロックを使用してＣＤフォーマット化デ ータの基準ビットレートの最大の３２倍のレートで実施し、一方前記処理を実施 するために必要とされる前記埋込型ＲＡＭへのアクセスの回数を減少させること を特徴としており、 本方法は、 （ａ）前記入力バッファ（ＩＮＰＵＴ ＢＵＦＦＥＲ）内に消去フラグを包含 する入力データのＣＤモードフレームを格納し且つサブコード及びｓｙｎｃデー タを出力インターフェース（ＯＵＴＰＵＴ ＩＮＴＥＲＦＡＣＥ）へ送給し、 （ｂ）前記入力バッファ（ＩＮＰＵＴ ＢＵＦＦＥＲ）においてデインターリ ーブ処理（Ｍ１デインターリーブ処理）の１番目のステップを実施し、それから 入力データのフレームを読取り、前記フレームをＣ１シンドロームを計算するリ ード−ソロモンレコーダ（ＲＥＥＤ−ＳＯＬＯＭＯＮ ＤＥＣＯＤＥＲ）へ入力 し且つ前に格納したフレームのエラーを動作中に補正し且つそれを前記埋込型Ｒ ＡＭの２つのバンク内に格納しながら前記データフレームを補正ＦＩＦＯバッフ ァ内に格納し、 （ｃ）バイト及びＣ１デコード用フラグを１７ビ ットからなるワードに編成することにより、新たなアドレッシング手順でデータ を各頁が前記フレームのうちの２つを含むリフレッシュに露呈される２８頁内に 格納することにより、前記２つのバンクからデインターリーブされたデータのフ レーム及びフラグを読取り、前記フレームをＣ２シンドロームを計算する前記リ ード−ソロモンデコーダへ入力し且つ前に格納したフレームのエラーを動作中に 補正し且つそれを前記埋込型ＲＡＭの３番目のバンク内に格納しながら前記デー タフレームを補正ＦＩＦＯバッファ内に格納することによって、各バンクが１７ ビットの３２ワードの５１２頁に分割されており同期頁モードで機能する前記埋 込型ＲＡＭが分割されている３個の別個のバンクのうちの前記２つのバンクにお いてデインターリーブ処理（Ｍ２デインターリーブ処理）の２番目のステップを 実施し、 （ｄ）各バイトが正確／不正確デコーディングのそれ自身のフラグを具備して おり、前記２つのバンクからデインターリーブ済のデータの４つのフレームを読 取ることを包含しており、そのプロセスのために２つの頁を使用して前記埋込型 ＲＡＭが分割されている前記３つの別個のバンクのうちの３番目のバンクにおい てデインターリーブ処理の３番目で且つ最後のステップ（Ｍ３デインターリーブ 処理）を 実施し、且つ２つのバイトを前記埋込型ＲＡＭの同一の３番目のバンク内に書込 むべく１つのワードへパックし、 （ｅ）１つのフレームの処理が進行している間に同時的に埋込型ＲＡＭの前記 ３つのバンクの各々の２８頁をリフレッシュし、 （ｆ）埋込型ＲＡＭの前記３番目のバンクからフレームを読取り且つ該フレー ムを前記出力インターフェースへ向かって前記デスクランブラ（ＤＥＳＣＲＡＭ ＢＬＩＮＧ ＣＤ）へ入力する、 上記各ステップを有している方法。