CN1286275C - 纠错装置 - Google Patents

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Abstract

纠错电路(6)设置有对存储在缓冲存储器(5)内的积代码成组化了的PI系列行代码进行纠错的第一纠错运算电路(9)和对PO系列行代码进行纠错的第二纠错运算电路(10)。第一纠错运算电路纠正完的数据被传送到第二纠错运算电路(10)的第二误码计算电路(13)，第二误码计算电路(13)设置有存储误码计算过程的经过的存储元件(13bn)，并在输入纠正过的PI系列行数据时从存储元件(13bn)中读出对应的数据并进行误码运算，然后把该值写入到存储在存储元件(13bn)内的旧的数据上。

Description

纠错装置
技术领域
本发明涉及纠错装置，特别是涉及对于积代码成组的数据按顺序进行各方向代码纠错的纠错装置。
背景技术
像数字传送系统、计算机的外围装置等，在传送数字数据的环境下，为提高数字数据传送的可靠性，一般是采用纠错代码。特别是，最近随着数字数据的接收再现侧的数据处理能力的提高，正在使用具有强纠错能力的纠错代码。
作为这样的纠错代码的有代表性的代码有代码长·冗长度大的长距离代码的积代码。
图13是把这种积代码附加到数字数据(信息符号)上的示意图。
参照图13，一般积代码是把纵横不同方向的纠错码组合起来的代码，更具体地说，积代码由对信息符号的纵方向附加的外代码的奇偶校验码PO、信息符号和对奇偶校验码PO的横方向附加的内代码的奇偶校验码PI构成。
作为这些纠错代码，大多采用能以字节为单位纠错的里德·索罗门代码(下称RS代码)。在图13的例子中，PO方向的纠错码是码长nO(＝208)，信息长ko(＝192)，最小距离do(＝10)的RS代码；PI方向的纠错码是码长ni(＝182)，信息长ki(＝172)，最小距离di(＝11)的RS代码。
这里，假设di≥2ti+1，do≥2to+1的关系成立(ti，to是可纠正的误码数)。
这样，当附加两个方向的RS纠错码且接收再现装置对积代码成组数据解码(纠错)时，一般都是重复进行各方向代码的纠错。
图14是简单表示这样的第一种现有的纠错装置中的纠错处理的数据传送路径的方框图。
参照图14，例如由DVD等读出的数字数据经数据总线51，如图13所示进行积代码成组之后被暂时存储在缓冲存储器52中。为了把多个积代码数据块一次存储在缓冲存储器52中，一般是使用4Mbit以上的大容量存储器。因此，基于大容量、小面积和低成本的原因，主要使用动态随机存取存储器(下称DRAM)或同步型动态随机存取存储器(下称SDRAM)等作为缓冲存储器52。
并且从缓冲存储器52中依次读出数据，用纠错电路53进行各方向代码的纠错，为了用里德·索罗门代码进行纠错，一般是下面4个步骤。
(1)从接收数据计算误码。
(2)从误码求出误码位置多项式、误码评价多项式。
(3)从误码位置多项式求出误码位置。
(4)从误码位置多项式、误码评价多项式和误码位置求出误码数值，并纠正。
作为用按照纠错能力大的里德·索罗门代码进行的纠错而在上述步骤(2)中由误码求出误码位置多项式、误码评价多项式的方法的一种，已经知道的有应用求两个多项式的最大公约数的欧几里德互除法的欧几里德算法。
图15是表示这样的纠错电路53的构成的概略方框图。纠错电路53由用来计算来自输入数据的误码的误码计算电路54、由误码求出误码位置多项式、误码评价多项式的欧几里德执行电路55、由误码位置多项式、误码评价多项式求出误码位置和误码数值的秦(Chien)检索执行电路56和由误码位置、误码数值进行纠正的纠正电路57构成。
例如，进行在图13的积代码数据块中对横方向的PI系列的数据的误码计算、按欧几里德法的误码位置多项式和误码评价多项式的计算和按秦(Chien)检索法的误码位置及值的计算，再在缓冲存储器52上进行纠错。
此后，进行对纵方向的PO系列的数据的误码计算、按欧几里德法的误码位置多项式和误码评价多项式的计算和按秦(Chien)检索法的误码位置及值的计算，再在缓冲存储器52上进行纠错。
对各系列重复进行这样的处理就能够纠正信息符号内的误码，一般，这种纠错处理的重复次数越多，可纠正的误码数就越多。
在图14所示的例子中，缓冲存储器52具有动态随机存取存储器(DRAM)等。在横方向的PI系列的数据中进行存取的情况下，缓冲存储器52分段存取，能够高速读入数据。但是在纵方向的PO系列的数据中进行存取的情况下，因为必须进行随机存取，所以数据的读出要花时间，结果就降低了纠错速度。
图16是用来处置这种问题的第二种现有的纠错装置的构成概略方框图。
如图16所示，在第二种现有的纠错装置中，附加了由在纵、横两个方向数据都能够高速存取的静态随机存取存储器(下称SRAM)构成的存储元件58。在缓冲存储器52中的横方向的PI系列的数据的存取时，把积代码数据块的全部数据写入到该存储元件58内。即，通过对存储在该存储元件58内积代码数据块进行纵方向的PO系列的数据的存取，所以也能够高速进行纵方向的PO系列的数据的存取。
但是，在图16所示的现有例中，由SRAM构成的存储元件58的容量庞大，结果，电路面积和耗电增大，成为新的问题。
发明内容
本发明的目的是提供一种抑制了存储元件的容量的增加而且能够进行高速纠错处理的纠错装置。
根据本发明的一个方面，一种纠错装置，它包括：
第一存储电路，用来存储附加了在不同方向上设置的纠错码的积代码数据块；
第一纠错运算电路，从所述第一存储电路接收包含在所述积代码数据块中并排列在第一方向上的数据，并相对于所述第一方向进行第一纠错处理；以及
第二纠错运算电路，用来接收由所述第一纠错运算电路纠正过的数据，并逐次对包含在所述积代码数据块中并排列在第二方向上的数据进行第二纠错处理，
其中，以分段模式，所述第一存储电路存取包含在所述积代码数据块中、在第一方向上的数据，并允许随机地存取包含在所述积代码数据块中、在第二方向上的数据。
根据本发明的另一个方面，一种纠错装置，它包括：
第一存储电路，用来存储附加了在不同方向上设置的纠错码的积代码数据块；
第一纠错运算电路，从所述第一存储电路接收包含在所述积代码数据块中并排列在第一方向上的数据，并相对于所述第一方向进行第一纠错处理；以及
第二纠错运算电路，用来接收由所述第一纠错运算电路纠正过的数据，并逐次对包含在所述积代码数据块中并排列在第二方向上的数据进行第二纠错处理，
所述第一纠错运算电路对具有包含在所述积代码数据块中并排列在所述第一方向上的数据的每单位数据块进行所述第一纠错处理；以及
所述第二纠错运算电路按顺序接收由所述第一纠错运算电路纠正过的每个所述单位数据块的数据，并分割地对包含在所述单位数据块内的每个数据进行所述第二纠错处理。因此，按照本发明能够提供既能抑制电路面积和耗电的增加又可以进行高速纠错处理的纠错装置。
附图说明
图1是使用本发明实施例1的纠错电路的光盘播放系统的构成概略方框图。
图2是实施例1中的积代码数据块的说明图。
图3是实施例1中的纠错电路6的构成概略方框图。
图4是实施例1中的第一误码计算电路12的概略方框图。
图5是实施例1中的第二误码计算电路13的概略方框图。
图6是说明图3所示的纠错电路6的动作的流程图。
图7是表示纠错电路10按顺序处理积代码数据块Dk(k：自然数)的过程的概略图。
图8是实施例2中的纠错电路20的构成概略方框图。
图9是实施例2中的第二纠错运算电路10的概略方框图。
图10是表示实施例2的纠错电路20按顺序处理积代码数据块Dk(k：自然数)的过程的示意图。
图11是实施例3中的纠错电路30的构成方框图。
图12是用来说明实施例3中的纠错电路30的的动作的时序图。
图13是表示积代码被附加在数字数据上的状态的示意图。
图14是简单表示第一现有的纠错装置的纠错处理中的数据的传送路径的方框图。
图15是一般的纠错电路的概略方框图。
图16是第二现有的纠错装置的概略方框图。
具体实施方式
[实施例1]
根据附图来说明把本发明具体化了的第一实施例，其中与现有例同样的构成部分使用同样的标号，并省略其详细说明。
图1是使用本发明的纠错装置的光盘播放系统的构成概略方框图。即：图1表示对DVD(数字视频盘)之类的光盘的信息播放系统的一例。
图1中，从光盘1读出的信号由读出2值化电路2变换为数字信号之后，送到解调·去格式化电路4，把它解调为图13所示的形态的积代码成组数据。
这里，图2是实施例1的积代码数据块的构成图。如图2所示，实施例1的积代码数据块由行方向(横方向)182B的数据(COL181～COL0)和列方向(纵方向)208B的数据(ROW0～ROW207)构成。即：在172B(字节)列×192行的信息数据上附加横方向的10B(字节)列×208行的奇偶校验码PI和纵方向的172列×16B(字节)行的奇偶校验码PO构成实施例1的积代码数据块。
再返回到图1，该图2所示的实施例的1数据块的数据被存储在由SDRAM构成的缓冲存储器5中，因此，在横方向的PI系列的数据中存取的情况下，缓冲存储器5也能够分段存取，高速读入数据。
另一方面，伺服控制电路3根据解调·去格式化电路4的输出对光盘1的驱动机构(未示出)进行伺服控制，解调·去格式化电路4和伺服控制电路3的动作由控制器8控制。
控制器8还把对存储在缓冲存储器5内的1个数据块的数据的解码(纠错)命令送到纠错电路6，纠错电路6根据该命令对存储在缓冲存储器5内的数据实施纠错处理，并通知控制器8处理结束了。控制器8控制纠错电路6的动作。
图3是图1所示的纠错电路6的构成的详细方框图。
图3中，纠错电路6具有第一纠错运算电路9、第二纠错运算电路10和数据总线11。第一纠错运算电路9对存储在缓冲存储器5内且积代码成组数据，对横方向(PI系列)的行的代码进行纠错。第二纠错运算电路10对由第一纠错运算电路9纠错过的积代码数据块的纵方向(PO系列)的行的代码进行纠错。数据总线11在缓冲存储器5、第一纠错运算电路9和第二纠错运算电路10之间进行数据传递。
在图15所示的纠错电路53的构成中，第一纠错运算电路9设置有第一误码计算电路12来代替误码计算电路54，其他的欧几里德执行电路55、秦检索执行电路56和纠正电路57的构成一样。
图4是第一误码计算电路12的构成方框图。
设含有误码的代码列的接收多项式(代码多项式：code polynomial)为y(x)，
y ( x ) = y m - 1 x m - 1 + y m - 2 x m - 2 + · · · · · · + y 1 x + y 0
其中m是接收多项式的项数，例如：在图2所示的积代码数据块中，对PI系列的行的代码进行纠错的情况下，m＝182，对PO系列的行的代码进行纠错的情况下，m＝208。
众所周知，在把接收多项式y(x)像上述那样表示的情况下，误码就由下式给出：
S j = Σ i = m - 1 0 y i ( α j ) i - - - ( 1 )
( j = 0 , · · · , 2 t - 1 )
其中，t：可纠正的错误数，α：原始多项式(生成多项式)的根。
用电路来实现该误码计算式的是第一误码计算电路12。这种情况下，在上述式(1)中，所进行的不是单纯的和运算，而是进行异或运算。
参照图4，第一误码计算电路12具有n个电路，分别对应于原始多项式的根α0、α、…αj、…αn-1，所述电路包含异或电路12ai(i＝0～n-1)、寄存器12bi和乘法器12ci。这里，原始多项式的根是分别应具有连续的n个数0～(n-1)的α0、α、…αj、…αn-1。
即：对应于α0而设置的异或电路12a0按顺序接受数据y181～y0为一方输入，寄存器12b0接受并保持异或电路12a0的输出。乘法器12c0把寄存器12b0的输出乘以α0，然后送到异或电路12a0另一方输入端。对于根α的其他乘方，也设置同样的电路。
例如：按照实施例1那样的DVD格式，为了决定附加10B奇偶校验码PI，n＝10(0～9)，式(1)中的j分别相当于0、…、9。
再参照图3，第二纠错运算电路10设置有第二误码计算电路13来代替图15所示的纠错电路53的构成中的误码计算电路54，其他的欧几里德执行电路55、秦检索执行电路56和纠正电路57的构成一样。
图5是第二纠错运算电路10中的第二误码计算电路13的构成方框图。
第二误码计算电路13具有实现式(1)的误码计算的功能，这一点与第一误码计算电路12一样。
参照图5，第二误码计算电路13具有n个由异或电路13an、存储元件13bn和乘法器12cn构成的电路。分别对应于原始多项式的根的乘方α0、α、…αj、…αn-1，具有n个包含异或电路13ai(i＝0～n-1)、存储元件13bi和乘法器12ci的电路。
即：对应于α0而设置的异或电路13a0按顺序接受数据y181～y10为一方输入，存储元件13b0接受并保持异或电路13a0的输出。乘法器13c0把存储元件13b0的输出乘以α0，然后送到异或电路13a0另一方输入端。对于根α的其他乘方，也设置同样的电路。存储元件13b0逐次存储误码计算过程中经过的值，而且，能够根据地址信号随机进行存取，例如：由静态半导体存储器(下称SPAM)构成。对于根α的其他乘方，也设置同样的电路。
例如：按照实施例1那样的DVD格式，为了决定附加16B奇偶校验码PO，在第二误码计算电路13中，n＝16(0～15)，式(1)中的j分别相当于0、…、15。
图6是用来说明图3所示的纠错电路6的动作的流程图。
下面根据图3和图6来说明基于上述构成的纠错电路6的纠错动作。
当从控制器8把解码命令送到纠错电路6时，纠错电路6就开始进行对积代码成组化了的1个数据块的数据的纠错处理(步骤S100)。
一旦开始纠错处理，首先按照以下说明的流程，从缓冲存储器5把图2中的ROW0的PI系列的行数据传送到第一纠错运算电路9，然后由第一纠错运算电路9进行对PI系列的行代码的纠错运算。
即：从图3所示的缓冲存储器5按顺序把图2所示的积代码数据块的PI系列的每行的数据yi(i＝181～0)输入到异或电路12an(n＝0～9)(步骤S102)，其运算结果暂时存储在寄存器12bn(n＝0～9)内。对于存储在寄存器12bn内的数据，乘法器12cn(n＝0～9)进行αn(n＝0～9)运算，其结果与下一个数据y(i-1)由异或电路12an进行运算。重复进行该过程，把误码计算出来(步骤S104)。
计算出误码之后，欧几里德执行电路55从误码求出误码位置多项式和误码评价多项式(步骤S106)，秦检索执行电路56由误码位置多项式和误码评价多项式求出误码位置和误码值(步骤S108)。
读出存储在缓冲存储器5内的原数据(纠错前的数据)(步骤S110)后，包含异或电路的纠正电路57对从缓冲存储器5读出的原数据(纠错前的数据)进行纠错运算(步骤S112)，纠错后的数据经数据总线11被传送到缓冲存储器5，并被存储在缓冲存储器5中(步骤S114)。
另一方面，来自纠正电路57的纠错过的数据被传送到缓冲存储器5的同时，传送到第二纠错运算电路10的第二误码计算电路13，实施第二误码计算(步骤S116)。
在该步骤S116，从第一纠错运算电路9把纠正后的PI系列的行数据yi(i＝181～10)按顺序输入到异或电路13an(n＝0～15)，并把该运算结果存储在存储元件13bn(n＝0～15)中。其中，对于ROW0的PI系列行数据来说，因为在此之前不存在存储在存储元件13bn(n＝0～15)中的数据，所以就把其原值存储在存储元件13bn内。
也就是说，在步骤S116，把图2中的ROW0的PI系列行数据输入到第二误码计算电路13，把172B的数据存储到存储元件13bn内。
然后，判定处理是否进行到了图2所示的最末行的ROW207(步骤S118)。
在上述的处理中，对应于ROW0的的处理一结束，处理就再返回到步骤S102。
然后，在步骤S102，从缓冲存储器5传送ROW1的PI系列行数据，由第一纠错运算电路9进行对PI系列行代码的纠错运算；在步骤S114，把纠错过的数据经数据总线11传送到缓冲存储器5，并在缓冲存储器5上进行纠错。
在步骤S114，把第一纠错运算电路9纠错过的数据传送到缓冲存储器5的同时，传送到第二纠错运算电路10的第二误码计算电路13。这里，首先，在输入ROW1的PI系列行数据中的y(181)时，图3所示的第二误码计算电路13读出存储在存储元件13bn内的y181(ROW0的PI系列行数据)，然后传送到乘法器13cn(n＝0～15)，乘法器13cn进行乘法运算αn(n＝0～15)，异或电路13an对其结果与上述ROW1的PI系列行数据中的y181进行逻辑和运算，把其值写在对应于存储在存储元件13bn内的y181的数据上。
以下，同样，每当输入ROW1的PI系列行数据中的yi，从存储元件13bn中读出对应的数据，并由异或电路13an进行运算，然后把其值写在对应于存储在存储元件13bn内的yi的数据上。这样，在存储元件13bn内，因为仅仅按顺序写入新的数据，所以，可以仅仅具有存储172B(＝182B-10B)×n(＝16)的数据的极少的存储容量。
由该第二误码计算电路13进行的处理相当于权利要求书中记载的「纠错处理」。
把以上的步骤S102～S116的动作重复进行到图2中的ROW207为止，结束对积代码数据块中的PI系列全部行的代码的纠错运算，同时，也结束对PO系列全部行的代码的误码计算。
计算完误码之后，欧几里德执行电路55从误码求出误码位置多项式、误码评价多项式(步骤S120)；秦检索执行电路56从误码位置多项式、误码评价多项式求出误码位置、误码数值(步骤S122)。
从缓冲存储器5中读出相应的代码数据(步骤S124)，再由包含异或电路的纠正电路57把它纠正之后(步骤S126)，再次写入缓冲存储器5(步骤S128)。
图7是表示纠错电路10按顺序处理积代码数据块Dk(k：自然数)的过程的示意图。
在实施例1的纠错电路10中，结束对积代码数据块Dk的第一纠错运算和第二误码计算电路13的处理，并且还结束了第二误码计算、第二秦检索、第二纠错运算，由此开始对下一个积代码数据块D(k+1)的第一纠错运算和第二误码计算电路13的处理。
按照以上说明的实施例1的纠错装置能够得到如下的作用效果：
(1)因为存储元件13bn是存储误码计算过程中的经过的存储器，并在输入新的数据时按顺序写入数据，所以，该存储元件可以具有极少的存储容量，从而能够抑制电路面积和耗电的增加。
例如：在估计了按照DVD格式的1个数据块的PO方向的误码计算所必要的数据量的情况下，图13所示的存储元件38的存储量为
8比特×208×172＝约286k比特
对于此，实施例1的存储元件13bn的存储量为
172×8比特×16＝约22k比特，作为存储元件13bn，仅用原来的约1/10的存储容量就能完成。
(2)因为把第一纠错运算电路9的纠正过的数据传送到缓冲存储器5的同时传送到第二纠错运算电路10的第二误码计算电路13，所以，能够减少缓冲存储器5的存取次数，并能够实现其纠错处理的高速化。
例如：按照一次分段存取，读入全部PI方向的一行数据，一次一个字节地读入PO方向的一行数据，每一个字节进行纠错时的写入，存取所要点的时间为4个循环，并假定PI、PO各自方向上误码数为800个，这种情况下，图11所示的电路的各处理所必要的循环数如下：
PI方向的读出所必要的循环数(PIR)
PIR＝(182+4)×208＝38688循环
PI方向的纠错所必要的循环数(PIE)
PIE＝800×(1+4)＝4000循环
PO方向的读出所必要的循环数(POR)
POR＝(1+4)×208×172＝178880循环
PO方向的纠错所必要的循环数(POE)
POE＝800×(1+1+4)＝4800循环
因此，总计必要226,368循环。
对于此，在实施例1的纠错装置中，因为不要(0)POR，所以，总计必要47,488循环，能够以短的时间进行处理。
[实施例2]
以下，根据附图来说明本发明的实施例2。
图8是本发明的实施例2中的纠错电路20的构成的详细方框图。图9是用来说明实施例2的第二纠错运算电路10的构成的概略方框图。
如图9所示，实施例2的纠错电路20中的第二纠错运算电路10与实施例1的第二纠错运算电路10的不同之点仅仅是，在实施例2的第二纠错运算电路10中如图9所示，把存储元件21设置在第二误码计算电路13和欧几里德执行电路55之间，其他的构成与实施例1的第二纠错运算电路10的构成一样。
存储元件21并不被特别限定，例如也可以由SRAM构成，另外，该存储元件21具有仅可保持第二误码计算电路13对图2所示的积代码数据块计算的误码的存储容量。
即：图6所示的实施例1的处理流程中，把第二误码计算电路13对积代码数据块Dk计算的误码暂时保持在存储元件21内，而在实施例2中，是根据被保持在该存储元件内的数据(误码)进行按照欧几里德法的误码位置多项式和误码数值多项式的计算(步骤S120)和按照欧几里德法的误码位置和误码数值的计算(步骤S122)，纠正电路57从缓冲存储器5读出相应的代码数据(步骤S124)，把它纠正之后(步骤S126)，再写入缓冲存储器5中(步骤S128)。
在进行这些步骤S120～步骤S128的处理期间，用第二误码计算电路13进行对下一个积代码数据块D(k+1)的误码的计算。
图10是表示实施例2的纠错电路20按顺序处理积代码数据块Dk(k：自然数)的过程的示意图。
图10中，例如在区间PA内，能够并列地进行对存储在存储元件21内的积代码数据块Dk的第二误码计算的结果的读出→第二欧几里德计算→第二秦检索→第二纠错的处理和对积代码数据块D(k+1)的第二误码计算处理。
如果存储元件21是2存储单元构成，也能够并列进行例如对积代码数据块Dk的误码读出和对积代码数据块D(k+1)的误码的写入。
即：在实施例2中，在进行对k号积代码数据块Dk的PO方向的纠错期间，因为可以并列对k+1号积代码数据块D(k+1)的PO方向的误码进行计算，所以能够比实施例1更高速地进行纠错处理。
[实施例3]
根据附图来说明把本发明具体化了的实施例3。
图11是详细表示实施例3中的纠错电路30的构成的方框图。
实施例3与实施例1之不同仅仅是把存储元件31设置在缓冲存储器5与第一纠错运算电路9之间，其他的构成与实施例1的纠错电路10的构成一样。存储元件31的内部划分为四个存储单元32a～32d，各存储单元能够相互独立地写入和读出数据。这里，不特别限定存储元件31，例如可以是由4存储单元构成的SRAM存储器组成。
按照图11所示的构成，实施例3的纠错电路30所具有的特征是，在控制器8的控制下在第一纠错运算电路9中以每1行数据单位对积代码成组化了的一个数据块的数据进行流水线处理。
图12是用来说明纠错电路30的动作的示意图。
以下参照图11和图12来说明纠错电路30的动作。
控制器8把解码命令送到纠错电路30时，纠错电路30开始对积代码成组化了的一个数据块的数据的纠错处理。
首先，在步骤1，从缓冲存储器5把图2中的ROW0的PI系列行数据传送到存储元件31的存储单元32a。
在下一个的步骤2，并列进行以下的动作：
I)从缓冲存储器5把图2中的ROW1的PI系列行数据传送到存储元件31的存储单元32b。
II)从存储单元32a把ROW0的PI系列行数据传送到第一误码计算电路12，与实施例1一样进行误码计算。
在步骤3，并列进行如下的处理动作：
III)从缓冲存储器5把图2中的ROW2的PI系列行数据传送到存储元件31的存储单元32c。
IV)从存储单元32b把ROW1的PI系列行数据传送到第一误码计算电路12，进行误码计算。
V)从第一误码计算电路12把ROW0的PI系列行数据的误码传送到欧几里德执行电路55，求出误码位置多项式和误码评价多项式。
在步骤4，并列进行如下的处理动作：
VI)从缓冲存储器5把图2中的ROW3的PI系列行数据传送到存储元件31的存储单元32d。
VII)从存储单元32c把ROW2的PI系列行数据传送到第一误码计算电路12，进行误码计算。
VIII)从第一误码计算电路12把ROW1的PI系列行数据的误码传送到欧几里德执行电路55，求出误码位置多项式和误码评价多项式。
IX)从欧几里德执行电路55把ROW0的PI系列行数据的误码位置多项式和误码评价多项式传送到秦检索执行电路56，求出误码位置和误码数值，进一步从存储元件31的存储单元32c读出数据，并由纠正电路57进行纠正。
在步骤5，并列进行如下的处理动作：
X)从缓冲存储器5把图2中的ROW4的PI系列行数据传送到存储元件31的存储单元32a。
XI)从存储单元32d把ROW3的PI系列行数据传送到第一误码计算电路12，进行误码计算。
XII)从第一误码计算电路12把ROW2的PI系列行数据的误码传送到欧几里德执行电路55，求出误码位置多项式和误码评价多项式。
XIII)从欧几里德执行电路55把ROW1的PI系列行数据的误码位置多项式和误码评价多项式传送到秦检索执行电路56，求出误码位置和误码数值，进一步从存储元件31的存储单元32b读出数据，并由纠正电路57进行纠正。
把来自纠正电路57的纠正过的数据传送到缓冲存储器5，同时传送到第二纠错运算电路10的第二误码计算电路13。
此后的第二纠错运算电路10的动作与图6所示的实施例1中的步骤S116～步骤S128的动作一样。
步骤6以后，也与上述步骤5一样，以PI系列行数据为单位进行流水线处理。
如上所述，在实施例3中，因为具备具有4个存储单元的存储元件31所必要的数据，所以不频繁地在缓冲存储器5中进行存取，而能够使流水线处理高效率地进行。结果能够进行更高速的纠错处理。
在实施例3中，进行4段流水线动作，但是并不局限于此，流水线的段数和存储元件31内的存储单元数可以根据纠错电路30的情况适当地决定。
与第二实施例一样，也可以作成设置存储元件21的构成。
而且，不仅可以进行包含第一纠错运算电路9中的处理的流水线控制，而且也可以进行包含第二纠错运算电路10中的处理的流水线控制。

Claims (17)

1.一种纠错装置，它包括：
第一存储电路，用来存储附加了在不同方向上设置的纠错码的积代码数据块；
第一纠错运算电路，从所述第一存储电路接收包含在所述积代码数据块中并排列在第一方向上的数据，并相对于所述第一方向进行第一纠错处理；以及
第二纠错运算电路，用来接收由所述第一纠错运算电路纠正过的数据，并逐次对包含在所述积代码数据块中并排列在第二方向上的数据进行第二纠错处理，
其中，以分段模式，所述第一存储电路存取包含在所述积代码数据块中、在第一方向上的数据，并允许随机地存取包含在所述积代码数据块中、在第二方向上的数据。
2.一种纠错装置，它包括：
第一存储电路，用来存储附加了在不同方向上设置的纠错码的积代码数据块；
第一纠错运算电路，从所述第一存储电路接收包含在所述积代码数据块中并排列在第一方向上的数据，并相对于所述第一方向进行第一纠错处理；以及
第二纠错运算电路，用来接收由所述第一纠错运算电路纠正过的数据，并逐次对包含在所述积代码数据块中并排列在第二方向上的数据进行第二纠错处理，
所述第一纠错运算电路对具有包含在所述积代码数据块中并排列在所述第一方向上的数据的每单位数据块进行所述第一纠错处理；以及
所述第二纠错运算电路按顺序接收由所述第一纠错运算电路纠正过的每个所述单位数据块的数据，并分割地对包含在所述单位数据块内的每个数据进行所述第二纠错处理。
3.根据权利要求2的纠错装置，其特征在于：
所述第二纠错处理包含对排列在所述第二方向上的数据进行误码计算处理；以及
所述第二纠错运算电路执行所述误码计算处理，这是通过为包含在所述单位数据块内的每个数据分割所述误码计算处理，且对所述分割的误码计算运作在所述第二方向上的结果进行累积。
4.根据权利要求3的纠错装置，其特征在于所述第一纠错运算电路把纠正过的数据送到所述第一存储电路，同时还送到第二纠错运算电路。
5.根据权利要求2的纠错装置，其特征在于：所述第二纠错运算电路包含分别对应于由排列在所述第二方向上的数据构成的代码的原始多项式的多个根所设置的多个累加电路，各所述累加电路包括：
异或逻辑和运算电路具有一个输入端按顺序接收包含在所述单位数据块内的并由所述第一纠错运算电路纠正过的数据；
第二存储电路，根据数据在所述单位数据块内的位置把所述异或逻辑和运算电路的输出存储在各个地址上；以及
乘法运算电路，把已经存储在所述第二存储电路内的，并对应于在一个输入端上被输入所述异或逻辑和运算电路的数据在所述单位数据块内的位置的数据乘以所述多个根中对应的一个根，并将被乘的数据输出到所述异或逻辑和运算电路的另一输入端。
6.根据权利要求5的纠错装置，其特征在于，取决于数据在所述单位数据块内的位置，所述第二存储电路进行重写，从而把所述异或逻辑和运算电路的输出存储在各个地址上。
7.根据权利要求5的纠错装置，其特征在于所述第一纠错运算电路把纠正过的数据送到所述第一存储电路的同时，还送到所述第二纠错运算电路。
8.根据权利要求5的纠错装置，其特征在于所述纠错码是里德·索罗门代码。
9.根据权利要求2的纠错装置，其特征在于，
所述第一存储电路允许对包含在所述积代码数据块中并排列在所述第一方向上的数据进行分段形式的存取，并允许对包含在所述积代码数据块中并排列在所述第二方向上的数据进行随机存取。
10.根据权利要求2的纠错装置，其特征在于，
所述第一纠错运算电路包含计算包含在所述积代码数据块中并排列在所述第一方向上的数据的误码的第一误码计算电路；以及
所述第二纠错运算电路包含第二误码计算电路，第二误码计算电路按顺序接收由所述第一纠错运算电路纠正过的每个所述单位数据块的数据，并对排列在所述第二方向上的数据提供误码计算处理，误码计算处理是对包含在所述单位数据块内的每个数据分割地执行的，且对所述第二方向进行积运算。
11.根据权利要求10的纠错装置，其特征在于：
所述第一误码计算电路包含分别为由排列在所述第一方向上的数据构成的代码的原始多项式的多个根所设置的多个第一累加电路，各所述第一累加电路包括：
第一异或逻辑和运算电路，它具有一个输入端按顺序接收包含在所述单位数据块内并从所述第一存储电路读出的数据；
存储所述第一异或逻辑和运算电路的输出的第二存储电路；以及
第一乘法运算电路，该电路将已经存储在所述第二存储电路内的数据乘以所述多个根中对应的一个根，并将被乘的数据送到所述第一异或逻辑和运算电路的另一输入端。
12.根据权利要求10的纠错装置，其特征在于：
所述第二误码计算电路包含分别为由排列在所述第二方向上的数据构成的代码的原始多项式的多个根所设置的多个第二累加电路，各所述第二累加电路包括：
第二异或逻辑和运算电路，该电路具有一个输入端按顺序接收由所述第一纠错运算电路纠正过的，包含在所述单位数据块内的数据；
第三存储电路，该电路根据数据在所述单位数据块内的位置把所述第二异或逻辑和运算电路的输出存储在各个地址上；以及
第二乘法运算电路，该电路将已经存储在所述第三存储电路内，并对应于在一个输入端上输入到所述第二异或逻辑和运算电路的数据在所述单位数据块内的位置的数据乘以所述多个根中对应的一个根，并将被乘的数据输出到所述第二异或逻辑和运算电路的另一输入端。
13.根据权利要求12的纠错装置，其特征在于：取决于数据在所述单位数据块内的位置，所述第三存储电路进行重写，从而把所述第二异或逻辑和运算电路的输出存储在各个地址上。
14.根据权利要求10的纠错装置，其特征在于：
所述第二纠错运算电路还包含第四存储电路，第四存储电路暂时保持一个误码计算的结果，该结果由所述第二误码计算电路为每个所述积代码数据块在所述第二方向上提供的。
15.根据权利要求14的纠错装置，其特征在于：
所述第二纠错运算电路还包含第二方向纠正电路，所述第二方向纠正电路是根据在所述第四存储电路内的误码计算的结果，对所述积代码数据块的错误位置和错误计算值进行检测以执行在所述第二方向上的纠错；
所述第一纠错运算电路与所述第二方向纠正电路进行所述纠错平行地进行对下一个积代码数据块的纠错处理。
16.根据权利要求15的纠错装置，其特征在于所述第一纠错运算电路把纠正过的数据送到所述第一存储电路，还把它送到所述第二误码计算电路。
17.根据权利要求10的纠错装置，其特征在于还包括：
具备多个存储区域的第五存储电路，所述多个存储区域在从所述第一存储电路至所述第一纠错运算电路的数据传送路径途中被设置，分别存储经受在所述第一纠错运算电路中所进行的纠正处理的数据；
控制装置，用来控制在所述第一纠错运算电路中为存储在所述第五存储电路内的数据所进行的纠错处理，控制得将为每个所述单位数据块进行流水线处理。
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