CN1318905A - 测链搜索装置 - Google Patents

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Abstract

快速进行用于错误修正的测链搜索装置的运算,并谋求低耗电及小型化。作为其解决手级设置了多个运算部,其错误位置多项式计算部及错误数值多项式计算部彼此共有选择器和寄存器,由此,在同一周期中对于次数进行多次计算。此外,共用除法部。另外,如果没有出现错误,该除法部将停止工作。

Description

测链搜索装置
本发明涉及纠错技术，特别涉及高速求出应用于纠错的测链搜索的错误位置多项式的解的技术。
照原样读出记录在DVD-ROM等中的数字数据时因指纹等产生的污染或损伤等，无论如何也会产生错误。因此，在读出由里德所罗门码存储的数据时，使用称为测链搜索的算法，以便发现错误位置或错误数值进行修正。
例如，若原本每7位数据只增加1位的奇偶校验位，此时，即使已判明发生了错误，但却不知道哪个数据出现了错误，如果是发生了两个错误，但却不知道发生的错误是哪一个，所以，需要在横向和纵向的二重方向上附以多个奇偶校验位，这样，将使「修正错误」的问题转化为「求解联立方程式」问题。但是，里德所罗门码是公知技术，例如曾在岩垂著的《符号理论入门》昭星堂刊，以及《实践错误纠正技术》トリケツブス等刊物上记载过。此外，DVD-ROM等的数据及奇偶校验位的排列以及ECC的格式等也是众所周知的。因此，省略有关它们的详细说明，仅就与本发明关系密切的内容作一简要说明。
DVD格式的1个ECC(错误修正码、纠错码)如图1所示，在横向的172字节和纵向182个字节所构成的矩形数据部右侧以及下方分别附加了10个字节和16字节的奇偶校验部。
此外，从DVD-ROM等读出的数据，经由综合征运算部和欧几里得运算部，被送到测链搜索装置(错误位置以及数值计算部)。
但是，当遇有10、16及奇偶性的个数过大的数据时，由于无法简单地对方程式进行求解，所以该欧几里得运算部和测链搜索(chainsearch)装置就是为了能够迅速地解决该问题而设置的。
那么，根据上游一侧的欧几里得运算部，从综合征多项式S(X)中求出错误位置多项式L(X)和错误数值多项式V(X)。这里，码多项式C(X)依次以d个数据Di(i=0,2,…,d-1)和P个奇偶性Pi(i=0,…,P-1)作为系数。S(X)是将生成多项式G(X)的根代入所接收的接收多项式R(X)中而产生的。此外，在这里，附加码多项式C(X)的奇偶性，以便用依次以奇偶性作为系数的生成多项式G(X)将C(X)除尽。此外，错误位置多项式L(X)是为了求出错误位置Lj的多项式，而错误数值多项式V(X)是求出错误数值Ej的多项式。
错误位置多项多L(X)具有X=α-Lj(α的-Lj次方)并作为解。此外，Ej=-V(α-Lj)/Lodd(α-Lj)的关系成立。这样的数学表达式称为错误数值多项式。式中，位于分母上的Lodd仅为错误位置多项式L(X)的奇数(odd)次的函数，α为生成函数C(X)的根。
对用欧几里得算法所求得的错误位置多项式L(X)，当作伽罗瓦体GF(2n:2的n次方)上的解，分别代入X=α0,α1,α2,…，便可求得各位(bit)成分的总和为“0”的位置。有关伽罗瓦体及其运算，例如可参阅B、L、フアンデルヴエルデン著银材浩译的「现代代数学」在东京图书刊等中所记述的公知内容，由于伽罗瓦体乘法器是公知技术，所以省略对其的说明。
此外，该错误位置多项式L(X)在P为最大修正能力时，可由下式表示。
L(X)=APXp+…+A2X2+A1X1+A0
式中：A0～AP为从X的0次方～X的P次方的系数。
由于将实时状态下求上述解的作法被看作人在实际中欣尝音乐或观看图像一样，所以这里将寻找错误位置，求解错误数值所构成的电路称为测链搜索(装置)。在图2表示该测链搜索装置的分母部，即上述L(α-Lj)的计算部。
本图中，100是错误位置计算(也称错误位置运算)部，即错误位置多项式计算部。1010～101P为输入端子。1020～102P为伽罗瓦体乘法器。1030～103P为选择器电路。1040～104P为寄存器或可以读写的存储器。105是总和器。106是0译码器。107是奇数次总和部。108是错误位置计数器。109是错误位置输出信号端子。110是运算部输出信号端子。111是奇数次总和输出信号端子。
且说，在初始周期时，错误位置多项式中的各系数由未图示的上游侧的欧几里得运算部输入给各系数用的输入端子1010～101P。与各输入端子后接的各输入端子用的选择器1030～103P，仅在初始周期开始时、或该周期开始时，选择由各输入端子1010～101P输入的系数，在其以后的周期中作为输入总是选择来自作为其它输入信号的各伽罗瓦体乘法器1020～102P的输出值。然后，由此，以如下顺序在继续进行的周期中分别将α0,α1,α2,…依次代进X中，彻底检查L(X)是否等于0。
由各选择器1030～103P所选择的值，与系统时钟同步被储存在后续的各寄存器1040～104P中，该被储存的值在下次周期开始时由后续总和器105求得总和。并由0译码器106对该总和结果进行是否是0的判断。当判断结果为0时，即j表示错误位置。
108是错误位置计数器，初始周期时被清0后每一时钟周期被加1。也就是说，在每i个周期总是存储i+1的值，0译码器的判断结果为0时的错误位置计数器的值表示错误位置。
在后接于初始周期而进行的周期之后，对于每个周期被存储在各寄存器1040～104P里的各个值，通过与总和器分支且后续的各伽罗瓦体乘法器1020～102P，分别与α0,α1,α2,…αp相乘，其乘积经由各选择器电路1030～103P，转换为前值后被重新存储在寄存器1040～104P里。
107是奇数次总和部，只对错误多项式中的奇数次项进行总和运算。此外，由于利用上述关系式求出错误数值，所以在本图中未图示的下一级的错误数值多项式运算部的除法部(本图中未画出)中使用该结果。
以后，通过反复进行该运算，对错误的存在进行判断和对错误位置进行检测。
此外，错误位置输出端子109、0译码器输出端子110以及奇数次总和输出端子111，把各自的输出信号输出给下一级的错误数值多项式的运算部。
图3表示测链搜索装置整体。
本图是在由图2所示的错误位置多项式计算部100的一部分和奇数次总和部107所组成的分母部(分母侧运算部)上加入分子部(分子侧运算部)300和错误多项式除法部(错误位置特定处理部及用于其的除法部)500进行错误数值计算时的装置。这里，分子部300是对上述的-V(α-Lj)进行运算的部分，它与上述的错误位置多项式计算部100相比具有以下的4点不同。
一、初始周期时，所输入的系数中没有P次方项。
二、没有与该系数相关的伽罗瓦体乘法器。
三、输入的系数不同。
四、没有奇数次总和部和0译码器。
因此，在本图中的分子部中具有与图2所示结构相同功能的部件和结构中，将图2中的号码的第一位数字由1换为3。具体地说，例如，选择器的错误位置多项式计算部付以1031～103P的号码，所以，将其改为3031～303P-1(没有303P)，即为分子部的号码。此外，312是错误数值多项式的分子部的输出信号端子，514为错误数值多项式除法器的输出信号端子。
另外，根据此结构完成对上述的错误数值多项式分子部的运算，并将该运算结果输送给错误数值多项式除法器500。据此，错误数值多项式除法器500，把此值作为分子，把来自错误位置多项式计算部100的奇数次总和部107的输出信号111作为分母，由此计算错误数值，并将该结果输出。
此外，在上述基础上，利用以下未图示的错误重写装置对缓冲存储器中的数据进行必要的改写、依照需要变更数据的读出速度后的重新读出或者修正算法的变更、以及最终时以改写后的正确数据为基础进行CRT的图象显示等。但，这些方法均属于公知技术，略去详细说明。
不过，随着近年来数据处理速度的提高，错误修正的数据量也增大了。因此，在提高DVD-ROM等再生倍速的同时，要求错误修正处理的进一步高速化。
然而，在上述的测链搜索装置中，进行错误位置的计算时，由1个周期时间的运算所求的解仅有一个。因此，其处理能力是根据1个周期的时间及装置的时钟信号频率等决定。如果提高驱动该装置的时钟信号频率、或者缩短运算的周期时间会产生下述不合适的情况，会增大电功率的消耗，易于产生噪声，使得时钟频率偏移量的调整变得困难，信号难以达到全振幅并易于产生由于热载流子而引起的可靠性能下降及信号传送的异常等，需要对其它装置及电路进行调整。
同样，即使是在错误数值的计算中也会产生同样的问题。
因此，在测链搜索装置中，期望开发不提高周期的频率而能快速求解错误位置多项式的技术。
其次，近年来要求使用DVD-ROM等的各种机器小型化，携带化或者即使不那样也加强了各结构部小型化及耗电功率低的要求。因此，期望着从上述各方面开发出一种适当的测链搜索装置。
此外，与其它的技术领域一样，从详细探讨处理内容上看，存在着还进行了各种不需要的处理的可能性。因此，还要求详细地重新评价处理内容以谋求高速化。
本发明是把解决以上课题作为目的而研制的，作为实际问题是着眼于使错误发生率小。设有多个运算部，以便使运算高速化同时也谋求小型化、低消耗电功率化。具体说，作成以下的结构。
在发明1中，进行错误位置计算、错误数值计算的测链搜索装置的所谓进行错误位置计算的部分的分母侧对后述的2个错误位置运算共同具有：输入错误位置多项式各系数的各系数用的各输入端子；仅在初始周期开始时将输入给各输入端子的各值作为输入进行选择，在以后的周期中选择开始时输入给其它输入端子的各值的、对应于各系数的选择部；以及将由各选择部选择的各值转换成前值并进行暂时存储的、对应于各系数的存储部。除此之外，还具有2个由与各系数相对应的伽罗瓦体乘法器、总和器、0译码器、奇数次总和部及错误位置计数器所组成的运算部。
在上述基础上，在初始周期里，同时进行利用环路下游的第1错误位置运算部的α2i(i=1,2,…)的运算和利用环路上游的第2错误位置运算部的α2i+1(i=0,1,…)的运算。
因此，在初始周期时，第1错误运算部的错误位置计数器中将被设定为0，第2错误位置运算部的错误位置计数器里将被设定为1，以后在哪个错误位置计数器中，在每个周期都要完成增加2个等的控制。(这里，作为「等的」意义在以后的实施例中说明，但也包含由起到共同的错误位置计数器作用的第1错误位置计数器和识别以该值为基础的第2伽罗瓦体乘法部的错误位置值的手级组成的其他结构，该结构实质上也发挥同样作用)，还要在各部之间进行必要的布线等。此外，还需要完成所需的次数或者在周期数中的运算中断、与各周期内各时刻的时钟信号同步的各部适当工作用的控制和调整等。
具体来说，例如，第1伽罗瓦体乘法部的输出结果必须保持到下一时钟的前沿为止，即在下一时钟开始时输入给存储部，并以该输入值为基础完成下次周期的各处理等。
此外，具有2个伽罗瓦体乘积部，为了同时完成关于α2i+1和α2i的运算，只要没有什么特别情况和麻烦就还分别放置了各2个奇数次总和部和错误位置计数器，当然这对后面的处理，如为了错误位置的计算而输出所必需的信号将提供便利。
在本发明第2方面中为更加快地在测链搜索装置中进行错误数值的计算，在本发明第1方面的测链搜索装置中，即使在进行错误数值计算的分子侧计算的部分中，也与分母侧一样设置有2个对各系数的伽罗瓦体乘法器。因此，与分子部的错误位置计算一样也可以同时完成α2I与α2i+1的伽罗瓦体运算。同时也有2个除法部。
在本发明第3方面中只设有本发明第2方面中的一个除法器，因此依据2个错误位置多项式运算部求得的值，完成使用除法器时输入的合适的选择控制；完成依据需要直到结束除法运算过程的时钟信号的发生、停止的控制；以及完成分母部和分子部下面计算的实施停止及寄存器的状态值保存的控制等。此外，也将表示选择哪个输入信号输出给后方侧的处理部。
由于实际中的错误发生率很小，所以使得错误修正的速度大为提高。
此外，由于采用通用化方式，使得各种电路的安装面积和装配空间也减少了。
在本发明第4方面中，采用了一个选择器和一个存储部，这与本发明第1方面中所述的相同，但伽罗瓦体乘法部的各运算部不是2个而是更多，据此，这与总和器也采用多个的情况不同。因此，如前所述的那样，由于现实的错误发生率很小，故能以更高速度进行测链搜索。
在本发明第5方面中，对本发明第4方面进行与对本发明第1方面的本发明第2方面完全相同的作用和效果。除此之外，与本发明第2方面中所述的相比，其计算部的个数增多而使结构变得更为复杂，但也完成了所必需的各种控制和信号的输出。
在本发明第6方面中，对本发明第5方面完成与对于本发明第2方面的本发明第3方面同样的作用。此外，与本发明第3方面相比较，计算部部数量多了而使结构复杂了，但也完成了必须的各种控制和信号的输出。
在发明7中，如果多个错误位置计算部中任意一个错误位置计算部的总和部的该值都为0，则除法器不工作，这样，将减少了电量的消耗。
在本发明第8方面和本发明第9方面中，若在本发明第1～本发明第7方面中的错误位置多项式的解(根)的个数与该式的次数相一致，就中止对以后各式的求解处理，这样，将使测链搜索速度大为提高。
图1是DVD格式的1ECC的结构图。
图2是现有的测链搜索装置的错误位置计算部的结构图。
图3是现有的测链搜索装置整体(错误位置计算部、错误数值计算部和除法部)的结构图。
图4是对作为本发明第一实施例的错误位置计算部进行了多重化处理的测链搜索装置的结构图。
图5是作为本发明第2实施例的测链搜索装置整体结构图。
图6是作为本发明第3实施例的测链搜索装置整体结构图。
图7是表示在某种条件下中止作为本发明第4实施例的测链搜索装置求错误多项式的解时的流程图。
图8是作为上述实施例的测链搜索装置的整体结构图。
以下，依据其实施例说明本发明的测链搜索装置。
(第1实施例)
本实施例涉及错误位置计算的高速化。
图4是本实施例的测链搜索装置的结构图，主要与本发明第1方面所记述的相对应(注、也含有其它的结构)。在图4中，对于与现有技术完全一样的部分(零件、结构)，标注相同的符号，对于涉及本发明的部分，将把对应的现有技术中的部分最前面的数字由「1」变为「2」。
10是测链搜索装置里的错误位置多项式的计算部主体，从未图示的修正装置上游侧输入错误位置多项式的各系数AP～A0，然后，在第1错误位置运算部输出信号端子110、第2错误位置运算部输出信号端子210、第1错误位置计数器输出信号端子109、第2错误位置计数器输出信号端子209、第1奇数次总和部输出信号端子111和第1奇数次总和部输出信号端子211上输出既定的信号。
此外，错误位置多项式中的各系数AP-A0分别表示下式的各系数。这是与现有技术中的相同。
L(X)=APXp+……+A1X1+A0
100是第1错误位置运算部，虽然它与现有的测链搜索装置中的基本上相同，但其不同之点是，在重复运算时并不单独构成环路而是与本发明的第2运算部200连接以共用方式来构成环路。
尽管以下的说明存在着与现有技术栏多少有些重复的地方，但为了慎重起见，仍就组成该第1错误位置运算部的各框进行说明。
1030～103P是仅在初始周期开始时作为输入选择自外部输入的错误位置多项式的各系数AP～A0，并将这些值取入到第1错误位置运算部100的选择电路。此外，在下一个周期之后，(由于运算多少需要一定的时间，故原则上其周期开始以后经少量时间后或在后1/2时间内)选择从另外的端子，即从第2伽罗瓦体乘法器输入的数据。
1020～102P是对错误位置多项式中的各系数，从初始周期开始在以后的每个周期中进行伽罗瓦体乘法的第1伽罗瓦体乘法器。不过，如本图所示，一旦环路的运算开始了，则第2伽罗瓦体乘法器的计算结果的输入与现有的不同。
1040～104P是存储错误多项式各项之值(对各次的系数进行了规定的伽罗瓦体运算后的值)的存储部。
105是在初始周期之后的各周期开始时运算错误位置多项式的各项总和的第1总和运算部。
106是判断第1总和运算部的值是否是0，若值为1时将表示有错误的信息和若值为0时将表示无错误的信息由第1错误位置运算部的输出信号端子110输出的第1个0译码器部。
107是第1奇数次总和部。它只取存储部的奇数次项之总和，当判明第1个0译码器部中的判定结果为有错误时，为了便于下一级的错误数值多项式运算中的处理，则在第1奇数次总和部的输出信号端子111上输出该总和结果。
108是第1错误位置计数器。当判明第1个0译码器部106中的错误判定结果为有错误时，在第1错误位置输出信号端子110上输出存储在这里的值将作为表示错误位置的值。
然而，在现有的测链搜索装置中的第1错误位置多项式计算部100中，将第2周期以后的被存储在存储部1040～104P的错误位置多项式的各项之值输入给同一个运算部的伽罗瓦体乘法部(图4中的1020～102P)，而在每个周期时间内得到一个解。不过，本测链搜索装置中，却是在周期开始时取其总和的同时将存储在存储部1040～104P内的错误位置多项式的各项之值输入给第2错误位置运算部200。这样，便可在1个周期时间里求得2个解。
下面，说明该第2错误位置运算部的各构成部。
2020～202P是对错误位置多项式的各系数，按在每个周期时间，在其开始时进行伽罗瓦体乘法的第2伽罗瓦体的乘法器。
205是运算第2伽罗瓦体乘法器运算结果的错误位置多项式的各项之总和的第2总和运算部。
206是判断第2总和运算部的值是否为0，当为0时将有错误的信息或者当不为0时在第2运算部的输出信号端子210上输出无错误的信息的第2个0译码部。
207是第2奇数次总和部，对第2个0伽罗瓦体乘法器的结果只取奇数次项的总和，当判明第2个0译码器部206中的判定结果为有错误时，为由下一级的错误数值多项式运算部进行处理时使用而在第2奇数次总和部输出信号端子211上输出该总和结果。
208，是第2错误位置计数器。当判明第2个0译码器部206中的错误判定结果为有错误时，在第2错误位置的输出信号端子209上输出存储在这里的值作为表示错误位置的值。
下面，说明图4所示的该装置的工作。
初始周期时，由选择器1030～103P选择由本装置的输入端子1010～101P输入的错误位置多项式的各系数作为输入。初始周期开始时，第1错误位置计数器108被设定为0，第2错误位置计数器208则被设定为1，以后的每个周期时间则都加2。
在上述基础上，第2周期以后，第1错误位置运算部100和第2错误位置运算部200也并行工作。对其工作情况再作一些具体说明。
首先，在第1错误位置运算部100，初始周期开始时由选择器1030～103P进行选择，由第1总和部105求出储存在寄存器1040～104P内的各项之值的总和。接着，由第1个0译码器109判定其结果是否为0。另一方面，在第2错误位置运算部200，在第2个周期开始时，第2伽罗瓦体乘法器2020～202P对被储存在寄存器1040～104P内的各值进行伽罗瓦体乘法运算，接着在同一周期内第2总和部205求得该结果之总和，并由第2个0译码器206判断出是否有错误。
而且，在同一周期时间中，第2伽罗瓦体乘法器2020～202P的各结果被输入给第1错误位置运算部100，并由该第1伽罗瓦体乘法器1020～102P进行伽罗瓦体乘法运算，其结果在下一个周期开始时即被输送给选择器1030～103P。
此外，尽管是同一周期，但在与该类运算的同时或者在之前，第1错误位置计数器108和第2错误位置计数器208都加2。
在以后的周期中，运算部及错误位置计数器将重复地进行上述处理，直到使其中的某一个错误位置计数器达到规定值为止。
当由第1个0译码器106判断有错误时，在同一周期时间内进行以下操作。
利用第1奇数次总和部107，仅取出被存储在寄存器1040～104P内的错误位置多项式的各项中的奇数次的总和，并将该总和从第1奇数次总和的输出信号端子111输出给下一级的错误数值多项式计算部。在第1错误位置计数器108中，将错误判断时的值从第1错误位置计数器输出信号端子109输出，传递到错误位置。
同样，当由第2个0译码器206判断为有错误时，在同一周期时间内进行下述操作。
利用第2奇数次总和部207仅取出第2伽罗瓦体乘法器2020～202P的各结果中奇数次的总和，从第2奇数次总和的输出信号端子211输出给下一级的错误数值多项式计算部。在第2错误位置计数器208中，将错误判定时的值从第2错误位置计数器的输出信号端子209输出，传递到错误位置。至此，完成了错误数值的计算。
通过以上的说明可知，在本实施例的测链搜索装置中，由于2个运算部并行工作，故能在一个周期时间内求得两个解，提高了求解的处理能力。
(第2实施例)
本实施例涉及错误数值计算的高速化。
图5是本实施例的测链搜索装置的结构图，主要是与本发明第2方面相对应。图5上部的错误位置计算部100、200与图4的计算部相同，其中的一部分构成了错误数值多项式的分母的运算部。此外，图5下部为错误数值多项式的分子部的计算部300、400，其中的300基本上与上部错误位置多项式计算部100相同。但是，正如现有技术栏内所说明的那样，没有向P次位的输入，奇数次总和部与没有0译码器时的不同。此外，也没有设置错误位置计数器。
另外，400的情况也一样，它基本上与上部的(第2)错误位置多项式计算部200相同。
此外，在图5中，有关对应于错误位置多项式计算部100的部分，最上位的位增加了两位。也就是说，例如，可将分子侧的第1伽罗瓦体乘法器与第2伽罗瓦体乘法器，分别作为3020～302P-1和2040～402P-1。再有，与它们相对应的错误位置计算部的第1伽罗瓦体乘法器是1020～102P-1和2020～202P-1。还有，在分母侧有不与分子侧对应的102P和202P。
另外，在分子侧的第1总和器305和第2总和器405进行分子侧的第1或者第2伽罗瓦体乘法器的输入时，与分母侧的与它们对应的总和器105、205不同，其中乘以2p的项不输入。
500和600则分别是第1和第2错误数值多项式除法器。将来自分母侧的第1奇数次总和器107的输出信号端子111和分子侧的第1总和器305输出信号端子312的输出输入给第1错误数值多项式除法部500。另外，将来自分母侧的第2奇数次总和器207输出信号端子211和来自分子侧的第2总和器405的输出信号端子412的输出输入给第2错误数值多项式除法部600。
在上述基础上，将2个除法器500和600并列，进而快速地实现其除法，并由它们的输出信号端子514和614输出除法运算的结果。
(第3实施例)
本实施例是谋求将前面的第二实施例中的错误位置计数器和除法器共用。
本实施例的测链搜索装置示于图6。本图主要涉及本发明第3方面，本发明除了共用错误数值多项式除法部以外，其它基本上与图5所示的测链搜索装置相同。此外，对具有与图4所示的相同作用的结构和部分，除去本实施例中固有的部分外，其它均标以相同的符号。
图6中，550是通用的错误数值多项式除法器。158是通用的错误位置计数器。551为除法器控制电路。552和553分别是选择除法器是否接收与分母侧和分子侧的第1总和部相同的分母侧和分子侧的第2总和部中的其中一个，或者两方输入的选择器。
下面，就本测链搜索装置的工作进行说明。
错误位置计数器是初始周期时为0，以后的每个周期均加2。因此，错误位置的确定是依据确认唯一的一个错误位置计数器的值和第1或者第2个0译码器的某一个或者2方的值是否为0而进行的，不过由于这种电路并不困难，故此处略去详细说明
其次，除法器控制电路551将依据错误位置多项式计算部的第1总和器和第2总和器的不同值分别使用除法器，还必须根据需要控制时钟信号的发出或停止，有关它的作用将作如下说明。
首先，介绍往该电路的输入和输出问题，输入第1个0译码器106、第2个0译码器206及通用的错误位置计数器158的输出值。然后，输出送给下一级的错误位置计数的值、0译码器判断结果及错误数值多项式除法器输入部的选择器的控制(选择)信号以及虽未画出但分母侧和分子侧各寄存器1040～1040P、3040～304P-1及通用错误位置计数器158开始或停止用的时钟信号。
其次，与其说是工作原理，倒不如说是依照所输入的第1和第2个0译码器106和206的判定结果，进行如下的控制。
一、0译码器的输出值均为0(表示无错误)时(此时，由于两个0译码器的输出值之和等于0，故可以很容易地识别)。
1．由于被后级忽略，故可向错误位置计数器的输出信号端子159输出任何值，但为了极力防止任何原因而产生的误工作，所以在本实例中输出0。
2．0译码器的判定结果也输出0(表示无错)
3．向除法器输入部上游侧的选择器552、553(输出)固定的、即还向后方流动的接通信号。这样，除法器不工作，可减少相应的耗电。
4．控制输给各寄存器等的时钟的信号保持不变。这样，时钟信号的输出将被持续进行，从而使继续进行的错误位置的计算等也继续进行。也就是说，该点与实施例2时无不同。
二、当第1个0译码器的判定结果为1时(有错误)(此时，由于2个0译码器输出值之和为1，所以，通过顺序识别任一个是否是1，即可识别哪一个0译码器的判定结果是1)。
1．送给后级的错误位置计数器的值作为通用的错误位置计数器158的值的原来值。
2．将作为判断结果表示“有错误”的信息1输出给通用的0译码器的输出信号端子160。
3．将分母侧选择111，分子侧选择312，即选择来自第1计算部侧的端子的输出的开闭(选择)信号输出给除法器输入部上流侧的选择器552、553。
4．控制各寄存器等的时钟的信号保持不变。
此外，该状态下，由通用除法器的输出信号端子554输出除法运算的结果。
三、当第2个0译码器的判定结果为“1”时。
1．向后级的错误位置计数器的值，作为在通用错误位置计数器158的值上加1后的值。据此，在下游侧的处理部中可识别作为错误位置多项式计算部的第2总和器的情况。
2．作为0译码器的判定结果输出1。
3．将分母侧选择211、分子侧选择412，即都选择来自第2计算部侧的端子的输出的信号输出给除法器输入部上游侧的选择器552、553。
4．不改变控制时钟的信号。
四、当两个0译码器的判定结果均为1时(此时，由于两个0译码器输出值之和为2，故能容易确认。)。
1．作为控制分母侧和分子侧的各寄存器1040～104P、3040～304P-1以及通用错误位置计数器158时钟的信号，输出仅制止一个时钟工作的控制。因此，分母侧和分子侧的计算部与错误计数器成为仍旧仅停止在下一个周期(保持其值不变)的状态。
2．作为送给后级的错误计数器的值，首先原封不动地输出通用错误位置计数器158的值。
3．作为0译码器的判定结果输出1。
4．将首先分母侧选择111、分子侧选择312，即都选择来自第1计算部侧端子的输出的信号输出给除法器输入部上游侧的选择器552、553。
5．除法器进行运算，在输出结果之后，进入下一个时钟。
6．在该时钟中，由于分母侧、分子例的各寄存器1040～104P、3040～304P-1不锁存其值，故仍保持以前的结果。因此，分母侧、分子侧的各输出端子211、412输出前次的值，即发现错误时的值。
7．送往后级的错误计数器的值，本次输出在保持前值的通用的错误位置计数器158内的值上加1的值。
8．0译码器的判定结果输出1(有错误)。
9．将这次分母侧选择211、分子侧选择412，即都选择来自第2计算部侧的端子输出的信号输出给除法器输入部上游侧的选择器552、553。
10．作为控制分母侧、分子侧各寄存器1040～104P-1、3040～304P-1以及通用错误位置计数器158时钟的信号，解除停止时钟的命令。也就是说，让分母侧、分子侧的各寄存器、通用错误位置计数器及各计算部，从下一个时钟开始恢复正常工作。
通过以上的说明可知，在本实施例中，只要在并行工作的分子侧的2个计算部双方发现错误时，就使测链搜索装置的时钟停止。因此，当连续出现错误时，由于没有2倍的解题能力故每个周期时间内只求出一个解。不过，一般来说，DVD-ROM的错误率(在上述的1个ECC块中用％表示存在有多少字节的错误)很低，最多只有0.5％左右，通常是在0.0001％以下的范围内，故不会成为什么特别问题。
也就是说，利用本实施例的测链搜索装置，能从非常多的错误位置多项式中快速地发现数量少的错误。不过，尽管在发现了错误时修正该错误方面要稍微花费一点时间，但由于发生错误的频度低故这也不是问题。(据参考文献记载，除法速度约为伽罗瓦体乘法或总和的5倍左右。)
其次，本实施例的测链搜索装置，与第2实施例相比较，除法器和错误位置计数器各减少了一个，增加了除法器的控制电路和除法器输入部的选择器(x2)。此外，除法器控制电路能较容易地设计，除法器输入部的选择器也是非常小的电路(两者之和是除法器的1/5左右)。因此，相应于减少了除法器，在面积方面是有利的。
另外，在利用2个测链搜索装置都未发现错误时，而且，这种情况多会发生，除法器将不工作。其结果，可以削减工作时通过电流引起的耗电。不过，由于除法器进行的是变量除法运算，故无论如何也是大电路。(据参考文献记载，大致与有多个伽罗瓦体乘法器的伽罗瓦体乘法部及寄存器整体相当。)因此，不使用时制止其工作能较大降低电功率的消耗。
还有，例如，当伽罗瓦体乘法器有4个时，若4个0译码器的值的和为0，便可确认为无错误。如果为1，则判断第1和第2个译码器的值的和与第3、第4个0译码器的值的和是否为0。然后，和为0的那一组被认定为无错误。若第1和第2个0译码器的值的和为1，则判定哪个是1。如果两个均为1，则进行对两方的处理，接着判断第3和第4个0译码器的值的和是否为“0”。然后，按相同的顺序进行处理。此外，该场合，由于实际发生错误的概率极低，故这种确认处理等并没有问题。
以上，根据实施例说明了本发明，但本发明当然不限定于这些实施例。即，例如，也可以以下那样进行。
(第4实施例)
本实施例在前面3个实施例的基础上寻求更加高速化处理的方法。为此，在求得误多项式解的处理中，需要计算一下已求出的解的个数，当其和等于式的次数时，便可以停止以后求解的计算。
首先，就本实施例的原理进行说明。
由于儿童在DVD上乱涂乱画等原因，除去发生数个错误无法修正的场合，错误位置多项式的先行的欧几里得运算结果是没有重根。根据代数基本原理可知该根的个数与次数相同。因此，已求出的解的个数若与式的次数相等时，便可以中止求解的运算。
以下，参照图7说明该运算顺序。
本图中，S102、S103、S107、S108为本实施例中固有的步骤。
(S100将作为输入的多项式L(X)的系数(a10,…a0)(是图2中的1010～101P。因记述篇幅之关系，故这样表示)装入中间结果存储排列(b10,…b0)。
(S101)计算判定L(X)是否等于0的次数i。
(S102)将计算满足L(X)=0的X(解)的个数的变量j初始化为0。
(S103)求先行的L(X)电路通知和存储L(X)的次数。
(S104)若L(X)=0的判断次数与RS符号的符号长度相等，则结束测链搜索。
(S105)判断L(X)是否为0。
(S106)当L(X)=0时，进行错误修正。
(S107)求出已求出的解的个数。
(S108)每当求得新解，判断已求得的解的个数是否与L(X)的次数若相等。相等的话，则中止以后的求解处理。
(S109)对中间结果存储排列进行更新。
(S110)使判断L(X)是否为0的次数i增加1。
不过，通知或计算解的个数，以及中止它们的结果运算用的控制电路却很简单。其结果是，如图8所示，可以在由多个存储器和运算部组成的现在处理电路1中附加小的控制电路2。另一方面，当如上所述的错误发生率为0.5％时，在图1所示的DVD中，纵向208个字节中发生错误的是1个字节，平均在纵列的正中心一带会出现错误。因此，若此时中止处理的话，最终使处理速度增加1倍。
以上，根据几种实施例说明了本发明，当然本发明不限定在这些实施例。即，也可以采用如下的方式。
1)将运算部作成3个以上。同时，使各错误位置计数器的初始值增加的数值也作成合适的值。
只选用1个错误位置计数器，在初始周期中设定为0，在以后周期中仅增加运算部的个数，同时，在由0译码器输出0时，确认是由哪个0译码器输出的，据此，发现其错误位置的手级，也就是说，实现上与设置了只有运算部个数的错误位置计数器一致的结构而与硬件和软件无关。
2)改变成选择器，只在初始周期时由输入端子输入，而在其它周期时则不输入，另一方面，初始周期时不从伽罗瓦体乘法器输入，而在其它周期时进行输入等，实际上成为起到了选择器功能的端子等，尽管与本发明的各构成部不完全一致，但实质上作成了相同或者均等的结构。
3)尽管现阶级伽罗瓦体乘法器各为16位，存储部为各8位，但随着将来技术发展及规格的变更，这些都会变成其他值。并且，也可以不管存储部的存储器和伽罗瓦体乘法器的形式。
4)在说明书(含权利要求)中，在初始周期开始时采用寄存器内之值的总和，下一个周期以后也在开始时读出此值并采用其总和。然后，也可以在初始周期后半部求得寄存器内之值的总和，在下一个周期以后也在后半期采用。同时，对错误位置计数器的初始设定值等也进行了变更。也就是说，只在怎样解释周期的开始方面是不同的，实质上作成了相同(均等)的装置。
5)0译码器的判断，原则上也在同一周期中进行，故无需设置什么补偿装置。
6)不是时钟信号的上升，而把下降时作为开始时刻。
如通过以上说明可知的那样，在本发明中，有多个求得测链搜索装置的错误位置的运算部，由于使其并行工作，故能使错误纠正迅速化。这时，由于考虑到实际的错误发生率，在多个运算部中共有选择器及寄存器等电路，使得处理速度即使变成N倍，电路规模也不会真的变成N倍。因此，是非常经济的。
另外，由于具有多个同样求错误数值计算的分母和分子的运算部，并使其并行工作，故可使纠错迅速化。此外，由于在多个运算部中共有选择器及寄存器等电路了多个运算部，故使得电路规模不真的变大。
此外，由于设有求解相同的错误数值计算用的分母和分子的运算部，并共用了除法器，因此，使电路规模小型化和节省电功率。
此外，当相同的错误位置计算值为0时，其除法部将不工作，更节省功率。
此外，在错误位置计算中，着眼于求出的解的个数与公式的次数，中止了不必要的处理，使得处理速度更高速化。

Claims (9)

1．一种测链搜索装置，其特征在于：
作为对错误数值计算式进行运算的分母侧运算部具有：
输入错误位置多项式的各系数的各系数用的输入端子；
只在初始周期选择输入给上述输入端子的各值，在以后的周期中选择由其它输入端子输入的各值的、后接于各输入端子的选择部；
后接于上述选择部并存储由选择部选择的各值的存储部；
在每个周期开始时，求得存储在上述存储部的各值的总和的第1总和部；
每逢输出上述第1总和部的运算结果时，判断其值是否为0的第1个0译码器；
在每个周期，对存储在上述存储部内的各值，由后接于存储部的伽罗瓦体乘法器进行伽罗瓦体乘法运算的第2伽罗瓦体乘法部；
在每个周期中求得上述第2伽罗瓦体乘法部的运算结果的总和的第2总和部；
每逢输出上述第2总和部的运算结果时，判断其值是否为0的第2个0译码器；
对上述第2伽罗瓦体乘法部的各伽罗瓦体乘法器的结果，由后接的伽罗瓦体乘法器在同一周期内进行伽罗瓦体乘法运算并将该结果输入给上述选择部的其它各输入端子的第1伽罗瓦体乘法部；
初始周期时置0，以后每个周期时加2的第1错误位置计数器；以及
初始周期时复位1，以后每个周期时加2的第2错误位置计数器，
还具有根据上述2个0译码器的值和上述2个错误位置计数器的值确定错误位置的错误位置确定处理部。
2．如权利要求1所述的测链搜索装置，其特征在于：
上述分母侧的运算部还具有：
采用来自上述第1伽罗瓦体乘法部的输出中奇数次的总和的第1奇数次总和部；以及
采用来自上述第2伽罗瓦体乘法部的输出中奇数次的总和的第2奇数次总和部，
作为对错误数值计算式进行运算的分子侧运算部具有：
输入错误数值多项式分子部各系数的各系数用的分子侧的输入端子；
只在初始周期选择输入给上述分子侧输入端子的各值，在以后的周期中选择由其它输入端子输入的各值的、后接于各输入端子的分子侧选择部；
后接于上述分子侧选择部并存储由该分子侧选择部选择的各值的分子侧存储部；
在每个周期开始时取得存储在上述分子侧存储部的各值的总和的分子侧第1总和部；
在每个周期，对存储在上述分子侧存储部的各值，由后接于分子侧存储部的分子侧伽罗瓦体乘法器进行伽罗瓦体乘法运算的分子侧第2伽罗瓦体乘法部；
在每个周期求得上述分子侧第2伽罗瓦体乘法部的运算结果的总和的分子侧第2总和部；以及
对上述分子侧第2伽罗瓦体乘法部的各伽罗瓦体乘法器的结果，由后接的分子侧的伽罗瓦体乘法器在同一周期内进行伽罗瓦体乘法运算，并将其结果输入给上述分子侧选择部的其它各输入端子的分子侧的第1伽罗瓦体乘法部，
上述错误位置确定处理部还具有：
以来自上述第1奇数次总和部的输出作为分母，以来自上述分子侧第1总和部的输出作为分子进行除法运算的第1除法部；以及
以来自上述第2奇数次总和部的输出作分母，以来自上述分子侧第2总和部的输出作分子进行除法运算的第2除法器。
3．一种测链搜索装置，其特征在于：
作为对错误数值计算式进行运算的分母侧运算部具有：
输入错误位置多项式的各系数的各系数用的输入端子；
只在初始周期选择输入给上述输入端子的各值，在以后的周期中选择由其它输入端子输入的各值的后接于各输入端子的选择部；
后接于上述选择部，存储由选择部选择的各值的存储部；
在每个周期开始时，求得存储在上述存储部的各值的总和的第1总和部；
每逢输出上述第1总和部的运算结果时，判断其值是否为0的第1个0译码器；
在每个周期，对存储在上述储存部内的各值，由后接于存储部的伽罗瓦体乘法器进行伽罗瓦体乘法运算的第2伽罗瓦体乘法部；
在每个周期中求得上述第2伽罗瓦体乘法部的运算结果的总和的第2总和部；
每逢输出上述第2总和部的运算结果时，判断其值是否为0的第2个0译码器；
对上述第2伽罗瓦体乘法部的各伽罗瓦体乘法器的结果，由后接的伽罗瓦体乘法器在同一周期中进行伽罗瓦体乘法运算并将该结果输入给上述选择部的其它各输入端子的第1伽罗瓦体乘法部；
初始周期时置0，以后每个周期时加2的第1错误位置计数器；
初始周期时变位1，以后每个周期时加2的第2错误位置计数器；
采用来自上述第1伽罗瓦体乘法部的输出中的奇数次的总和的第1奇数次总和部；以及
采用来自出上述第2伽罗瓦体乘法部的输出中的奇数次的总和的第2奇数次总和部，
作为对错误数值计算式进行运算的分子侧运算部具有：
输入错误数值多项式分子部各系数的各系数用的分子侧的输入端子；
只在初始周期选择输入给上述分子侧输入端子的各值，在以后的周期中选择由其它输入端子输入的各值的、后接于与各输入端子的分子侧选择部；
后接于上述分子侧选择部并存储由该分子侧选择部选择的各值的分子侧存储部；
在每个周期开始时取得存储在上述分子侧存储部的各值的总和的分子侧第1总和部；
在每个周期，对存储在上述分子侧存储部的各值，由后接于分子侧存储部的分子侧伽罗瓦体乘法器进行伽罗瓦体乘法运算的分子侧的第2伽图瓦体乘法部；
在每个周期求得上述分子侧第2伽罗瓦体乘法部的运算结果的总和的分子侧第2总和部；以及
对上述分子侧第2伽罗瓦体乘法部各伽瓦体乘法器的结果，由后接的分子侧的伽罗瓦体乘法器在同一周期内进行伽罗瓦体乘法运算，并将其结果输入给上述分子侧选择部的其它各输入端子的分子侧的第1伽罗瓦体乘法部，
由上述2个0译码器的值和上述2个错误位置计数器的值确定错误位置的错误位置处理确定部还具有：
如果有来自上述第1奇数次总和部的输出就将其作为分母，如果有来自述分子侧第1总和部的输出就将其作为分子进行除法运算，如果有来自第2奇数次总和部的输出就将其作为分母，如果有来自上述分子侧的第2总和部的输出就将其作为分子进行除法运算的除法部；以及
多个除法运算控制部，若上述第1和第2个0译码器的值均为0，不将来自上述第1奇数次总和部的输出及来自上述分子侧第1总和部的输出以及来自上述第2奇数次总和部的输出及来自上述分子侧第2总和部的输出的任一组输入给上述除法部，若上述第1和第2个0译码器的值仅一个为0，仅把来自不相应的上述奇数次总和部的输出及来自上述分子侧总和部的输出输入给上述除法部，同时，将确定该值的信号输出给后游的处理部，若上述第1和第2个0译码器的值均为0，便把最初来自上述第1奇数次总和部的输出及来自上述分子侧第1总和部的输出输入给上述除法部，在下一个周期中，把来自上述第2奇数次总和部的输出及来自上述分子侧第2总和部的输出输入给上述除法部，同时，为了有效地在除法器中进行2种除法运算必须停止各计算部和选择器，或者维持状态值。
4．一种测链搜索装置，其特征在于：
作为对错误数值计算式进行运算的分母侧运算部具有：
输入错误位置多项式的各系数的各系数用的输入端子；
后接于上述输入端子，仅在初始周期选择输入给输入端子的各值，在以后的周期选择输入给其它输入端子的各值的选择部；
后接于上述选择部，存储由选择部选择的各值的存储部；
在每个周期，对存储在上述存储部内的各值，利用后接于储存部的伽罗瓦体乘法器进行伽罗瓦体乘法运算的第n伽罗瓦体乘法部；
接受来自上游侧的第i(i=n,n-1…,3)伽罗瓦体乘法部的输出，在同一周期内由后接的伽罗瓦体乘法器进行伽罗瓦体乘法运算的第i-1个伽罗瓦体乘法部；
在每个周期，接受来自上游侧的第2伽罗瓦体乘法部的输出，在同一周期内将该值输出给后接的上述选择部的其它输入端的第1伽罗瓦体乘法部；
在每个周期开始时，求得存储在上述存储部内的各值的总和的第1总和部；
除去上述第1个的，每逢输出来自各伽罗瓦体乘法部的乘法运算结果时，在同一周期内求得其总和的第2～第n总和部；
在每逢输出上述1～n个各总和部的运算对果时，判定其值是否为0的各总和部用的第1～第n0译码器；
在初始周期时复位零，以后在每个周期加n的第1错误位置计数器；以及
在初始周期时分别复位1,…n-1，以后在每个周期时加n与第n～第2个各伽罗瓦体乘法部相对应的第n个～第2错误位置计数器，
还具有根据上述各n个0译码器的值和n个错误位置计数器的值确定错误位置的错误位置确定处理部。
5．如权利要求4所述的测链搜索装置，其特征在于：
上述分母侧运算部还具有采用来自上述第i(i=1,2,…,n)个伽罗瓦体体乘法部的输出中奇数次总和的第i(i=1,2,…,n)奇数次总和部，
作为对上述错误数值计算式进行运算的分子侧运算部具有：
输入错误数值多项式分子部各系数的各系数用的分子侧输入端子；
后接于上述分子侧输入端子，仅在初始周期选择输入给该分子侧输入端子的各值，在以后的周期中选择输入给其它输入端子的各值的分子侧选择部；
后接于上述分子侧选择部，对由该分子侧选择部选择的各值进行存储的分子侧存储部；
在每个周期时，对存储在上述分子侧存储部内的各值，利用后接于该分子侧存储部的伽罗瓦体乘法器进行伽罗体乘法运算的分子侧的第n伽罗瓦体乘法部；
接受来自上游侧的分子侧第i(i=n,n-1,…,3)个伽罗瓦体乘法部的输出，利用后接的伽罗瓦体乘法器在同一周期内进行伽罗瓦体乘法运算的分子侧第i-1个伽罗瓦体乘法部；
在每个周期，接受来自上游侧的分子侧第2伽罗瓦体乘法部的输出，在同一周期内将该值输出给后接的上述分子侧选择部的其它输入端的分子侧第1伽罗瓦体乘法部；
在每个周期开始时求得存储在上述分子侧存储部的各值的总和的分子侧第1总和部；以及
除去上述分子侧第1个的，每逢输出来自各伽罗瓦体乘法部的乘法运算结果时，在同一周期内求得其总和的分子侧第2～第n个总和部，
上述错误位置确定处理部还具有第i个(I=1,2,…,n)除法部，该部将来自上述第i个奇数次总和部的输出作为分母，将来自上述分子侧第i个总和部的输出作为分子进行除法运算。
6．一种测链搜索装置，其特征在于：
作为对错误数值计算式进行运算的分母侧运算部具有：
输入错误位置多项式各系数的各系数用的输入端子；
后接于上述输入端子，仅在初始周期选择输入给输入端子的各值而在以后的周期中选择输入给其它输入端子的各值的选择部；
后接于上述选择部，对由选择部选择的各值进行存储的存储部；
在每个周期，对存储在上述存储部的各值，利用后接于存储部的伽罗瓦体乘法器进行伽罗瓦体乘法运算的第n伽罗瓦体乘法部；
接受来自上游侧的第i(i=n,n-1…,3)个伽罗瓦体乘法部的输出，利用后接的伽罗瓦体乘法器在同一周期内进行伽罗瓦体乘法运算的第i-1伽罗瓦体乘法部；
在每个周期时，接受来自上游侧的第2伽罗瓦体乘法部的输出，在同一周期内将该值输出给后接的上述选择部其它输入端的第1伽罗瓦体乘法部；
在每个周期开始时，求得存储在上述存储部的各值的总和的第1总和部；
除去上述第1个的，每逢输出来自各伽罗瓦体乘法部的乘法结果时，在同一周期内求得其总和的第2～第n总和部；
每逢输出上述第1～第n各总和部的运算结果时，判断其值是否为0的各总和部用的第1～第n个0译码器；
在初始周期时复位零，以后在每个周期时加n的第1错误位置计数器；
与对应于初始周期时分别复位1,…,n-1，以后在每个周期时加n的第n～第2各伽罗瓦体乘法部的第n～第2错误位置计数器、或者上述第1错误位置计数器并用，并起到与这些错误位置计数器实际上相同作用的各伽罗瓦体乘法部的错误位置值计算确认装置；以及
采用来自上述第i(i=1,2,…,n)伽罗瓦体乘法部的输出中奇数次总和的第i(i=1,2,…,n)奇数次总和部，
作为完成错误数值计算式运算的分子侧运算部具有：
输入错误数值多项式分子部各系数的各系数用的分子侧输入端子；
后接于上述分子侧输入端子，仅在初始周期选择输入给该分子侧输入端子的各值，在以后的周期中选择输入给其它输入端子的各值的分子侧选择部；
后接于上述分子侧选择部，对由该分子侧选择部选择的各值进行存储的分子侧存储部；
在每个周期时，对存储在上述分子侧存储部内的各值，利用后接于该分子侧存储部的伽罗瓦体乘法器进行伽罗瓦体乘法运算的分子侧第n伽罗瓦体乘法部；
接受来自上游侧的分子侧第i(i=n,n-1,…,3)个伽罗瓦体乘法部的输出，利用后接的伽罗体乘法器在同一周期内进行伽罗瓦体乘法运算的分子侧的第i-1伽罗瓦体乘法部；
在每个周期时接受来自上游侧的分子侧第2伽罗瓦体乘法部的输出，在同一周期内将该值输出给后接的上述分子侧选择部的其它输入端的分子侧第1伽罗瓦体乘法部；
在每个周期开始时，求得存储在上述分子侧储存部的各值的总和的分子侧第1总和部；以及
除去上述分子侧第1个的，每逢输出来自各伽罗瓦体乘法部的乘法运算结果时，在同一周期内求得其总和的分子侧第2～第n总和部，
根据上述各n个0译码器的值和n个错误位置计数器的值，或者上述各n个0译码器的值和上述第1错误位置计数器的值及上述错误位置值计数确认装置的确认内容确定错误位置的错误位置确定处理部还具有：
如果有来自上述第i奇数次总和部的输出就将其作为分母，如果有来自上述分子侧第i总和部的输出就将其作为分子进行除法运算的除法部；以及
多个除法运算控制部，若上述第1～第n个0译码器的值均为0，不将来自上述第1～第n奇数次总和部的输出和来自上述分子侧总和部的输出的任一组输入给上述除法部，若上述第1～第n个0译码器的值的任一个为0，将来自相应的上述奇数次总和部的输出及来自上述分子侧总和部的输出的组合在每个周期从号码小的开始顺序地输入给上述除法部，在把确定是哪个0译码器的信号输出给后游侧的处理部的同时为有效地完成除法部中的多个除法运算，依据需要停止各计算部和选择器工作，或者使其保持状态值。
7．如权利要求1～6的任一项中所述的测链搜索装置，其特征在于：还具有省电部，当上述哪个0译码器的输出为0时，能使上述错误位置确定处理部或者该除法部不工作。
8．如权利要求1～6的任一项中所述的测链搜索装置，其特征在于还具有：
在进行错误位置计算之前，输入和存储错误位置多项式的次数的次数存储部；以及
每逢求得错误位置多项式的解时，计算和存储其个数的解个数存储部，
每逢对上述解个数存储部所计算的个数进行更新时，比较上述次数存储部内的数值与解个数存储部内的数值，如果相同的话就使求以后的错误位置多项式的解的运算中止的运算中止控制部。
9．如权利要求7所述的测链搜索装置，其特征在于，还具有：
在进行错误位置计算之前，输入和存储错误位置多项式的次数的次数存储部；以及
每逢求得错误位置多项式的解时，计算并存储其个数的解个数存储部，
每逢对上述解个数存储部计算的个数进行更新时，比较上述次数存储部内的数值与解个数存储部内的数值，若相同的话就使求以后的错误位置多项式的解的运算中止的运算中止控制部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1815617B (zh) * 2005-02-04 2012-04-18 三星电子株式会社 伺服控制方法以及适于该方法的装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7661057B2 (en) * 2006-02-01 2010-02-09 Broadcom Corporation Clocking Chien searching at different frequency than other Reed-Solomon (RS) ECC decoding functions
JP5422974B2 (ja) * 2008-11-18 2014-02-19 富士通株式会社 誤り判定回路及び共有メモリシステム
US8458574B2 (en) * 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
KR101678917B1 (ko) * 2010-09-16 2016-11-24 삼성전자주식회사 디코더, 이의 동작방법, 및 이를 포함하는 장치들
JP5275398B2 (ja) * 2011-03-28 2013-08-28 株式会社東芝 リードソロモン復号器及び受信装置
JP2014057202A (ja) 2012-09-12 2014-03-27 Samsung Electronics Co Ltd 誤り検出訂正回路及び半導体メモリ
US9152493B2 (en) 2012-09-12 2015-10-06 Samsung Electronics Co., Ltd. Error check and correction circuit and semiconductor memory
US9384083B2 (en) 2012-09-24 2016-07-05 Samsung Electronics Co., Ltd. Error location search circuit, and error check and correction circuit and memory device including the same
US10466763B2 (en) * 2013-12-02 2019-11-05 Nvidia Corporation Dynamic voltage-frequency scaling to limit power transients
US9934841B1 (en) * 2016-10-21 2018-04-03 Altera Corporation Systems and methods for refreshing data in memory circuits
CN112468160B (zh) * 2020-12-01 2023-12-29 西安邮电大学 一种基于钱搜索算法和福尼算法的并行电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62122333A (ja) 1985-11-21 1987-06-03 Mitsubishi Electric Corp シンドロ−ム回路
JPH07114375B2 (ja) 1986-11-13 1995-12-06 松下電器産業株式会社 誤り位置検出装置
JPS63131623A (ja) 1986-11-20 1988-06-03 Matsushita Electric Ind Co Ltd チエンのアルゴリズム実現装置
US5107503A (en) 1987-08-24 1992-04-21 Digital Equipment Corporation High bandwidth reed-solomon encoding, decoding and error correcting circuit
JP2726902B2 (ja) 1987-08-24 1998-03-11 ディジタル イクイプメント コーポレーション 広帯域巾のリード‐ソロモンエンコード、デコード及びエラー修正回路
US5384786A (en) * 1991-04-02 1995-01-24 Cirrus Logic, Inc. Fast and efficient circuit for identifying errors introduced in Reed-Solomon codewords
JP2501256B2 (ja) 1991-07-05 1996-05-29 日本ビー・エックス・アイ株式会社 多点押圧止血器
JPH06314978A (ja) * 1993-04-28 1994-11-08 Nec Corp チェン・サーチ回路
US6192497B1 (en) 1998-08-27 2001-02-20 Adaptec, Inc. Parallel Chien search circuit
JP2000315955A (ja) 1999-04-30 2000-11-14 Mitsubishi Electric Corp 符号化方法、シンドローム演算方法、誤りビット数推定方法、誤りビット位置推定方法、復号方法および復号装置
JP2001044853A (ja) 1999-06-28 2001-02-16 Internatl Business Mach Corp <Ibm> チェンサーチ回路、誤り訂正装置及びディスクドライブ装置
EP1102406A3 (en) 1999-11-17 2003-11-19 STMicroelectronics, Inc. Apparatus and method for decoding digital data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1815617B (zh) * 2005-02-04 2012-04-18 三星电子株式会社 伺服控制方法以及适于该方法的装置

Also Published As

Publication number Publication date
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US6647529B2 (en) 2003-11-11

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