JP2000315955A - 符号化方法、シンドローム演算方法、誤りビット数推定方法、誤りビット位置推定方法、復号方法および復号装置 - Google Patents

符号化方法、シンドローム演算方法、誤りビット数推定方法、誤りビット位置推定方法、復号方法および復号装置

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JP2000315955A
JP2000315955A JP11124882A JP12488299A JP2000315955A JP 2000315955 A JP2000315955 A JP 2000315955A JP 11124882 A JP11124882 A JP 11124882A JP 12488299 A JP12488299 A JP 12488299A JP 2000315955 A JP2000315955 A JP 2000315955A
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data
galois field
bit
multiplication
error
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Hachiro Fujita
八郎 藤田
Takahiko Nakamura
隆彦 中村
Hideo Yoshida
英夫 吉田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 従来の誤り訂正符号化システムでは、データ
情報とそれを管理する制御情報とを別々のビット数の符
号語に変換していたため、データの誤りを訂正する経路
やガロア体乗算回路をそれぞれについて設けなければな
らず、回路規模の増大などの課題があった。 【解決手段】 データ情報とそれを管理する制御情報と
をガロア拡大体とその部分体との関係が成立するように
符号化し、これをガロア部分体の演算により誤り訂正す
るようにしたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、デジタル無線通
信やデジタル磁気記録などの技術分野において利用され
る符号化方法、シンドローム演算方法、誤りビット数推
定方法、誤りビット位置推定方法、復号方法および復号
装置に係り、特に、データ情報と制御情報とを別々に符
号化して符号語フレームを構成し、これで伝送や記録な
どを行う場合に好適に利用することができる改良に関す
るものである。
【０００２】
【従来の技術】ディジタル無線通信やディジタル磁気記
録などにおいて情報を符号化する場合、一般に符号語フ
レームは符号化したいデータ情報とそのデータ情報を管
理するための制御情報により構成されるが、制御情報は
符号語フレームを識別するため特に重要であり、データ
情報とは独立に保護することが多い。
【０００３】図１０は従来の復号装置の構成を示すブロ
ック図である。図において、５４はデータ情報を符号化
したデータ符号語が入力されるデータ復号回路、５５は
制御情報を符号化した制御符号語が入力される制御復号
回路である。データ復号回路５４において、５６はデー
タシンドローム生成回路、５７はデータ誤りビット数推
定回路、５８はデータ誤り位置多項式生成回路、５９は
この誤り位置多項式の根を計算するデータチェーンサー
チ回路、６０は誤りを訂正するデータ訂正実行回路、６
１は受信語を記憶するためのデータ遅延回路である。制
御復号回路５５において、６２は制御シンドローム生成
回路、６３は制御誤りビット数推定回路、６４は制御誤
り位置多項式生成回路、６５はこの誤り位置多項式の根
を計算する制御チェーンサーチ回路、６６は誤りを訂正
する制御訂正実行回路、６７は受信語を記憶するための
制御遅延回路である。
【０００４】次に動作を説明する。ここでは、データ符
号語および制御符号語がともに（ｎ，ｋ）２ビット訂正
ＢＣＨ符号であるものとして説明する。ｎビットのデー
タ受信語「ｒn-1 ，ｒn-2 ，・・・，ｒ0 」を受信する
と、データシンドローム生成回路５６は、シンドローム
Ｓ１＝Ｒ（α）およびＳ３＝Ｒ（α3 ）（αはガロア体
の原始元）を計算する。ただし、Ｒ（ｘ）は下記式１で
定義される受信語を多項式表現したものである。
【０００５】 Ｒ（ｘ）＝ｒn-1 ｘn-1 ＋ｒn-2 ｘn-2 ＋…＋ｒ0 ・・・式１
【０００６】そして、データ誤りビット数推定回路５７
は、このシンドロームＳ１とＳ３の値に基づいて誤りビ
ット数を推定する。具体的には、Ｓ１とＳ３がともに
「０」である場合には誤りなしと推定し、復号処理を終
了して上記受信語をそのまま復号語として出力する。そ
うでない場合には、Ｔ（判定式）＝Ｓ１3 ＋Ｓ３を計算
してＴが「０」の場合には１ビット誤りと推定し、
「０」でない場合には２ビット誤りと推定する。
【０００７】データ誤り位置多項式生成回路５８は、デ
ータ誤りビット数推定回路５７において１ビット誤りま
たは２ビット誤りと推定された場合において誤り位置多
項式を生成する。具体的には、１ビット誤りと推定され
た場合には下記式２に上記シンドロームに基づいて得ら
れる各係数を代入し、２ビット誤りと推定された場合に
は下記式３に上記シンドロームに基づいて得られる各係
数を代入して誤り位置多項式を生成する。
【０００８】 ｘ＋Ｓ１ ・・・式２ Ｓ１ｘ2 ＋Ｓ１2 ｘ＋（Ｓ１3 ＋Ｓ３） ・・・式３
【０００９】データチェーンサーチ回路５９は、この誤
り位置多項式にガロア体の原始元αあるいはそのべき乗
の元αn を順次代入し、当該誤り位置多項式が「０」と
なったときのαi を根と判定する。そして、このαの係
数ｉが上記受信語の誤りビット位置ｒi を示す。
【００１０】データ訂正実行回路６０は、この誤りビッ
トｒi に「１」をＥＸＯＲ加算（排他論理和）して誤り
を訂正し、この誤りが訂正されたものをデータ復号語と
して出力する。なお、データチェーンサーチ回路５９に
おいて誤り位置が検出されなかった場合には訂正不可と
して受信語をそのまま出力する。
【００１１】また、制御符号語についても、制御シンド
ローム生成回路６２、制御誤りビット数推定回路６３、
制御誤り位置多項式生成回路６４、制御チェーンサーチ
回路６５、制御訂正実行回路６６において同様の処理が
なされ、これにより誤りが訂正された制御復号語が生成
される。
【００１２】
【発明が解決しようとする課題】従来の復号装置は以上
のように構成されているので、データ情報と制御情報と
いったように異なるビット数の複数の情報を別々に復号
化する場合には、上述したように、それぞれの符号語の
冗長性を抑制するために目的とする誤り検出や訂正の能
力や、元の情報のビット数に応じた符号化を行うことが
一般的であり、その結果それぞれの情報毎に上記各復号
回路５４，５５を設ける必要があり、回路規模が膨大に
なってしまったり、回路規模が大きいために入力から出
力までの遅延が大きくなってしまうなどの課題があっ
た。
【００１３】具体的には、例えば１６０００ビットのデ
ータ情報と４０ビットの制御情報とをランダムな２ビッ
トエラーを訂正可能なように符号化した場合には、当該
データ情報の誤り訂正符号にガロア体ＧＦ（２14）上の
（１６０２８，１６０００）２ビット訂正ＢＣＨ符号が
適用され、制御情報の誤り訂正符号にはガロア体ＧＦ
（２6 ）上の（５２，４０）２ビット訂正ＢＣＨ符号が
適用されることになる。そして、復号化の際に利用する
ガロア体ＧＦ（２14）の乗算回路は約１１００ゲート、
ガロア体ＧＦ（２6 ）の乗算回路は約１５０ゲートとな
り、両方の乗算回路をあわせると約１２５０ゲートにも
なってしまう。また、遅延時間も当然に大きくなってし
まう。
【００１４】なお、制御情報４０ビットにデータ情報と
同じガロア体ＧＦ（２14）上の２ビット訂正ＢＣＨ符号
を適用することでこのような回路規模の増大を若干削減
することも可能であるが、この場合には大した削減効果
を得られないばかりか、制御情報に基づく符号語におけ
るチェックビット数が２８にもなってしまい、符号化効
率が明らかに悪くなってしまうなどの弊害がある。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、符号化効率の悪化を招くことなく
小さな回路規模において、別々に符号化された異なるビ
ット数の複数の情報の符号語を復号化することができる
符号化方法、シンドローム演算方法、誤りビット数推定
方法、誤りビット位置推定方法、復号方法および復号装
置を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る符号化方
法は、データ情報と制御情報とに対して別々に誤り訂正
符号を付加してデータ符号語および制御符号語を生成す
る符号化方法において、データ情報と制御情報とのうち
のいずれか小さい情報系列にはガロア体ＧＦ（ｑm ）上
の誤り訂正符号を付加するとともに、いずれか大きい情
報系列にはガロア体ＧＦ（ｑm×n ）（但し、ｍ，ｎ，
ｑは整数）上の誤り訂正符号を付加するものである。
【００１７】この発明に係るシンドローム演算方法は、
ガロア体ＧＦ（ｑm ）上の誤り訂正符号を付加されてな
る第一の符号語と、ガロア体ＧＦ（ｑm×n ）上の誤り
訂正符号を付加されてなる第二の符号語とが入力され、
それぞれの符号語に関するシンドロームを演算するシン
ドローム演算方法において、ガロア体ＧＦ（ｑm ）の乗
算テーブルを用いて、第一の符号語を多項式表現したも
のに当該ガロア体ＧＦ（ｑm ）の原始多項式の根をべき
乗したものを代入する演算を実行して第一の符号語のシ
ンドロームを演算し、ガロア体ＧＦ（ｑm×n）の基底
を、ガロア体ＧＦ（ｑm ）の多項式基底とこのガロア体
ＧＦ（ｑm ）に属さない根とで構成した場合に定義され
る部分体演算式の組み合わせに基づいて、ガロア体ＧＦ
（ｑm ）の乗算テーブルを用いて、第二の符号語を多項
式表現したものに当該ガロア体ＧＦ（ｑm×n）の原始多
項式の根をべき乗したものを代入する演算を実行して第
二の符号語のシンドロームを演算するものである。
【００１８】この発明に係る誤りビット数推定方法は、
ガロア体ＧＦ（ｑm ）上の誤り訂正符号を付加されてな
る第一の符号語の複数の第一のシンドロームと、ガロア
体ＧＦ（ｑm×n）上の誤り訂正符号を付加されてなる第
二の符号語の複数の第二のシンドロームとが入力され、
それぞれの符号語に関する誤りビット数を推定する誤り
ビット数推定方法において、いずれの第一のシンドロー
ムの値が「０」であれば第一の符号語に誤りは無しと推
定する一方で、それ以外の場合にはガロア体ＧＦ（ｑ
m ）の乗算テーブルを用いて複数の第一のシンドローム
同士の演算を行って第一の符号語の判定式を演算し、更
にこの判定式の値に応じて誤りビット数を推定し、いず
れの第二のシンドロームの値が「０」であれば第二の符
号語に誤りは無しと推定する一方で、それ以外の場合に
はガロア体ＧＦ（ｑm×n）の基底を、ガロア体ＧＦ（ｑ
m ）の多項式基底とこのガロア体ＧＦ（ｑm ）に属さな
い根とで構成した場合に定義される部分体演算式の組み
合わせに基づいて、ガロア体ＧＦ（ｑm ）の乗算テーブ
ルを用いて、複数の第二のシンドローム同士の演算を行
って第二の符号語の判定式を演算し、更にこの判定式の
値に応じて誤りビット数を推定するものである。
【００１９】この発明に係る誤りビット位置推定方法
は、ガロア体ＧＦ（ｑm ）上の誤り訂正符号を付加され
てなる第一の符号語の誤り位置多項式と、ガロア体ＧＦ
（ｑm ×n ）上の誤り訂正符号を付加されてなる第二の
符号語の誤り位置多項式とが入力され、それぞれの誤り
位置多項式の根を演算することで誤りビット位置を推定
する誤りビット位置推定方法において、第一の符号語の
誤り位置多項式にガロア体ＧＦ（ｑm ）上の元を順次代
入し、その代入値が「０」となったときの元に対応する
原始多項式の根のべき乗数を誤りビット位置と推定し、
ガロア体ＧＦ（qm ×n）の基底を、ガロア体ＧＦ（ｑ
m ）の多項式基底とこのガロア体ＧＦ（ｑm）に属さな
い根とで構成した場合に定義される部分体演算式の組み
合わせに基づいて、ガロア体ＧＦ（ｑm ）の乗算テーブ
ルを用いて、第二の符号語の誤り位置多項式にガロア体
ＧＦ（ｑm×n）上の元を順次代入し、その代入値が
「０」となったときの元に対応する原始多項式の根のべ
き乗数を誤りビット位置と推定するものである。
【００２０】この発明に係る復号方法は、ガロア体ＧＦ
（ｑm ）上の誤り訂正符号を付加されてなる第一の符号
語と、ガロア体ＧＦ（ｑm×n）上の誤り訂正符号を付加
されてなる第二の符号語とが入力され、それぞれの符号
語に基づいてそれぞれの情報を復号する復号方法におい
て、第一の符号語に関しては、ガロア体ＧＦ（ｑm ）の
乗算テーブルを用いてシンドローム演算、誤りビット数
推定および誤りビット位置推定を行い、この推定された
誤りビット位置を訂正して第一の符号語に基づく情報を
復号し、第二の符号語に関しては、ガロア体ＧＦ（ｑ
m×n）の基底を、ガロア体ＧＦ（ｑm ）の多項式基底と
このガロア体ＧＦ（ｑm ）に属さない根とで構成した場
合に定義される部分体演算式の組み合わせに基づいて、
ガロア体ＧＦ（ｑm ）の乗算テーブルを用いてシンドロ
ーム演算、誤りビット数推定および誤りビット位置推定
を行い、この推定された誤りビット位置を訂正して第二
の符号語に基づく情報を復号するものである。
【００２１】この発明に係る復号装置は、ガロア体ＧＦ
（ｑm ）上の誤り訂正符号を付加されてなる第一の符号
語と、ガロア体ＧＦ（ｑm×n）上の誤り訂正符号を付加
されてなる第二の符号語とが入力され、それぞれの符号
語に関してシンドローム演算、誤りビット数推定および
誤りビット位置推定を行い、この推定された誤りビット
位置を訂正してそれぞれの符号語に基づく情報を復号す
る復号装置において、第一の符号語に関しては、ガロア
体ＧＦ（ｑm ）の乗算回路を用いてシンドローム演算、
誤りビット数推定および誤りビット位置推定を行い、こ
の推定された誤りビット位置を訂正して第一の符号語に
基づく情報を復号し、第二の符号語に関しては、ガロア
体ＧＦ（ｑm×n）の基底を、ガロア体ＧＦ（ｑm ）の多
項式基底とこのガロア体ＧＦ（ｑm ）に属さない根とで
構成した場合に定義される部分体演算式の組み合わせに
基づいて、上記ガロア体ＧＦ（ｑm ）の乗算回路を用い
てシンドローム演算、誤りビット数推定および誤りビッ
ト位置推定を行い、この推定された誤りビット位置を訂
正して第二の符号語に基づく情報を復号するものであ
る。
【００２２】この発明に係る復号装置は、ガロア体ＧＦ
（２2m）の乗算回路が、ｍビットのデータを第一入力デ
ータとして記憶する第一入力レジスタと、ｍビットのデ
ータを第二入力データとして記憶する第二入力レジスタ
と、上記第一入力データおよび第二入力データのビット
加算演算を行って第一加算データを出力する第一ビット
加算器と、上記第一入力データ、第二入力データおよび
第一加算データのうちの１つを選択して第一選択データ
として出力する第一セレクタと、ｍビットのデータを第
三入力データとして記憶する第三入力レジスタと、ｍビ
ットのデータを第四入力データとして記憶する第四入力
レジスタと、上記第三入力データおよび第四入力データ
のビット加算演算を行って第二加算データを出力する第
二ビット加算器と、上記第三入力データ、第四入力デー
タおよび第二加算データのうちの１つを選択して第二選
択データとして出力する第二セレクタと、上記第一選択
データおよび第二選択データが入力され、これら２つの
入力データ同士を乗算して乗算データを出力するガロア
体ＧＦ（２m ）乗算器と、ｍビットのデータを第一出力
データとして記憶する第一出力レジスタと、ｍビットの
データを第二出力データとして記憶する第二出力レジス
タと、上記乗算データと第一出力データが入力され、こ
れらのビット加算演算を行って第三加算データとして出
力する第三ビット加算器と、上記乗算データと第二出力
データが入力され、これらのビット加算演算を行って第
四加算データとして出力する第四ビット加算器と、上記
第三加算データを上記第一出力レジスタに入力する第一
スイッチと、上記第四加算データを上記第二出力レジス
タに入力する第二スイッチとからなり、ガロア体ＧＦ
（２2m）上の第一の元と第二の元との乗算を演算する場
合には、ガロア体ＧＦ（２ 2m）上の第一の元をｍビット
ずつ第一入力レジスタと第二入力レジスタとに記憶させ
るとともに、ガロア体ＧＦ（２2m）上の第二の元をｍビ
ットずつ第三入力レジスタと第四入力レジスタとに記憶
させて、第一入力データと第三入力データとの乗算デー
タと、第二入力データと第四入力データとの乗算データ
とを第一出力レジスタに加算記憶させ、第一加算データ
と第二加算データとの乗算データと、第一入力データと
第二入力データとの乗算データとを第二出力レジスタに
加算記憶させることで、上記第一の元と第二の元とを乗
算したガロア体ＧＦ（２2m）上の乗算元をｍビットずつ
第一出力レジスタと第二出力レジスタとに記憶させる一
方で、ガロア体ＧＦ（２m ）上の第一の元と第二の元と
の乗算を演算する場合には、ガロア体ＧＦ（２m ）上の
第一の元を第一入力レジスタに記憶させるとともに、ガ
ロア体ＧＦ（２m ）上の第二の元を第三入力レジスタに
記憶させて、第一入力データと第三入力データとの乗算
データを第一出力レジスタに記憶させることで、上記第
一の元と第二の元とを乗算したガロア体ＧＦ（２m ）上
の乗算元を第一出力レジスタに記憶させ、これによりガ
ロア体ＧＦ（２2m）上の２つの元同士の乗算およびガロ
ア体ＧＦ（２m ）上の２つの元同士の乗算とを行うもの
である。
【００２３】この発明に係る復号装置は、ガロア体ＧＦ
（２2m）の乗算回路が、ｍビットの第一入力データとｍ
ビットの第二入力データとが入力され、これら２つの入
力データ同士を乗算して第一乗算データを出力する第一
ガロア体ＧＦ（２m ）乗算器と、ｍビットの第三入力デ
ータとｍビットの第四入力データとが入力され、これら
２つの入力データ同士を乗算して第二乗算データを出力
する第二ガロア体ＧＦ（２m ）乗算器と、上記第一乗算
データと第二乗算データとのビット加算を第一加算デー
タとして出力する第一加算器と、上記第一乗算データと
上記第一加算データとが入力され、これらのうちの一方
を選択して出力するセレクタと、上記第一入力データと
第三入力データとが入力され、これらのビット加算演算
を行って第二加算データを出力する第二ビット加算器
と、上記第二入力データと第四入力データとが入力さ
れ、これらのビット加算演算を行って第三加算データを
出力する第三ビット加算器と、第二加算データと第三加
算データとが入力され、これら２つを乗算して第三乗算
データを出力する第三ガロア体ＧＦ（２m ）乗算器と、
上記第三乗算データと上記第二乗算データとが入力さ
れ、これらのビット加算演算を行って第四加算データを
出力する第四ビット加算器とからなり、ガロア体ＧＦ
（２2m）上の第一の元と第二の元との乗算を演算する場
合には、ガロア体ＧＦ（２2m）上の第一の元をｍビット
ずつ第一入力データおよび第三入力データとして入力す
るとともに、第二の元をｍビットずつ第二入力データお
よび第四入力データとして入力することで、上記第一の
元と第二の元とを乗算したガロア体ＧＦ（２2m）上の乗
算元を上記第一加算データと第四加算データとして出力
する一方で、ガロア体ＧＦ（２m ）上の第一の元と第二
の元との乗算を演算する場合には、ガロア体ＧＦ（２
m ）上の第一の元を第一入力データとして入力するとと
もに、ガロア体ＧＦ（２m ）上の第二の元を第二入力デ
ータとして入力することで、上記第一の元と第二の元と
を乗算したガロア体ＧＦ（２m ）上の乗算元を上記第一
乗算データとして出力し、これによりガロア体ＧＦ（２
2m）上の２つの元同士の乗算およびガロア体ＧＦ（２
m ）上の２つの元同士の乗算とを行うものである。
【００２４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による符
号化システムを示すブロック図である。この符号化シス
テムは、入力される入力データ情報と入力制御情報とを
別々に符号化して符号語フレームを生成し、これを伝送
あるいは記録し、且つ、その伝送あるいは記録された符
号語フレームの２ビット誤りを訂正しつつ復号して出力
データ情報や出力制御情報を再生し、これらを出力する
ものである。図において、１は上記入力データ情報およ
び入力制御情報が符号語フレームの順番に応じた順で入
力され、これらを別々に符号化して上記符号語フレーム
を構成するデータ符号語および制御符号語を生成する符
号化装置、２はこれらのデータ符号語および制御符号語
が入力され、２ビット誤りを訂正しつつこれらを別々に
復号してデータ情報や制御情報を再生する復号装置であ
る。
【００２５】上記符号化装置１は、データ情報にはガロ
ア体ＧＦ（２14）上の誤り訂正符号を付加してデータ符
号語を生成し、制御情報にはガロア体ＧＦ（２7 ）上の
誤り訂正符号を付加して制御符号語を生成するものであ
る。従って、例えばデータ情報が１６０００ビットで構
成されている場合、その誤り訂正符号にはガロア体ＧＦ
（２14）上の（１６０２８，１６０００）２ビット訂正
ＢＣＨ符号を適用するとともに、制御情報が４０ビット
で構成されている場合、その誤り訂正符号にはガロア体
ＧＦ（２7 ）上の（５４，４０）２ビット訂正ＢＣＨ符
号を適用するものである。なお、このガロア体ＧＦ（２
14）はガロア体ＧＦ（２7 ）の２次拡大体であり、ガロ
ア体ＧＦ（２7 ）はガロア体ＧＦ（２14）の部分体であ
る。
【００２６】復号装置２において、３は符号語フレーム
の順番に従ってデータ符号語および制御符号語が入力さ
れ、これら複数の異なるビット数の符号語における符号
化後に生じたランダム２ビット誤りを訂正しつつ復号化
し、この復号化したものをデータ復号語あるいは制御復
号語として出力する誤り訂正回路、４はこのデータ復号
語および制御復号語が入力され、それぞれに基づいて再
生した出力データ情報および出力制御情報を出力する出
力回路である。そして、この出力データ情報および出力
制御情報は、誤り訂正処理によりデータ符号語や制御符
号語と同一のビット列のデータ復号語あるいは制御復号
語が再生されていれば、入力データ情報および入力制御
情報と同一のビット列となる。
【００２７】なお、このような符号化システムをデジタ
ル無線通信システムに利用する場合には、上記データ符
号語や制御符号語をデジタル無線通信するように構成す
れば、その無線通信経路などにおける誤りを上記誤り訂
正回路３で訂正することができ、このようなデータ符号
化システムをデジタル磁気記録システムに利用する場合
には、上記データ符号語や制御符号語を磁気記録するよ
うに構成すれば、その磁気記録の際の誤りを上記誤り訂
正回路３で訂正することができる。
【００２８】次に動作について説明する。データ情報お
よび制御情報が入力されると、符号化装置１はデータ情
報にガロア体ＧＦ（２14）上の誤り訂正符号を付加して
データ符号語を生成し、制御情報にガロア体ＧＦ（２
7 ）上の誤り訂正符号を付加して制御符号語を生成し、
これらの符号語を符号語フレームとして出力する。
【００２９】ここで、符号語フレームがデータ情報１６
０００ビット、制御情報４０ビットにより構成され、デ
ータ情報、制御情報ともにランダムな２ビットエラーを
訂正可能に符号化する方法を説明する。データ符号語を
生成するに当たっては、まず、チェックビット「ｒ27，
ｒ26，…，ｒ1 ，ｒ0 」を求める。データ情報を１６０
００ビット「ｃ15999 ，ｃ15998 ，・・・，ｃ1 ，ｃ
0 」とするとともに、符号生成多項式を下記式４で与え
た場合、データ情報のチェックビットは下記式５により
得ることができる。また、この式５は下記式６のように
表記することもできる。そして、このチェックビットを
データ情報に追加することで、ガロア体ＧＦ（２14）上
の（１６０２８，１６０００）２ビット訂正ＢＣＨ符号
Ｃ１を生成することができる。なお、ガロア体Ｌ＝ＧＦ
（２14）の原始多項式はｘ14＋ｘ10＋ｘ6 ＋ｘ＋１で与
えることができる。
【００３０】 ｇ１（ｘ）＝（ｘ14＋ｘ10＋ｘ6 ＋ｘ＋１） （ｘ14＋ｘ8 ＋ｘ6 ＋ｘ5 ＋ｘ2 ＋ｘ＋１） ＝ｘ28＋ｘ24＋ｘ22＋ｘ19＋ｘ18＋ｘ15＋ｘ10＋ｘ9 ＋ｘ6 ＋ｘ5 ＋ｘ3 ＋１ ・・・式４ Ｒ１（ｘ）＝Ｃ１（ｘ）・ｘ28 ｍｏｄ ｇ１（ｘ） ・・・式５ Ｒ１（ｘ）＝ｒ27ｘ27＋ｒ26ｘ26＋…＋ｒ1 ｘ＋ｒ0 ・・・式６
【００３１】制御符号語を生成するに当たっては、ま
ず、チェックビット「ｓ13，ｓ12，…，ｓ1 ，ｓ0 」を
求める。制御情報を４０ビット「ｄ39，ｄ38，・・・，
ｄ1 ，ｄ0 」とするとともに、符号生成多項式を下記式
７で与えた場合、制御情報のチェックビットは下記式８
により得ることができる。また、この式８は下記式９の
ように表記することもできる。そして、このチェックビ
ットを制御情報に追加することで、ガロア体ＧＦ（２
7 ）上の（５４，４０）２ビット訂正ＢＣＨ符号Ｃ２を
生成する。なお、ガロア体Ｍ＝ＧＦ（２7 ）の原始多項
式はｘ7 ＋ｘ＋１で与えることができる。
【００３２】 ｇ２（ｘ）＝（ｘ7 ＋ｘ＋１）（ｘ7 ＋ｘ5 ＋ｘ3 ＋ｘ＋１） ＝ｘ14＋ｘ12＋ｘ10＋ｘ6 ＋ｘ5 ＋ｘ4 ＋ｘ3 ＋ｘ2＋１ ・・・式７ Ｒ２（ｘ）＝Ｃ２（ｘ）・ｘ14 ｍｏｄ ｇ２（ｘ） ・・・式８ Ｒ２（ｘ）＝ｓ13ｘ13＋ｓ12ｘ12＋…＋ｓ1 ｘ＋ｓ0 ・・・式９
【００３３】復号装置２はこの符号語フレームが入力さ
れると、その誤り訂正回路３がデータ符号語および制御
符号語の２ビット誤りを訂正してデータ復号語および制
御復号語を生成し、出力回路４は、それぞれの復号語の
情報部分を出力データ情報あるいは出力制御情報として
出力する。
【００３４】図２はこの発明の実施の形態１による誤り
訂正回路３の誤り訂正処理を示すフローチャートであ
る。図において、ＳＴ１はデータ符号語あるいは制御符
号語に基づいてシンドロームを演算するシンドローム生
成ステップ、ＳＴ２は上記シンドロームが入力され、こ
のシンドロームの値から誤りビット数を推定する誤りビ
ット数推定ステップ、ＳＴ３は上記誤りビット数に応じ
た多項式を選択するとともに、上記シンドロームの部分
体演算に基づいて演算される係数をその多項式に代入し
て誤り位置多項式を生成する誤り位置多項式生成ステッ
プ、ＳＴ４は上記誤り位置多項式の根を求めるチェーン
サーチステップ、ＳＴ５は上記根によって特定される上
記符号語の誤りビットを訂正する訂正実行ステップであ
る。
【００３５】次に、１６０００ビットのデータ情報の誤
り訂正符号にガロア体ＧＦ（２14）上の（１６０２８，
１６０００）２ビット訂正ＢＣＨ符号を適用し、且つ、
４０ビットの制御情報の誤り訂正符号にガロア体ＧＦ
（２7 ）上の（５４，４０）２ビット訂正ＢＣＨ符号を
適用して、これらの符号語に発生したランダム２ビット
誤りを訂正する場合を例に誤り訂正回路３の動作を詳細
に説明する。
【００３６】図３はこの発明の実施の形態１の誤り訂正
回路において、（１６０２８，１６０００）２ビット訂
正ＢＣＨ符号のシンドロームＳ１およびＳ３を求めるシ
ンドローム演算処理を示すフローチャートである。な
お、ここではこの符号を「ｒ16 027 ，ｒ16026 ，・・
・，ｒ2 ，ｒ1 ，ｒ0 」と表記する。但し、各ｒn は
「０」または「１」をとる２進数である。図において、
ＳＴ６は７ビットのデータを記憶することができる４つ
のレジスタＣ０，Ｃ１，Ｄ０，Ｄ１に初期値「０（＝０
００００００）」を代入するとともに、ループカウンタ
ｎに初期値「１６０２７」を代入する初期設定ステップ
である。なお、この４つのレジスタＣ０，Ｃ１，Ｄ０，
Ｄ１とシンドロームとは、Ｓ１＝Ｃ０＋Ｃ１β，Ｓ３＝
Ｄ０＋Ｄ１β（但し、βは多項式「ｘ2 ＋ｘ＋１」の根
である）の関係にある。
【００３７】ＳＴ７はレジスタＣ０とＤ０の値にｒn
（＝０または１）を加算するビット加算ステップ、ＳＴ
８はループカウンタｎの値が「０」になったか否かを判
断する終了判断ステップ、ＳＴ９は上記４つのレジスタ
の値同士を演算するとともにループカウンタｎの値を
「１」だけ減算する乗算処理ステップである。
【００３８】なお、上記乗算処理ステップＳＴ９におい
てγ118 ，γ105 ，γ33，γ85，γ 2 ，γ52はそれぞ
れ、原始多項式（ｘ7 ＋ｘ＋１）の根をγとした場合に
そのべき乗として表記されているガロア体ＧＦ（２7 ）
上の７ビットの元である。
【００３９】そして、ガロア体ＧＦ（２14）の原始多項
式（ｘ14＋ｘ10＋ｘ6 ＋ｘ＋１）の根をαとした場合、
このαとγとの間には「α＝γ118 ＋γ105 β、α3 ＝
γ85＋γ2 β」の関係が成立するので、このフローチャ
ートでは、上記（１６０２８，１６０００）２ビット訂
正ＢＣＨ符号を多項式表現「ｒ16027 ｘ16027 ＋ｒ16
026 ｘ16026 ＋・・・＋ｒ2 ｘ2 ＋ｒ1 ｘ＋ｒ0 」で表
記するとともに、その変数ｘにαあるいはα3 を代入す
る演算処理を行い、その演算結果をシンドロームＳ１，
Ｓ３として出力する処理と等価の処理を実行しているこ
とになる。
【００４０】また、（５４，４０）２ビット訂正ＢＣＨ
符号のシンドロームＳ１およびＳ３を求める場合には、
上記図３のフローチャートにおいて、ループカウンタｎ
の初期値を「５３」に変更するとともに、乗算処理ステ
ップＳＴ９においてＣ１とＤ１とを「０」に固定し、Ｃ
０にγを乗算、Ｄ０にγ3 を乗算すればよい。
【００４１】このように符号語のシンドロームＳ１とＳ
３とが求められたら、次に誤りビット数を推定する。具
体的には、Ｓ１とＳ３がともに「０」であるときは誤り
なしと推定し、復号処理を終了する。それ以外の場合に
は「Ｔ（判定式）＝Ｓ１3 ＋Ｓ３」を演算し、Ｔが
「０」の場合は１ビット誤りと推定し、「０」でない場
合は２ビット誤りと推定する。
【００４２】なお、この判定式を求める演算では、まず
Ｓ１2 を計算し、Ｓ１とＳ１2 よりＳ１3 を計算し、更
に、Ｓ１3 とＳ３とを加算すればよい。また、（１６０
２８，１６０００）２ビット訂正ＢＣＨ符号のシンドロ
ームＳ１およびＳ３の場合には、下記式１０に基づいて
部分体演算による加算演算を行い、下記式１１に基づい
て部分体演算による乗算演算を行えばよい。但し、これ
らの式において、Ａ０，Ａ１，Ｂ０，Ｂ１はそれぞれガ
ロア体ＧＦ（２7 ）上の部分体元であり、ガロア体ＧＦ
（２14）上の２つの元はこの部分体元を組み合わせて
（Ａ０＋Ａ１β）および（Ｂ０＋Ｂ１β）として表記さ
れている。
【００４３】 （Ａ０＋Ａ１β）＋（Ｂ０＋Ｂ１β）＝（Ａ０＋Ｂ０）＋（Ａ１＋Ｂ１）β ・・・式１０ （Ａ０＋Ａ１β）・（Ｂ０＋Ｂ１β）＝（Ａ０Ｂ０＋Ａ１Ｂ１） ＋［（Ａ０＋Ａ１）・（Ｂ０＋Ｂ１）＋Ａ０Ｂ０］β ・・・式１１
【００４４】そして、この推定した誤りビット数が
「１」である場合には下記式１２にシンドロームに基づ
いて計算可能な所定の係数を代入して誤り位置多項式を
生成し、この推定した誤りビット数が「２」である場合
には下記式１３にシンドロームに基づいて計算可能な所
定の係数を代入して誤り位置多項式を生成する。
【００４５】 ｘ＋Ｓ１ ・・・式１２ Ｓ１ｘ2 ＋Ｓ１2 ｘ＋（Ｓ１3 ＋Ｓ３） ・・・式１３
【００４６】図４はこの発明の実施の形態１の誤り訂正
回路において、（１６０２８，１６０００）２ビット訂
正ＢＣＨ符号にランダム２ビット誤りが発生したと推定
された場合における誤りビット位置の推定処理を示すフ
ローチャートである。図において、ＳＴ１０は上記式１
３の３つの係数（ｘ2 の係数、ｘの係数、ｘ0 （＝１）
の係数）を格納するために用意された６つの７ビットの
レジスタＥ０，Ｅ１，Ｆ０，Ｆ１，Ｇ０，Ｇ１にそれぞ
れの係数を代入すると共に、ループカウンタｎおよび誤
りビット位置フラグｉに「０」を代入する初期設定ステ
ップ、ＳＴ１１はレジスタＥ０，Ｆ０，Ｇ０の和および
レジスタＥ１，Ｆ１，Ｇ１の和を演算する総和演算ステ
ップ、ＳＴ１２はこの２つの総和が共に「０」であるか
否かを判断する根判定ステップである。そして、この根
判定ステップＳＴ１２において２つの総和が共に「０」
であると判断された場合のみ、この時のループカウンタ
ｎの値を誤りビット位置変数ＬＯＣ［ｉ］に格納する
（格納ステップＳＴ１３）と共に、誤りビット位置フラ
グｉを「１」だけインクリメントする（フラグインクリ
メントステップＳＴ１４）。
【００４７】ＳＴ１５はループカウンタｎの値が「１６
０２７」になったか否かを判断する終了判断ステップ、
ＳＴ１６は上記式１３に元αあるいはそのべき乗の元α
n を代入した場合の各項の値を演算すると共に、ループ
カウンタｎの値を「１」だけインクリメントする乗算処
理ステップである。具体的には、上記式１０や式１１の
部分体演算式を組み合わせて、Ｓ１が代入されたレジス
タＥ０，Ｅ１に対してα2 を乗算する演算を行うと共
に、Ｓ１2 が代入されたレジスタＦ０，Ｆ１に対してα
を乗算する演算を行う。
【００４８】なお、上記乗算処理ステップにおいて
γ66，γ83，γ109 ，γ118 ，γ105 ，γ33はそれぞ
れ、原始多項式（ｘ7 ＋ｘ＋１）の根をγとした場合に
そのべき乗として表記されているガロア体ＧＦ（２7 ）
上の７ビットの元である。また、ガロア体ＧＦ（２14）
の原始多項式（ｘ14＋ｘ10＋ｘ6 ＋ｘ＋１）の根をαと
した場合、このαとγとの間には「α＝γ118 ＋γ105
β、α2 ＝γ66＋γ83β」の関係が成立している。
【００４９】そして、このフローチャートでは、上記誤
り位置多項式にα，α2 ，・・・，α16027 を順次代入
し、その演算結果が「０」となる場合のαの係数を演算
処理を実行するものであり、この誤りビット位置変数Ｌ
ＯＣ［０］とＬＯＣ［１］に格納された値を係数とする
元αn がこの誤り位置多項式の根となり、しかも、その
値ｎが上記（１６０２８，１６０００）２ビット訂正Ｂ
ＣＨ符号において誤りが発生したビット位置（ｒn ）を
示すことになる。なお、このように誤り位置多項式に
α，α2 ，・・・，α16027 を順次代入することで誤り
ビット位置を推定する方法はチェーンサーチ方式による
推定方法と呼ばれている。
【００５０】なお、１ビット誤りと推定されたときに
は、Ｅ０＋Ｅ１β＝０、Ｆ０＋Ｆ１β＝１、Ｇ０＋Ｇ１
β＝Ｓ１となるように代入して同様に処理すれば誤りが
発生したビットの位置をＬＯＣ［０］に格納することが
できる。また、（５４，４０）２ビット訂正ＢＣＨ符号
の誤りビット位置を推定する場合には、上記図４のフロ
ーチャートにおいて、ループカウンタｎの終了判定値を
「５３」に変更するとともに、乗算処理ステップＳＴ９
においてＥ１，Ｆ１，Ｇ１を「０」に固定し、Ｅ０にγ
2 を乗算、Ｆ０にγを乗算すればよい。
【００５１】そして、このように誤りビット位置が推定
されたら誤り訂正回路３は、符号語の各ビットは「０」
または「１」しかとらないので、このＬＯＣ［０］やＬ
ＯＣ［１］に格納されたビット位置に「１」をＥＸＯＲ
加算（排他論理和加算）して誤りを訂正する。また、誤
り位置多項式根計算ステップＳＴ４において誤り位置が
検出されなかった場合には訂正不可として受信した符号
語をそのまま出力する。
【００５２】以上の一連の処理により、この発明の実施
の形態１による復号装置２はランダム２ビット誤りを訂
正してデータ復号語および制御復号語を生成し、これに
基づいて制御情報およびデータ情報を再生することがで
きる。
【００５３】次にこの発明の実施の形態１のように、ガ
ロア体ＧＦ（ｑm×n）上の元（符号語）同士の演算を、
ガロア体ＧＦ（ｑm ）の乗算テーブルと、ガロア体ＧＦ
（ｑ m×n）上の演算をガロア体ＧＦ（ｑm ）上の演算に
変換するための部分体演算式の組み合わせとを用いて還
元した部分体演算として行うことができ、しかも、この
ような誤り訂正方法の一連の処理においてはその部分体
演算における１つの部分体に関する演算のみを実施する
ことで好適に処理を行うことができる理由について、Ｇ
Ｆ（２14）とＧＦ（２7 ）との関係を例に説明する。
【００５４】ＧＦ（２14）の基底は一般的に多項式基底
｛α13，α12，α11，α10，α9 ，α8 ，α7 ，α6 ，
α5 ，α4 ，α3 ，α2 ，α，１｝が用いられる。ここ
でαはガロア体ＧＦ（２14）の原始多項式（ｘ14＋ｘ10
＋ｘ6 ＋ｘ＋１）の根（１４ビット）である。そして、
このように基底をとった場合、このガロア体ＧＦ
（２ 14）上の全ての元は、この１４個の基本となる元の
線形結合｛（ａ13α13＋ａ12α12＋ａ11α11＋ａ10α10
＋ａ9 α9 ＋ａ8 α8 ＋ａ7 α7 ＋ａ6 α6 ＋ａ5 α 5
＋ａ4 α4 ＋ａ3 α3 ＋ａ2 α2 ＋ａ1 α＋ａ0 ）但
し、ａn は「１」または「０」｝によって表わすことが
可能となり、このような基底を前提としてその線形結合
における１４個の元の係数（ａ13，ａ12，ａ11，ａ10，
ａ9 ，ａ8 ，ａ7，ａ6 ，ａ5 ，ａ4 ，ａ3 ，ａ2 ，ａ1
，ａ0 ）をとって１４ビットのデータでもってこのガ
ロア体ＧＦ（２14）上の全ての元を表現することが可能
となる。ちなみに、従来の誤り訂正回路では、このよう
な多項式基底における乗算テーブルを用いて２つの元の
乗算値を演算している。
【００５５】これに対して、この実施の形態１に代表さ
れるように今回の発明では、ガロア体ＧＦ（２14）を表
現するために｛βγ6 ，βγ5 ，βγ4 ，βγ3 ，βγ
2 ，βγ，β，γ6 ，γ5 ，γ4 ，γ3 ，γ2 ，γ，
１｝といった特殊な基底を用いる。ここで、γはＧＦ
（２7 ）の原始多項式（ｘ7 ＋ｘ＋１）の根であり、
「γ 6 ，γ5 ，γ4 ，γ3 ，γ2 ，γ，１」はＧＦ（２
7 ）の多項式基底である。また、βは多項式（ｘ2 ＋ｘ
＋１）の根である。そして、このβはβ3 ＝１を満た
し、上記ガロア体ＧＦ（２7 ）に属さないため、上記特
殊な基底によりガロア体ＧＦ（２14）上の全ての元を生
成することが可能となる。
【００５６】そして、ガロア体ＧＦ（２14）はただ一つ
しか存在しないことは数学的に証明されているので、こ
の２つの基底により生成されるガロア体ＧＦ（２14）は
実際には同一のものであり、その関係からすれば下記ガ
ロア体ＧＦ（２14）の元は一般にガロア体ＧＦ（２7 ）
の元Ａ０、Ａ１を用いて「Ａ０＋Ａ１β」と表現するこ
とができ、それぞれの元同士を１対１対応で対応づける
ことができる。
【００５７】また、下記式１４や式１５に例示するよう
に、ガロア体ＧＦ（２14）の元同士の四則演算も上記元
同士の対応関係に基づいて部分体ＧＦ（２7 ）の元同士
の四則演算に還元することができ、しかも、それにより
得られた演算結果も対応づけが維持される。そして、下
記式１４や式１５から明らかなように、βに関する演算
を行わなければ、部分体ＧＦ（２7 ）の元同士の四則演
算のみを実施することで、ガロア体ＧＦ（２14）の元同
士の四則演算を等価的に実施することができ、この実施
の形態１ではこのような部分体のみの四則演算を行えば
済むように、複数の演算結果を用いて誤り推定、誤りビ
ット位置推定などにおける判断処理を行っている。
【００５８】 （Ａ０＋Ａ１β）＋（Ｂ０＋Ｂ１β）＝（Ａ０＋Ｂ０）＋（Ａ１＋Ｂ１）β ・・・式１４ （Ａ０＋Ａ１β）（Ｂ０＋Ｂ１β）＝（Ａ０Ｂ０＋Ａ１Ｂ１） ＋［（Ａ０＋Ａ１）（Ｂ０＋Ｂ１）＋Ａ０Ｂ０］β ・・・式１５
【００５９】なお、上記図３や図４などの乗算ステップ
において、γ118 ，γ105 ，γ85，γ2 ，γ66，γ83な
どの部分体ＧＦ（２7 ）の元を用いているのは、上述し
た元同士の対応関係に基づくものであり、「α＝γ118
＋γ105 β」、「α3 ＝γ85＋γ2 β」、「α2 ＝γ66
＋γ83β」などの関係を利用して、ガロア体ＧＦ
（２ 14）上でのα、α2 、α3 などを乗算する演算を部
分体演算に還元するためである。つまり、ガロア体ＧＦ
（２14）の基底を、ガロア体ＧＦ（２7 ）の多項式基底
とこのガロア体ＧＦ（２7 ）に属さない根βとで構成し
た場合に定義される部分体演算式の組み合わせに基づい
て、ガロア体ＧＦ（２7 ）の乗算テーブルを用いてシン
ドローム演算、誤りビット数推定および誤りビット位置
推定を行うためである。
【００６０】以上のように、この実施の形態１によれ
ば、符号語フレームを構成するデータ情報と制御情報と
に対して別々に誤り訂正符号を付加してデータ符号語お
よび制御符号語を生成する符号化方法において、データ
情報と制御情報とのうちのいずれか小さい情報系列には
ガロア体ＧＦ（ｑm ）上の誤り訂正符号を付加するとと
もに、いずれか大きい情報系列にはガロア体ＧＦ（ｑ
m×n）（但し、ｍ，ｎ，ｑは整数）上の誤り訂正符号を
付加するので、復号装置２においては、部分体演算に還
元した演算処理を実施することで大きい情報系列の符号
語をガロア体ＧＦ（ｑm ）に基づく部分体演算にて演算
するので、データ符号語および制御符号語をともに当該
部分体演算にて共通に復号処理することができる。
【００６１】この実施の形態１によれば、ガロア体ＧＦ
（ｑm ）上の誤り訂正符号を付加されてなる第一の符号
語に関しては、ガロア体ＧＦ（ｑm ）の乗算テーブルを
用いてシンドローム演算、誤りビット数推定および誤り
ビット位置推定を行い、この推定された誤りビット位置
を訂正して第一の符号語に基づく情報を復号する一方
で、ガロア体ＧＦ（ｑm×n）上の誤り訂正符号を付加さ
れてなる第二の符号語に関しては、ガロア体ＧＦ（ｑ
m×n）の基底を、ガロア体ＧＦ（ｑm ）の多項式基底と
このガロア体ＧＦ（ｑm ）に属さない根とで構成した場
合に定義される部分体演算式の組み合わせに基づいて、
ガロア体ＧＦ（ｑm ）の乗算テーブルを用いてシンドロ
ーム演算、誤りビット数推定および誤りビット位置推定
を行い、この推定された誤りビット位置を訂正して第二
の符号語に基づく情報を復号するので、データ符号語お
よび制御符号語をともに当該部分体演算にて共通に復号
処理することができる。
【００６２】従って、例えば制御情報とデータ情報とに
同一のガロア体上の符号を適用した場合のようにビット
数が少ない制御情報のチェックビット数が倍増してしま
うようなこともなく、復号装置２におけるガロア体の乗
算テーブルの規模を削減することができ、符号化効率の
悪化を招くことなく小さな回路規模において、別々に符
号化された異なるビット数の複数の情報の符号語を復号
化することができ、しかも、その回路規模の削減にとも
なって演算周期の高速化などを図ることができる効果が
ある。
【００６３】例えば１６０００ビットのデータ情報と４
０ビットの制御情報とをランダムな２ビットエラーを訂
正可能なように符号化する場合には、従来においてはガ
ロア体ＧＦ（２14）の乗算に用いるガロア体演算テーブ
ル（２28ワード×１４ビット）とガロア体ＧＦ（２6 ）
の乗算に用いるガロア体演算テーブル（２12ワード×６
ビット）との和の記憶容量を確保することが必要となっ
てしまっていたが、ガロア体ＧＦ（２7 ）の乗算に用い
るガロア体演算テーブル（２14ワード×７ビット）だけ
の記憶容量（約１／２15以下）を確保すれば済み、これ
らのテーブルを記憶する記憶素子の回路規模を格段に削
減することができる効果がある。また、当然にアドレッ
シング範囲が狭まることによって、このガロア体演算テ
ーブルを用いた演算処理も実質的に高速化されることに
なる。
【００６４】実施の形態２．図５はこの発明の実施の形
態２による復号装置を示すブロック図である。図におい
て、５はデータ符号語と制御符号語とが符号語フレーム
の順番に従って１ビットずつ入力され、各符号語の入力
が終了した時点においてそれぞれの符号語のシンドロー
ムＳ１，Ｓ３を出力するシンドローム生成回路、６はこ
のシンドロームＳ１，Ｓ３の値から誤りビット数を推定
して誤りビット数情報を出力する誤りビット数推定回
路、７は上記誤りビット数情報に応じた多項式を選択す
るとともに、上記シンドロームＳ１，Ｓ３に基づいて演
算される係数をその多項式に代入して誤り位置多項式を
生成する誤り位置多項式生成回路、８はこの誤り位置多
項式の根を求めるチェーンサーチ回路、９は根によって
特定される上記符号語の誤りビットを訂正する訂正実行
回路、１０はチェーンサーチ回路８から根に関する情報
が出力されるまでの間上記シンドローム生成回路５に入
力された各符号語を保持する遅延回路である。
【００６５】図６はこの発明の実施の形態２によるシン
ドローム生成回路５を示すブロック図である。図におい
て、１１は１４ビットの記憶容量を有するＳ１記憶回
路、１２はこのＳ１記憶回路１１に記憶されているビッ
ト列にガロア体ＧＦ（２14）の生成多項式の根αを乗算
するα乗算回路、１３はこのＳ１記憶回路１１に記憶さ
れているビット列にガロア体ＧＦ（２7 ）の生成多項式
の根γを乗算するγ乗算回路、１４はこの２つの乗算回
路１２，１３の出力のうちの一方を符号語に応じて選択
するＳ１セレクタ、１５はこのＳ１セレクタ１４により
選択された出力に、新たに入力されるビットを加算して
上記Ｓ１記憶回路１１に出力する加算回路である。
【００６６】また、１６は１４ビットの記憶容量を有す
るＳ３記憶回路、１７はこのＳ３記憶回路１６に記憶さ
れているビット列にガロア体ＧＦ（２14）上の元α3 を
乗算するα3 乗算回路、１８はこのＳ３記憶回路１６に
記憶されているビット列にガロア体ＧＦ（２7 ）上の元
γ3 を乗算するγ3 乗算回路、１９はこの２つの乗算回
路１７，１８の出力のうちの一方を符号語に応じて選択
するＳ３セレクタ、２０はこのＳ３セレクタ１９により
選択された出力に、新たに入力されるビットを加算して
上記Ｓ３記憶回路１６に出力する加算回路である。
【００６７】図７はこの発明の実施の形態２によるチェ
ーンサーチ回路８を示すブロック図である。図におい
て、２１は初期値としてＳ１2 が代入される１４ビット
の記憶容量を有する第二項記憶回路、２２はこの第二項
記憶回路２１に記憶されているビット列にガロア体ＧＦ
（２14）の生成多項式の根αを乗算するα乗算回路、２
３はこの第二項記憶回路２１に記憶されているビット列
にガロア体ＧＦ（２7 ）の生成多項式の根γを乗算する
γ乗算回路、２４はこの２つの乗算回路２２，２３の出
力のうちの一方を符号語に応じて選択して第二項記憶回
路２１へ出力する第二項セレクタである。
【００６８】また、２５は初期値としてＳ１が代入され
る１４ビットの記憶容量を有する第一項記憶回路、２６
はこの第一項記憶回路２５に記憶されているビット列に
ガロア体ＧＦ（２14）上の元α2 を乗算するα2 乗算回
路、２７はこの第一項記憶回路２５に記憶されているビ
ット列にガロア体ＧＦ（２7 ）上の元γ2 を乗算するγ
2 乗算回路、２８はこの２つの乗算回路２６，２７の出
力のうちの一方を符号語に応じて選択して第一項記憶回
路２５へ出力する第一項セレクタである。
【００６９】更に、２９は第一項記憶回路２５に記憶さ
れている値と第二項記憶回路２１に記憶されている値と
の和、つまり上記式４の第一項と第二項との和を演算し
て加算値を出力する加算回路、３０はこの加算値の値が
当該式４の第三項、つまり「Ｔ＝Ｓ１3 ＋Ｓ３」に等し
いか否か判断する判定回路である。この判定回路３０
は、第一項と第二項との加算値と「Ｔ＝Ｓ１3 ＋Ｓ３」
とが等しいときのαあるいはγの乗算回数が誤りビット
位置として出力される。
【００７０】図８はこの発明の実施の形態２において、
上記α乗算回路１２，２２、α2 乗算回路２６、α3 乗
算回路１７などのガロア体ＧＦ（２14）上の元同士の乗
算を行う場合にも、上記γ乗算回路１３，２３、γ2 乗
算回路２７、γ3 乗算回路１８などのガロア体ＧＦ（２
7 ）上の元同士の乗算を行う場合にも用いることができ
る乗算回路を示すブロック図である。図において、３１
は７ビットのデータを第一入力データとして記憶する第
一入力レジスタ、３２は７ビットのデータを第二入力デ
ータとして記憶する第二入力レジスタ、３３は第一入力
データおよび第二入力データのビット加算演算を行って
第一加算データを出力する第一ビット加算器、３４は第
一入力データ、第二入力データおよび第一加算データの
うちの１つを選択して第一選択データとして出力する第
一セレクタである。
【００７１】また、３５は７ビットのデータを第三入力
データとして記憶する第三入力レジスタ、３６は７ビッ
トのデータを第四入力データとして記憶する第四入力レ
ジスタ、３７は第三入力データおよび第四入力データの
ビット加算演算を行って第二加算データを出力する第二
ビット加算器、３８は第三入力データ、第四入力データ
および第二加算データのうちの１つを選択して第二選択
データとして出力する第二セレクタ、３９は第一選択デ
ータおよび第二選択データが入力され、ガロア体ＧＦ
（２7 ）の乗算テーブルに対応するゲート回路を備え、
これら２つの入力データ同士を乗算して乗算データを出
力するガロア体ＧＦ（２m ）乗算器である。
【００７２】更に、４０は７ビットのデータを第一出力
データとして記憶する第一出力レジスタ、４１は７ビッ
トのデータを第二出力データとして記憶する第二出力レ
ジスタ、４２は乗算データと第一出力データが入力さ
れ、これらのビット加算演算を行って第三加算データと
して出力する第三ビット加算器、４３は乗算データと第
二出力データが入力され、これらのビット加算演算を行
って第四加算データとして出力する第四ビット加算器、
４４は第三加算データを上記第一出力レジスタ４０に入
力する第一スイッチ、４５は第四加算データを上記第二
出力レジスタ４１に入力する第二スイッチである。
【００７３】そして、ガロア体ＧＦ（２14）上の第一の
元を「Ｈ０＋Ｈ１β」、第二の元を「Ｊ０＋Ｊ１β」
（但し、Ｈ０，Ｈ１，Ｊ０，Ｊ１は部分体ＧＦ（２7 ）
上の7ビットの元）とした場合、まず、Ｈ０を第一入力
レジスタ３１、Ｈ１を第二入力レジスタ３２、Ｊ０を第
三入力レジスタ３５、Ｊ１を第四入力レジスタ３６に記
憶させると共に、第一出力レジスタ４０および第二出力
レジスタ４１それぞれに７ビットの「０」を代入する。
【００７４】このような初期設定が行われた後は、ま
ず、第一セレクタ３４に第一入力データＨ０を選択さ
せ、第二セレクタ３８に第三入力データＪ０を選択さ
せ、第一スイッチ４４および第二スイッチ４５を閉じ
て、第一入力データＨ０と第三入力データＪ０との乗算
を行い、この乗算結果を第一出力レジスタ４０および第
二出力レジスタ４１に記憶させる。次に、第一セレクタ
３４に第二入力データＨ１を選択させ、第二セレクタ３
８に第四入力データＪ１を選択させ、第一スイッチ４４
を閉じ、更に、第二スイッチ４５を開いて、第二入力デ
ータＨ１と第四入力データＪ１との乗算を行い、更にこ
の乗算結果と第一出力レジスタ４０に記憶されている上
記乗算結果とを第三ビット加算器４２で加算し、この演
算結果を第一出力レジスタ４０に記憶させる。最後に、
第一セレクタ３４に第一加算データ（Ｈ０＋Ｈ１）を選
択させ、第二セレクタ３８に第二加算データ（Ｊ０＋Ｊ
１）を選択させ、第二スイッチ４５を閉じ、更に、第一
スイッチ４４を開いて、第一加算データ（Ｈ０＋Ｈ１）
と第二加算データ（Ｊ０＋Ｊ１）との乗算を行い、更に
この乗算結果と第二出力レジスタ４１に記憶されている
上記乗算結果とを第四ビット加算器４３で加算し、この
演算結果を第二出力レジスタ４１に記憶させる。これに
より、ガロア体ＧＦ（２14）上の第一の元と第二の元と
の乗算演算を部分体ＧＦ（２7 ）上の演算のみで実施す
ることができる。また、上記演算結果をガロア体ＧＦ
（２14）上の元として表記すると「Ｋ０＋Ｋ１β」（但
し、Ｋ０は第一出力レジスタ４０に記憶されている７ビ
ットのデータ、Ｋ１は第二出力レジスタ４１に記憶され
ている７ビットのデータである）となる。なお、上記３
つの乗算演算の順番は他の順番であっても当然に同一の
演算結果を得ることができる。
【００７５】また、ガロア体ＧＦ（２7 ）上の第一の元
と第二の元との乗算を演算する場合には、第一入力レジ
スタ３１と第三入力レジスタ３５にこれらの元を入力す
ると共に、第一セレクタ３４に第一入力データＨ０を選
択させ、第二セレクタ３８に第三入力データＪ０を選択
させ、第一スイッチ４４を閉じ、更に、第二スイッチ４
５を開いて、第一入力データと第三入力データとの乗算
データを第一出力レジスタに記憶させればよい。
【００７６】なお、このガロア体ＧＦ（２7 ）乗算器３
９に必要なゲート数は高々約２００ゲート程度である。
これは従来においては約１２５０ゲートにもなっていた
ことからすれば、１／６以上の回路規模の削減効果とな
る。これ以外の構成は実施の形態１と同様であり説明を
省略する。
【００７７】次に動作について説明する。データ符号語
あるいは制御符号語の１ビット目が入力されると、シン
ドローム生成回路５は、その１ビット目の値にそれぞれ
の加算回路１５，２０において「０」を加算してこれを
それぞれの記憶回路１１，１６に記憶し、それぞれの乗
算回路１２，１３，１７，１８は対応する記憶回路１
１，１６に記憶された１４ビットの値に対して元α，α
3 ，γ，γ3 を乗算する。なお、実際には図８に示す乗
算回路を用いてこれらの元を演算している。そして、こ
のシンドローム生成回路５はこれらの符号語の１ビット
が入力されるたびに上記動作を繰り返し、当該符号語の
最後のビット（つまり１６０２８番目のビット）が入力
されると、当該符号語のシンドロームＳ１がＳ１記憶回
路１１に、シンドロームＳ３がＳ３記憶回路１６に記憶
されることになり、これらを当該符号語のシンドローム
Ｓ１，Ｓ３として出力する。
【００７８】このように符号語に対応するシンドローム
Ｓ１およびＳ３が出力されると、誤りビット数推定回路
６は実施の形態１と同様に、当該２つのシンドロームＳ
１，Ｓ３の値に基づいて誤りビット数を推定し、誤りが
推定された場合には、誤り位置多項式生成回路７は実施
の形態１と同様に、この２つのシンドロームＳ１，Ｓ３
に基づく係数が代入された誤り位置多項式（上記式３あ
るいは式４）を生成する。
【００７９】チェーンサーチ回路８は、この誤り位置多
項式の第二項ｘの係数を第二項記憶回路２１に記憶させ
るとともに誤り位置多項式の第一項ｘ2 の係数を第一項
記憶回路２５に記憶させ、上記符号語に対応する各乗算
回路２２，２３，２６，２７の出力がこれらの各記憶回
路２１，２５に入力されるように２つのセレクタ２４，
２８を切り替える。このような初期設定の後、４つの乗
算回路２２，２３，２６，２７はそれぞれが対応する各
記憶回路２１，２５の値に所定の元を乗算し、上記各セ
レクタ２４，２８により選択された演算結果がそれぞれ
の記憶回路２１，２５に上書きされる。なお、実際には
図８に示す乗算回路を用いてこれらの元の乗算を演算し
ている。そして、この乗算動作を上記符号語の符号長分
だけ繰り返し、その間に加算回路２９から出力される値
が誤り位置多項式の第三項（Ｔ＝Ｓ１3 ＋Ｓ３）に等し
い値となると、判定回路３０はそのときのαあるいはγ
の乗算回数を根（誤りビット位置）として出力する。
【００８０】そして、遅延回路１０はこれら一連の演算
が終了するまで上記符号語の全てのビットを保持し、訂
正実行回路９は上記根（誤りビット位置）に示されたビ
ットに“１”をＥＸＯＲ加算して誤りを訂正する。な
お、誤り位置が検出されなかった場合には訂正不可とし
て受信語をそのまま出力する。これ以外の動作は実施の
形態１と同様であり説明を省略する。
【００８１】以上のように、この実施の形態２によれ
ば、１６０００ビットのデータ情報と４０ビットの制御
情報とをランダムな２ビットエラーを訂正可能なように
符号化した場合には従来においてはガロア体ＧＦ
（２14）の乗算回路の約１１００ゲートとガロア体ＧＦ
（２6 ）の乗算回路の約１５０ゲートとの和、すなわち
約１２５０ゲートもの回路規模が必要であったものが、
ガロア体ＧＦ（２7 ）の乗算回路の約２００ゲートだけ
の回路規模までに（１／６以下に）削減することができ
る効果がある。また、当然にゲート数が１／６以下まで
に削減されるので、この乗算回路における遅延量も格段
に削減されることになる効果がある。
【００８２】実施の形態３．図９はこの発明の実施の形
態３において、ガロア体ＧＦ（２14）上の元同士の乗
算、および、ガロア体ＧＦ（２7 ）上の元同士の乗算に
用いることができる乗算回路を示すブロック図である。
図において、４６は７ビットの第一入力データと７ビッ
トの第二入力データとが入力され、これら２つの入力デ
ータ同士を乗算して第一乗算データを出力する第一ガロ
ア体ＧＦ（２m ）乗算器、４７は７ビットの第三入力デ
ータと７ビットの第四入力データとが入力され、これら
２つの入力データ同士を乗算して第二乗算データを出力
する第二ガロア体ＧＦ（２m ）乗算器、４８は第一乗算
データと第二乗算データとのビット加算を第一加算デー
タとして出力する第一加算器、４９は第一乗算データと
第一加算データとが入力され、これらのうちの一方を選
択して出力するセレクタである。
【００８３】また、５０は第一入力データと第三入力デ
ータとが入力され、これらのビット加算演算を行って第
二加算データを出力する第二ビット加算器、５１は第二
入力データと第四入力データとが入力され、これらのビ
ット加算演算を行って第三加算データを出力する第三ビ
ット加算器、５２は第二加算データと第三加算データと
が入力され、これら２つを乗算して第三乗算データを出
力する第三ガロア体ＧＦ（２m ）乗算器、５３は第三乗
算データと上記第二乗算データとが入力され、これらの
ビット加算演算を行って第四加算データを出力する第四
ビット加算器である。これ以外の構成は実施の形態２と
同様であり説明を省略する。
【００８４】次に動作について説明する。ガロア体ＧＦ
（２14）上の第一の元と第二の元との乗算を演算する場
合には、その第一の元を「Ｈ０＋Ｈ１β」、第二の元を
「Ｊ０＋Ｊ１β」（但し、Ｈ０，Ｈ１，Ｊ０，Ｊ１は部
分体ＧＦ（２7 ）上の7ビットの元）とすると、Ｈ０を
第一入力データとして、Ｈ１を第三入力データとして、
Ｊ０を第二入力データとして、Ｊ１を第四入力データと
して入力する。また、セレクタ４９は第一加算器４８の
出力を選択させる。すると、このセレクタ４９からは
「Ｈ０Ｊ０＋Ｈ１Ｊ１」が出力され、且つ、第四ビット
加算器５３からは「Ｈ１Ｊ１＋（Ｈ０＋Ｈ１）・（Ｊ０
＋Ｊ１）」が出力されることになる。
【００８５】また、ガロア体ＧＦ（２7 ）上の第一の元
と第二の元との乗算を演算する場合には、その第一の元
を第一入力データとして、第二の元を第二入力データと
して入力するとともに、セレクタ４９には第一ガロア体
ＧＦ（２7 ）乗算器４６の出力を選択させればよい。こ
れにより、セレクタ４９の出力を上記第一の元と第二の
元との乗算元とすることができる。これ以外の動作は実
施の形態２と同様であり説明を省略する。
【００８６】以上のように、この実施の形態３によれ
ば、１６０００ビットのデータ情報と４０ビットの制御
情報とをランダムな２ビットエラーを訂正可能なように
符号化した場合には従来においてはガロア体ＧＦ
（２14）の乗算器の約１１００ゲートとガロア体ＧＦ
（２6 ）の乗算器の約１５０ゲートとの和、すなわち約
１２５０ゲートもの回路規模が必要であったものが、ガ
ロア体ＧＦ（２7 ）の乗算器３つ分程度（約６００ゲー
ト）の回路規模までに削減することができる効果があ
る。
【００８７】また、全ての乗算器４６，４７，５２が部
分体演算式に基づく構造に構成されているので、同時に
全ての演算処理を実施することができ、単に各乗算器１
つ１つのゲート数が削減されたことによる遅延時間の削
減効果のみならず、１度の演算処理で部分体演算に還元
した乗算処理を実施することができるので、実質的には
従来よりも高速に乗算処理を実施することが可能となる
効果がある。
【００８８】
【発明の効果】以上のように、この発明によれば、デー
タ情報と制御情報とに対して別々に誤り訂正符号を付加
してデータ符号語および制御符号語を生成する符号化方
法において、データ情報と制御情報とのうちのいずれか
小さい情報系列にはガロア体ＧＦ（ｑm ）上の誤り訂正
符号を付加するとともに、いずれか大きい情報系列には
ガロア体ＧＦ（ｑm×n）（但し、ｍ，ｎ，ｑは整数）上
の誤り訂正符号を付加するので、復号装置においては、
部分体演算に還元した演算処理を実施することで大きい
情報系列の符号語をガロア体ＧＦ（ｑm ）に基づく部分
体演算にて演算することができるので、データ符号語お
よび制御符号語をともに当該部分体演算にて共通に復号
処理することができる。従って、復号装置におけるガロ
ア体の乗算テーブルや乗算処理回路の規模を削減しつ
つ、その分演算周期の高速化などを図ることができる効
果がある。
【００８９】よって、例えば制御情報とデータ情報とに
同一のガロア体上の符号を適用した場合のように制御情
報に基づく符号語におけるチェックビット数が倍増して
しまうようなこともないので、符号化効率の悪化を招く
ことなく小さな回路規模において、別々に符号化された
異なるビット数の複数の情報の符号語を復号化すること
ができる効果がある。
【００９０】この発明によれば、ガロア体ＧＦ（ｑm ）
上の誤り訂正符号を付加されてなる第一の符号語と、ガ
ロア体ＧＦ（ｑm×n）上の誤り訂正符号を付加されてな
る第二の符号語とが入力され、それぞれの符号語に関す
るシンドロームを演算するシンドローム演算方法におい
て、ガロア体ＧＦ（ｑm ）の乗算テーブルを用いて、第
一の符号語を多項式表現したものに当該ガロア体ＧＦ
（ｑm ）の原始多項式の根をべき乗したものを代入する
演算を実行して第一の符号語のシンドロームを演算し、
ガロア体ＧＦ（ｑm×n）の基底を、ガロア体ＧＦ（ｑ
m ）の多項式基底とこのガロア体ＧＦ（ｑm ）に属さな
い根とで構成した場合に定義される部分体演算式の組み
合わせに基づいて、ガロア体ＧＦ（ｑm ）の乗算テーブ
ルを用いて、第二の符号語を多項式表現したものに当該
ガロア体ＧＦ（ｑm×n）の原始多項式の根をべき乗した
ものを代入する演算を実行して第二の符号語のシンドロ
ームを演算するので、部分体演算に還元した演算処理を
実施することで大きい情報系列の符号語をガロア体ＧＦ
（ｑm ）に基づく部分体演算にてシンドロームを演算す
ることができるので、データ符号語および制御符号語の
シンドロームを演算する際に、当該部分体演算にて共通
に復号処理することができる効果がある。
【００９１】この発明によれば、ガロア体ＧＦ（ｑm ）
上の誤り訂正符号を付加されてなる第一の符号語の複数
の第一のシンドロームと、ガロア体ＧＦ（ｑm×n）上の
誤り訂正符号を付加されてなる第二の符号語の複数の第
二のシンドロームとが入力され、それぞれの符号語に関
する誤りビット数を推定する誤りビット数推定方法にお
いて、いずれの第一のシンドロームの値が「０」であれ
ば第一の符号語に誤りは無しと推定する一方で、それ以
外の場合にはガロア体ＧＦ（ｑm ）の乗算テーブルを用
いて複数の第一のシンドローム同士の演算を行って第一
の符号語の判定式を演算し、更にこの判定式の値に応じ
て誤りビット数を推定し、いずれの第二のシンドローム
の値が「０」であれば第二の符号語に誤りは無しと推定
する一方で、それ以外の場合にはガロア体ＧＦ
（ｑm×n）の基底を、ガロア体ＧＦ（ｑm）の多項式基
底とこのガロア体ＧＦ（ｑm ）に属さない根とで構成し
た場合に定義される部分体演算式の組み合わせに基づい
て、ガロア体ＧＦ（ｑm ）の乗算テーブルを用いて、複
数の第二のシンドローム同士の演算を行って第二の符号
語の判定式を演算し、更にこの判定式の値に応じて誤り
ビット数を推定するので、データ符号語および制御符号
語の誤りビット数を演算する際に、当該部分体演算にて
共通に復号処理することができる効果がある。
【００９２】この発明によれば、ガロア体ＧＦ（ｑm ）
上の誤り訂正符号を付加されてなる第一の符号語の誤り
位置多項式と、ガロア体ＧＦ（ｑm×n）上の誤り訂正符
号を付加されてなる第二の符号語の誤り位置多項式とが
入力され、それぞれの誤り位置多項式の根を演算するこ
とで誤りビット位置を推定する誤りビット位置推定方法
において、第一の符号語の誤り位置多項式にガロア体Ｇ
Ｆ（ｑm ）上の元を順次代入し、その代入値が「０」と
なったときの元に対応する原始多項式の根のべき乗数を
誤りビット位置と推定し、ガロア体ＧＦ（ｑm×n）の基
底を、ガロア体ＧＦ（ｑm ）の多項式基底とこのガロア
体ＧＦ（ｑm ）に属さない根とで構成した場合に定義さ
れる部分体演算式の組み合わせに基づいて、ガロア体Ｇ
Ｆ（ｑm）の乗算テーブルを用いて、第二の符号語の誤
り位置多項式にガロア体ＧＦ（ｑ m×n）上の元を順次代
入し、その代入値が「０」となったときの元に対応する
原始多項式の根のべき乗数を誤りビット位置と推定する
ので、データ符号語および制御符号語の誤りビット位置
を演算する際に、当該部分体演算にて共通に復号処理す
ることができる効果がある。
【００９３】この発明によれば、ガロア体ＧＦ（ｑm ）
上の誤り訂正符号を付加されてなる第一の符号語と、ガ
ロア体ＧＦ（ｑm×n）上の誤り訂正符号を付加されてな
る第二の符号語とが入力され、それぞれの符号語に基づ
いてそれぞれの情報を復号する復号方法において、第一
の符号語に関しては、ガロア体ＧＦ（ｑm ）の乗算テー
ブルを用いてシンドローム演算、誤りビット数推定およ
び誤りビット位置推定を行い、この推定された誤りビッ
ト位置を訂正して第一の符号語に基づく情報を復号し、
第二の符号語に関しては、ガロア体ＧＦ（ｑm×n）の基
底を、ガロア体ＧＦ（ｑm ）の多項式基底とこのガロア
体ＧＦ（ｑm ）に属さない根とで構成した場合に定義さ
れる部分体演算式の組み合わせに基づいて、ガロア体Ｇ
Ｆ（ｑm）の乗算テーブルを用いてシンドローム演算、
誤りビット数推定および誤りビット位置推定を行い、こ
の推定された誤りビット位置を訂正して第二の符号語に
基づく情報を復号するので、データ符号語および制御符
号語をともに当該部分体演算にて共通に復号処理するこ
とができる効果がある。従って、復号装置におけるガロ
ア体の乗算テーブルや乗算処理回路の規模を削減しつ
つ、その分演算周期の高速化などを図ることができる効
果がある。
【００９４】よって、例えば制御情報とデータ情報とに
同一のガロア体上の符号を適用した場合のように制御情
報に基づく符号語におけるチェックビット数が倍増して
しまうようなこともないので、符号化効率の悪化を招く
ことなく小さな回路規模において、別々に符号化された
異なるビット数の複数の情報の符号語を復号化すること
ができる効果がある。
【００９５】この発明によれば、ガロア体ＧＦ（ｑm ）
上の誤り訂正符号を付加されてなる第一の符号語と、ガ
ロア体ＧＦ（ｑm×n）上の誤り訂正符号を付加されてな
る第二の符号語とが入力され、それぞれの符号語に関し
てシンドローム演算、誤りビット数推定および誤りビッ
ト位置推定を行い、この推定された誤りビット位置を訂
正してそれぞれの符号語に基づく情報を復号する復号装
置において、第一の符号語に関しては、ガロア体ＧＦ
（ｑm ）の乗算回路を用いてシンドローム演算、誤りビ
ット数推定および誤りビット位置推定を行い、この推定
された誤りビット位置を訂正して第一の符号語に基づく
情報を復号し、第二の符号語に関しては、ガロア体ＧＦ
（ｑm×n）の基底を、ガロア体ＧＦ（ｑm ）の多項式基
底とこのガロア体ＧＦ（ｑm ）に属さない根とで構成し
た場合に定義される部分体演算式の組み合わせに基づい
て、上記ガロア体ＧＦ（ｑm ）の乗算回路を用いてシン
ドローム演算、誤りビット数推定および誤りビット位置
推定を行い、この推定された誤りビット位置を訂正して
第二の符号語に基づく情報を復号するので、データ符号
語および制御符号語をともに当該部分体演算にて共通に
復号処理することができる効果がある。従って、復号装
置におけるガロア体の乗算テーブルや乗算処理回路の規
模を削減しつつ、その分演算周期の高速化などを図るこ
とができる効果がある。
【００９６】よって、例えば制御情報とデータ情報とに
同一のガロア体上の符号を適用した場合のように制御情
報に基づく符号語におけるチェックビット数が倍増して
しまうようなこともないので、符号化効率の悪化を招く
ことなく小さな回路規模において、別々に符号化された
異なるビット数の複数の情報の符号語を復号化すること
ができる効果がある。
【００９７】例えば１６０００ビットのデータ情報と４
０ビットの制御情報とをランダムな２ビットエラーを訂
正可能なように符号化した場合には、従来においてはガ
ロア体ＧＦ（２14）の乗算に用いるガロア体演算テーブ
ル（２28ワード×１４ビット）とガロア体ＧＦ（２6 ）
の乗算に用いるガロア体演算テーブル（２12ワード×６
ビット）との和の記憶容量を確保することが必要となっ
てしまっていたが、ガロア体ＧＦ（２7 ）の乗算に用い
るガロア体演算テーブル（２14ワード×７ビット）だけ
の記憶容量（約１／２15以下）を確保すれば済み、これ
らのテーブルを記憶する記憶素子の回路規模を格段に削
減することができる効果がある。また、当然にアドレッ
シング範囲が狭まることによって、このガロア体演算テ
ーブルを用いた演算処理も実質的に高速化される効果が
ある。
【００９８】この発明によれば、ガロア体ＧＦ（２2m）
の乗算回路が、ｍビットのデータを第一入力データとし
て記憶する第一入力レジスタと、ｍビットのデータを第
二入力データとして記憶する第二入力レジスタと、上記
第一入力データおよび第二入力データのビット加算演算
を行って第一加算データを出力する第一ビット加算器
と、上記第一入力データ、第二入力データおよび第一加
算データのうちの１つを選択して第一選択データとして
出力する第一セレクタと、ｍビットのデータを第三入力
データとして記憶する第三入力レジスタと、ｍビットの
データを第四入力データとして記憶する第四入力レジス
タと、上記第三入力データおよび第四入力データのビッ
ト加算演算を行って第二加算データを出力する第二ビッ
ト加算器と、上記第三入力データ、第四入力データおよ
び第二加算データのうちの１つを選択して第二選択デー
タとして出力する第二セレクタと、上記第一選択データ
および第二選択データが入力され、これら２つの入力デ
ータ同士を乗算して乗算データを出力するガロア体ＧＦ
（２m ）乗算器と、ｍビットのデータを第一出力データ
として記憶する第一出力レジスタと、ｍビットのデータ
を第二出力データとして記憶する第二出力レジスタと、
上記乗算データと第一出力データが入力され、これらの
ビット加算演算を行って第三加算データとして出力する
第三ビット加算器と、上記乗算データと第二出力データ
が入力され、これらのビット加算演算を行って第四加算
データとして出力する第四ビット加算器と、上記第三加
算データを上記第一出力レジスタに入力する第一スイッ
チと、上記第四加算データを上記第二出力レジスタに入
力する第二スイッチとからなり、ガロア体ＧＦ（２2m）
上の第一の元と第二の元との乗算を演算する場合には、
ガロア体ＧＦ（２2m）上の第一の元をｍビットずつ第一
入力レジスタと第二入力レジスタとに記憶させるととも
に、ガロア体ＧＦ（２2m）上の第二の元をｍビットずつ
第三入力レジスタと第四入力レジスタとに記憶させて、
第一入力データと第三入力データとの乗算データと、第
二入力データと第四入力データとの乗算データとを第一
出力レジスタに加算記憶させ、第一加算データと第二加
算データとの乗算データと、第一入力データと第二入力
データとの乗算データとを第二出力レジスタに加算記憶
させることで、上記第一の元と第二の元とを乗算したガ
ロア体ＧＦ（２2m）上の乗算元をｍビットずつ第一出力
レジスタと第二出力レジスタとに記憶させる一方で、ガ
ロア体ＧＦ（２m ）上の第一の元と第二の元との乗算を
演算する場合には、ガロア体ＧＦ（２m ）上の第一の元
を第一入力レジスタに記憶させるとともに、ガロア体Ｇ
Ｆ（２m ）上の第二の元を第三入力レジスタに記憶させ
て、第一入力データと第三入力データとの乗算データを
第一出力レジスタに記憶させることで、上記第一の元と
第二の元とを乗算したガロア体ＧＦ（２m ）上の乗算元
を第一出力レジスタに記憶させ、これによりガロア体Ｇ
Ｆ（２2m）上の２つの元同士の乗算およびガロア体ＧＦ
（２m ）上の２つの元同士の乗算とを行うので、データ
符号語および制御符号語をともに当該部分体演算にて共
通に復号処理することができる効果がある。
【００９９】従って、例えば１６０００ビットのデータ
情報と４０ビットの制御情報とをランダムな２ビットエ
ラーを訂正可能なように符号化した場合には、従来にお
いてはガロア体ＧＦ（２14）の乗算回路の約１１００ゲ
ートとガロア体ＧＦ（２6 ）の乗算回路の約１５０ゲー
トとの和、すなわち約１２５０ゲートもの回路規模が必
要であったものが、ガロア体ＧＦ（２7 ）の乗算回路の
約２００ゲートだけの回路規模までに（１／６以下に）
削減することができる効果がある。また、当然にゲート
数が１／６以下までに削減されるので、この乗算回路に
おける遅延量も格段に削減される効果がある。
【０１００】この発明によれば、ガロア体ＧＦ（２2m）
の乗算回路が、ｍビットの第一入力データとｍビットの
第二入力データとが入力され、これら２つの入力データ
同士を乗算して第一乗算データを出力する第一ガロア体
ＧＦ（２m ）乗算器と、ｍビットの第三入力データとｍ
ビットの第四入力データとが入力され、これら２つの入
力データ同士を乗算して第二乗算データを出力する第二
ガロア体ＧＦ（２m ）乗算器と、上記第一乗算データと
第二乗算データとのビット加算を第一加算データとして
出力する第一加算器と、上記第一乗算データと上記第一
加算データとが入力され、これらのうちの一方を選択し
て出力するセレクタと、上記第一入力データと第三入力
データとが入力され、これらのビット加算演算を行って
第二加算データを出力する第二ビット加算器と、上記第
二入力データと第四入力データとが入力され、これらの
ビット加算演算を行って第三加算データを出力する第三
ビット加算器と、第二加算データと第三加算データとが
入力され、これら２つを乗算して第三乗算データを出力
する第三ガロア体ＧＦ（２m ）乗算器と、上記第三乗算
データと上記第二乗算データとが入力され、これらのビ
ット加算演算を行って第四加算データを出力する第四ビ
ット加算器とからなり、ガロア体ＧＦ（２2m）上の第一
の元と第二の元との乗算を演算する場合には、ガロア体
ＧＦ（２2m）上の第一の元をｍビットずつ第一入力デー
タおよび第三入力データとして入力するとともに、第二
の元をｍビットずつ第二入力データおよび第四入力デー
タとして入力することで、上記第一の元と第二の元とを
乗算したガロア体ＧＦ（２2m）上の乗算元をｍビットず
つ上記第一加算データと第四加算データとして出力する
一方で、ガロア体ＧＦ（２m ）上の第一の元と第二の元
との乗算を演算する場合には、ガロア体ＧＦ（２m ）上
の第一の元を第一入力データとして入力するとともに、
ガロア体ＧＦ（２m ）上の第二の元を第二入力データと
して入力することで、上記第一の元と第二の元とを乗算
したガロア体ＧＦ（２m ）上の乗算元を上記第一乗算デ
ータとして出力し、これによりガロア体ＧＦ（２2m）上
の２つの元同士の乗算およびガロア体ＧＦ（２m ）上の
２つの元同士の乗算とを行うので、データ符号語および
制御符号語をともに当該部分体演算にて共通に復号処理
することができる効果がある。
【０１０１】従って、例えば１６０００ビットのデータ
情報と４０ビットの制御情報とをランダムな２ビットエ
ラーを訂正可能なように符号化した場合には従来におい
てはガロア体ＧＦ（２14）の乗算器の約１１００ゲート
とガロア体ＧＦ（２6 ）の乗算器の約１５０ゲートとの
和、すなわち約１２５０ゲートもの回路規模が必要であ
ったものが、ガロア体ＧＦ（２7 ）の乗算器３つ分程度
（約６００ゲート）の回路規模までに削減することがで
きる効果がある。また、全ての乗算器が部分体演算式に
基づく構造に構成されているので、同時に全ての演算処
理を実施することができ、単に各乗算器１つ１つのゲー
ト数が削減されたことによる遅延時間の削減効果のみな
らず、１度の演算処理で部分体演算に還元した乗算処理
を実施することができるので、実質的には従来よりも高
速に乗算処理を実施することが可能となる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による符号化システ
ムを示すブロック図である。
【図２】 この発明の実施の形態１による誤り訂正回路
の誤り訂正処理を示すフローチャートである。
【図３】 この発明の実施の形態１の誤り訂正回路にお
いて、（１６０２８，１６０００）２ビット訂正ＢＣＨ
符号のシンドロームＳ１およびＳ３を求めるシンドロー
ム演算処理を示すフローチャートである。
【図４】 この発明の実施の形態１の誤り訂正回路にお
いて、（１６０２８，１６０００）２ビット訂正ＢＣＨ
符号にランダム２ビット誤りが発生したと推定された場
合における誤りビット位置の推定処理を示すフローチャ
ートである。
【図５】 この発明の実施の形態２による復号装置を示
すブロック図である。
【図６】 この発明の実施の形態２によるシンドローム
生成回路を示すブロック図である。
【図７】 この発明の実施の形態２によるチェーンサー
チ回路を示すブロック図である。
【図８】 この発明の実施の形態２において、ガロア体
ＧＦ（２14）上の元同士の乗算、および、ガロア体ＧＦ
（２7 ）上の元同士の乗算に用いることができる乗算回
路を示すブロック図である。
【図９】 この発明の実施の形態３において、ガロア体
ＧＦ（２14）上の元同士の乗算、および、ガロア体ＧＦ
（２7 ）上の元同士の乗算に用いることができる乗算回
路を示すブロック図である。
【図１０】 従来の復号装置の構成を示すブロック図で
ある。
【符号の説明】
２ 復号装置、３１ 第一入力レジスタ、３２ 第二入
力レジスタ、３３ 第一ビット加算器、３４ 第一セレ
クタ、３５ 第三入力レジスタ、３６ 第四入力レジス
タ、３７，５０ 第二ビット加算器、３８ 第二セレク
タ、３９ ガロア体ＧＦ（２m ）乗算器、４０ 第一出
力レジスタ、４１ 第二出力レジスタ、４２，５１ 第
三ビット加算器、４３，５３ 第四ビット加算器、４４
第一スイッチ、４５ 第二スイッチ、４６ 第一ガロ
ア体ＧＦ（２m ）乗算器、４７第二ガロア体ＧＦ（２
m ）乗算器、４８ 第一加算器、４９ セレクタ、５２
第三ガロア体ＧＦ（２m ）乗算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 英夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B001 AA11 AB03 AC01 5B018 GA02 HA14 MA11 RA02 RA11 5J065 AC02 AC03 AD11 AF03 AG01 AG02 AG04 AH02 AH03 AH05 AH06 AH07 AH09 5K014 AA01 BA07 EA01 FA11

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 データ情報と制御情報とに対して別々に
    誤り訂正符号を付加してデータ符号語および制御符号語
    を生成する符号化方法において、 データ情報と制御情報とのうちのいずれか小さい情報系
    列にはガロア体ＧＦ（ｑm ）上の誤り訂正符号を付加す
    るとともに、いずれか大きい情報系列にはガロア体ＧＦ
    （ｑm×n）（但し、ｍ，ｎ，ｑは整数）上の誤り訂正符
    号を付加することを特徴とする符号化方法。
  2. 【請求項２】 ガロア体ＧＦ（ｑm ）上の誤り訂正符号
    を付加されてなる第一の符号語と、ガロア体ＧＦ（ｑ
    m×n）上の誤り訂正符号を付加されてなる第二の符号語
    とが入力され、それぞれの符号語に関するシンドローム
    を演算するシンドローム演算方法において、 ガロア体ＧＦ（ｑm ）の乗算テーブルを用いて、第一の
    符号語を多項式表現したものに当該ガロア体ＧＦ（ｑ
    m ）の原始多項式の根をべき乗したものを代入する演算
    を実行して第一の符号語のシンドロームを演算し、 ガロア体ＧＦ（ｑm×n）の基底を、ガロア体ＧＦ（ｑ
    m ）の多項式基底とこのガロア体ＧＦ（ｑm ）に属さな
    い根とで構成した場合に定義される部分体演算式の組み
    合わせに基づいて、ガロア体ＧＦ（ｑm ）の乗算テーブ
    ルを用いて、第二の符号語を多項式表現したものに当該
    ガロア体ＧＦ（ｑm×n）の原始多項式の根をべき乗した
    ものを代入する演算を実行して第二の符号語のシンドロ
    ームを演算することを特徴とするシンドローム演算方
    法。
  3. 【請求項３】 ガロア体ＧＦ（ｑm ）上の誤り訂正符号
    を付加されてなる第一の符号語の複数の第一のシンドロ
    ームと、ガロア体ＧＦ（ｑm×n）上の誤り訂正符号を付
    加されてなる第二の符号語の複数の第二のシンドローム
    とが入力され、それぞれの符号語に関する誤りビット数
    を推定する誤りビット数推定方法において、 いずれの第一のシンドロームの値が「０」であれば第一
    の符号語に誤りは無しと推定する一方で、それ以外の場
    合にはガロア体ＧＦ（ｑm ）の乗算テーブルを用いて複
    数の第一のシンドローム同士の演算を行って第一の符号
    語の判定式を演算し、更にこの判定式の値に応じて誤り
    ビット数を推定し、 いずれの第二のシンドロームの値が「０」であれば第二
    の符号語に誤りは無しと推定する一方で、それ以外の場
    合にはガロア体ＧＦ（ｑm×n）の基底を、ガロア体ＧＦ
    （ｑm ）の多項式基底とこのガロア体ＧＦ（ｑm ）に属
    さない根とで構成した場合に定義される部分体演算式の
    組み合わせに基づいて、ガロア体ＧＦ（ｑm ）の乗算テ
    ーブルを用いて、複数の第二のシンドローム同士の演算
    を行って第二の符号語の判定式を演算し、更にこの判定
    式の値に応じて誤りビット数を推定することを特徴とす
    る誤りビット数推定方法。
  4. 【請求項４】 ガロア体ＧＦ（ｑm ）上の誤り訂正符号
    を付加されてなる第一の符号語の誤り位置多項式と、ガ
    ロア体ＧＦ（ｑm×n）上の誤り訂正符号を付加されてな
    る第二の符号語の誤り位置多項式とが入力され、それぞ
    れの誤り位置多項式の根を演算することで誤りビット位
    置を推定する誤りビット位置推定方法において、 第一の符号語の誤り位置多項式にガロア体ＧＦ（ｑm ）
    上の元を順次代入し、その代入値が「０」となったとき
    の元に対応する原始多項式の根のべき乗数を誤りビット
    位置と推定し、 ガロア体ＧＦ（ｑm×n）の基底を、ガロア体ＧＦ（ｑ
    m ）の多項式基底とこのガロア体ＧＦ（ｑm ）に属さな
    い根とで構成した場合に定義される部分体演算式の組み
    合わせに基づいて、ガロア体ＧＦ（ｑm ）の乗算テーブ
    ルを用いて、第二の符号語の誤り位置多項式にガロア体
    ＧＦ（ｑm×n）上の元を順次代入し、その代入値が
    「０」となったときの元に対応する原始多項式の根のべ
    き乗数を誤りビット位置と推定することを特徴とする誤
    りビット位置推定方法。
  5. 【請求項５】 ガロア体ＧＦ（ｑm ）上の誤り訂正符号
    を付加されてなる第一の符号語と、ガロア体ＧＦ（ｑ
    m×n）上の誤り訂正符号を付加されてなる第二の符号語
    とが入力され、それぞれの符号語に基づいてそれぞれの
    情報を復号する復号方法において、 第一の符号語に関しては、ガロア体ＧＦ（ｑm ）の乗算
    テーブルを用いてシンドローム演算、誤りビット数推定
    および誤りビット位置推定を行い、この推定された誤り
    ビット位置を訂正して第一の符号語に基づく情報を復号
    し、 第二の符号語に関しては、ガロア体ＧＦ（ｑm×n）の基
    底を、ガロア体ＧＦ（ｑm ）の多項式基底とこのガロア
    体ＧＦ（ｑm ）に属さない根とで構成した場合に定義さ
    れる部分体演算式の組み合わせに基づいて、ガロア体Ｇ
    Ｆ（ｑm ）の乗算テーブルを用いてシンドローム演算、
    誤りビット数推定および誤りビット位置推定を行い、こ
    の推定された誤りビット位置を訂正して第二の符号語に
    基づく情報を復号することを特徴とする復号方法。
  6. 【請求項６】 ガロア体ＧＦ（ｑm ）上の誤り訂正符号
    を付加されてなる第一の符号語と、ガロア体ＧＦ（ｑ
    m×n）上の誤り訂正符号を付加されてなる第二の符号語
    とが入力され、それぞれの符号語に関してシンドローム
    演算、誤りビット数推定および誤りビット位置推定を行
    い、この推定された誤りビット位置を訂正してそれぞれ
    の符号語に基づく情報を復号する復号装置において、 第一の符号語に関しては、ガロア体ＧＦ（ｑm ）の乗算
    回路を用いてシンドローム演算、誤りビット数推定およ
    び誤りビット位置推定を行い、この推定された誤りビッ
    ト位置を訂正して第一の符号語に基づく情報を復号し、 第二の符号語に関しては、ガロア体ＧＦ（ｑm×n）の基
    底を、ガロア体ＧＦ（ｑm ）の多項式基底とこのガロア
    体ＧＦ（ｑm ）に属さない根とで構成した場合に定義さ
    れる部分体演算式の組み合わせに基づいて、上記ガロア
    体ＧＦ（ｑm ）の乗算回路を用いてシンドローム演算、
    誤りビット数推定および誤りビット位置推定を行い、こ
    の推定された誤りビット位置を訂正して第二の符号語に
    基づく情報を復号することを特徴とする復号装置。
  7. 【請求項７】 ガロア体ＧＦ（２2m）の乗算回路は、 ｍビットのデータを第一入力データとして記憶する第一
    入力レジスタと、 ｍビットのデータを第二入力データとして記憶する第二
    入力レジスタと、 上記第一入力データおよび第二入力データのビット加算
    演算を行って第一加算データを出力する第一ビット加算
    器と、 上記第一入力データ、第二入力データおよび第一加算デ
    ータのうちの１つを選択して第一選択データとして出力
    する第一セレクタと、 ｍビットのデータを第三入力データとして記憶する第三
    入力レジスタと、 ｍビットのデータを第四入力データとして記憶する第四
    入力レジスタと、 上記第三入力データおよび第四入力データのビット加算
    演算を行って第二加算データを出力する第二ビット加算
    器と、 上記第三入力データ、第四入力データおよび第二加算デ
    ータのうちの１つを選択して第二選択データとして出力
    する第二セレクタと、 上記第一選択データおよび第二選択データが入力され、
    これら２つの入力データ同士を乗算して乗算データを出
    力するガロア体ＧＦ（２m ）乗算器と、 ｍビットのデータを第一出力データとして記憶する第一
    出力レジスタと、 ｍビットのデータを第二出力データとして記憶する第二
    出力レジスタと、 上記乗算データと第一出力データが入力され、これらの
    ビット加算演算を行って第三加算データとして出力する
    第三ビット加算器と、 上記乗算データと第二出力データが入力され、これらの
    ビット加算演算を行って第四加算データとして出力する
    第四ビット加算器と、 上記第三加算データを上記第一出力レジスタに入力する
    第一スイッチと、 上記第四加算データを上記第二出力レジスタに入力する
    第二スイッチとからなり、 ガロア体ＧＦ（２2m）上の第一の元と第二の元との乗算
    を演算する場合には、ガロア体ＧＦ（２2m）上の第一の
    元をｍビットずつ第一入力レジスタと第二入力レジスタ
    とに記憶させるとともに、ガロア体ＧＦ（２2m）上の第
    二の元をｍビットずつ第三入力レジスタと第四入力レジ
    スタとに記憶させて、第一入力データと第三入力データ
    との乗算データと、第二入力データと第四入力データと
    の乗算データとを第一出力レジスタに加算記憶させ、第
    一加算データと第二加算データとの乗算データと、第一
    入力データと第二入力データとの乗算データとを第二出
    力レジスタに加算記憶させることで、上記第一の元と第
    二の元とを乗算したガロア体ＧＦ（２2m）上の乗算元を
    第一出力レジスタと第二出力レジスタとにｍビットずつ
    記憶させる一方で、 ガロア体ＧＦ（２m ）上の第一の元と第二の元との乗算
    を演算する場合には、ガロア体ＧＦ（２m ）上の第一の
    元を第一入力レジスタに記憶させるとともに、ガロア体
    ＧＦ（２m ）上の第二の元を第三入力レジスタに記憶さ
    せて、第一入力データと第三入力データとの乗算データ
    を第一出力レジスタに記憶させることで、上記第一の元
    と第二の元とを乗算したガロア体ＧＦ（２m ）上の乗算
    元を第一出力レジスタに記憶させ、 これによりガロア体ＧＦ（２2m）上の２つの元同士の乗
    算およびガロア体ＧＦ（２m ）上の２つの元同士の乗算
    とを行うことを特徴とする請求項６記載の復号装置。
  8. 【請求項８】 ガロア体ＧＦ（２2m）の乗算回路は、 ｍビットの第一入力データとｍビットの第二入力データ
    とが入力され、これら２つの入力データ同士を乗算して
    第一乗算データを出力する第一ガロア体ＧＦ（２m ）乗
    算器と、 ｍビットの第三入力データとｍビットの第四入力データ
    とが入力され、これら２つの入力データ同士を乗算して
    第二乗算データを出力する第二ガロア体ＧＦ（２m ）乗
    算器と、 上記第一乗算データと第二乗算データとのビット加算を
    第一加算データとして出力する第一加算器と、 上記第一乗算データと上記第一加算データとが入力さ
    れ、これらのうちの一方を選択して出力するセレクタ
    と、 上記第一入力データと第三入力データとが入力され、こ
    れらのビット加算演算を行って第二加算データを出力す
    る第二ビット加算器と、 上記第二入力データと第四入力データとが入力され、こ
    れらのビット加算演算を行って第三加算データを出力す
    る第三ビット加算器と、 第二加算データと第三加算データとが入力され、これら
    ２つを乗算して第三乗算データを出力する第三ガロア体
    ＧＦ（２m ）乗算器と、 上記第三乗算データと上記第二乗算データとが入力さ
    れ、これらのビット加算演算を行って第四加算データを
    出力する第四ビット加算器とからなり、 ガロア体ＧＦ（２2m）上の第一の元と第二の元との乗算
    を演算する場合には、ガロア体ＧＦ（２2m）上の第一の
    元をｍビットずつ第一入力データおよび第三入力データ
    として入力するとともに、第二の元をｍビットずつ第二
    入力データおよび第四入力データとして入力すること
    で、上記第一の元と第二の元とを乗算したガロア体ＧＦ
    （２2m）上の乗算元を上記第一加算データと第四加算デ
    ータとして出力する一方で、 ガロア体ＧＦ（２m ）上の第一の元と第二の元との乗算
    を演算する場合には、ガロア体ＧＦ（２m ）上の第一の
    元を第一入力データとして入力するとともに、ガロア体
    ＧＦ（２m ）上の第二の元を第二入力データとして入力
    することで、上記第一の元と第二の元とを乗算したガロ
    ア体ＧＦ（２m ）上の乗算元を上記第一乗算データとし
    て出力し、 これによりガロア体ＧＦ（２2m）上の２つの元同士の乗
    算およびガロア体ＧＦ（２m ）上の２つの元同士の乗算
    とを行うことを特徴とする請求項６記載の復号装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP2010034976A (ja) * 2008-07-30 2010-02-12 Mitsubishi Electric Corp 誤り訂正符号化装置、誤り訂正復号装置及び誤り訂正符号化方法
KR20140034677A (ko) * 2012-09-12 2014-03-20 삼성전자주식회사 갈로아체 연산 회로 및 메모리 장치
KR20140039980A (ko) * 2012-09-24 2014-04-02 삼성전자주식회사 오류 위치 탐색 회로, 그리고 그것을 포함하는 오류 검출 정정 회로 및 메모리 장치

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