JPH07114375B2 - 誤り位置検出装置 - Google Patents
誤り位置検出装置Info
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- JPH07114375B2 JPH07114375B2 JP61270271A JP27027186A JPH07114375B2 JP H07114375 B2 JPH07114375 B2 JP H07114375B2 JP 61270271 A JP61270271 A JP 61270271A JP 27027186 A JP27027186 A JP 27027186A JP H07114375 B2 JPH07114375 B2 JP H07114375B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタルデータの伝送系や、記録／再生系
における符号誤りを訂正する為の、BCH符号や、リード
・ソロモン符号の復号の際に用いられる誤り位置検出装
置に関するものである。
における符号誤りを訂正する為の、BCH符号や、リード
・ソロモン符号の復号の際に用いられる誤り位置検出装
置に関するものである。
従来の技術 近年、情報伝送・情報記録の分野においては、ディジタ
ル化が急速に進行している。特に、その伝送速度、記録
密度の面で、高速化・高密度化にはめざましいものがあ
る反面、伝送または記録／再生中に発生するディジタル
データの符号誤りは不可避となってきている。この様な
流れの中で、符号誤りを検出・訂正する為の誤り訂正符
号とその符号化／復号化システムは重要なものとなって
きているが、なかでも、BCH符号，リード・ソロモン符
号は実用性の観点から、最も重要な符号と言えよう。
ル化が急速に進行している。特に、その伝送速度、記録
密度の面で、高速化・高密度化にはめざましいものがあ
る反面、伝送または記録／再生中に発生するディジタル
データの符号誤りは不可避となってきている。この様な
流れの中で、符号誤りを検出・訂正する為の誤り訂正符
号とその符号化／復号化システムは重要なものとなって
きているが、なかでも、BCH符号，リード・ソロモン符
号は実用性の観点から、最も重要な符号と言えよう。
BCH符号，リード・ソロモン符号の復号化の処理におい
ては、一般に、シンドロームから誤り位置多項式を求
め、誤り位置多項式の根から誤り位置を求めるという手
順がとられるが、この誤り位置多項式の係数を入力し誤
り位置多項式の根を求め、誤り位置を出力する為の誤り
位置検出装置は、上記符号の復号化処理において、最も
重要な要素の一つといえる。
ては、一般に、シンドロームから誤り位置多項式を求
め、誤り位置多項式の根から誤り位置を求めるという手
順がとられるが、この誤り位置多項式の係数を入力し誤
り位置多項式の根を求め、誤り位置を出力する為の誤り
位置検出装置は、上記符号の復号化処理において、最も
重要な要素の一つといえる。
従来、この様な誤り位置検出には、チェンのアルゴリズ
ムが用いられるのが一般的であり、装置化されて広く使
用されている（例えば、宮川、岩垂、今井「符号理論」
（昭48）、昭晃堂、262〜264頁）。
ムが用いられるのが一般的であり、装置化されて広く使
用されている（例えば、宮川、岩垂、今井「符号理論」
（昭48）、昭晃堂、262〜264頁）。
以下、図面を参照しながら、上述したような従来の誤り
位置検出装置について説明を行うが、ここでは一例とし
て３次の誤り位置多項式から３つの誤り位置を求める場
合を考えることにする。また符号は非２元符号を考え、
有限体GF（2q）の元であるとする。
位置検出装置について説明を行うが、ここでは一例とし
て３次の誤り位置多項式から３つの誤り位置を求める場
合を考えることにする。また符号は非２元符号を考え、
有限体GF（2q）の元であるとする。
第２図は、従来の誤り位置検出装置の構成を示すブロッ
ク図であって、31〜34は誤り位置多項式の各項の係数の
入力端子、35〜38は入力端子31〜34に接続された、ｑビ
ット幅のレジスタ、39はレジスタ36の入力／出力間に接
続された定数αを乗じる係数器、40はレジスタ37の入力
／出力間に接続された定数α２を乗じる係数器、41はレ
ジスタ38の入力／出力間に接続された定数α３を乗じる
係数器、42は各レジスタの出力に接続された加算器、43
は加算器42の出力に接続されたゼロ検出器、44はゼロ検
出器43に接続された誤り位置レジスタ、45は誤り位置を
出力する出力端子である。
ク図であって、31〜34は誤り位置多項式の各項の係数の
入力端子、35〜38は入力端子31〜34に接続された、ｑビ
ット幅のレジスタ、39はレジスタ36の入力／出力間に接
続された定数αを乗じる係数器、40はレジスタ37の入力
／出力間に接続された定数α２を乗じる係数器、41はレ
ジスタ38の入力／出力間に接続された定数α３を乗じる
係数器、42は各レジスタの出力に接続された加算器、43
は加算器42の出力に接続されたゼロ検出器、44はゼロ検
出器43に接続された誤り位置レジスタ、45は誤り位置を
出力する出力端子である。
次に、以上のように構成された誤り位置検出装置につい
て、その動作について説明する。
て、その動作について説明する。
まず、ここで解こうとする３次の誤り位置多項式を σ（ｘ）＝x3＋σ1x2＋σ2x＋σ３ ……（１） と置く。この誤り位置多項式は３つの誤り位置を３つの
根として持つものであるから、誤り位置を求める処理
は、方程式、 σ（ｘ）＝０ ……（２） を解くことに他ならない。この方程式を解く最も単純な
方法は、ゼロを除いた2q−１個の元を順次、（１）式に
代入して行き、結果がゼロとなる元の根とするという方
法である。この方法によれば、処理時間が長くなる事を
問題にしなければ、誤り位置多項式がいかに高次なもの
であっても解くことができる。
根として持つものであるから、誤り位置を求める処理
は、方程式、 σ（ｘ）＝０ ……（２） を解くことに他ならない。この方程式を解く最も単純な
方法は、ゼロを除いた2q−１個の元を順次、（１）式に
代入して行き、結果がゼロとなる元の根とするという方
法である。この方法によれば、処理時間が長くなる事を
問題にしなければ、誤り位置多項式がいかに高次なもの
であっても解くことができる。
第２図に示した誤り位置検出装置は、以上述べた方法
を、装置化したものであって、まず、誤り位置多項式の
各項の係数σ3,σ2,σ１、及び１は、それぞれ、入力端
子31〜34を通して、レジスタ35〜38に入力される。加算
器42は、各レジスタの出力の総和をとる為のものであっ
て、この状態で加算器42の出力には、 １＋σ１＋σ２＋σ３＝σ（１） 即ち、（１）式に１を代入したものがあらわれることに
なる。
を、装置化したものであって、まず、誤り位置多項式の
各項の係数σ3,σ2,σ１、及び１は、それぞれ、入力端
子31〜34を通して、レジスタ35〜38に入力される。加算
器42は、各レジスタの出力の総和をとる為のものであっ
て、この状態で加算器42の出力には、 １＋σ１＋σ２＋σ３＝σ（１） 即ち、（１）式に１を代入したものがあらわれることに
なる。
次に、各レジスタ35〜38にクロックパルスが１回与えら
れると、レジスタ35に関しては、入力と出力が直結され
ているので変化はないが、レジスタ36の入力／出力間に
は定数αを乗じる係数器39が接続されているので、レジ
スタ36に記憶されている内容は、クロックパルスが与え
られる前の内容にαを乗じたものに変化する。同様にし
て、レジスタ37の内容は係数器40によってα２を乗じた
ものに、レジスタ38の内容は係数器41によってα３を乗
じたものに変化する。ここで、αは有限体GF（2q）の原
始元であり、したがって有限体GF（2q）の全ての元はα
のべき乗であらわされる。さて、この状態で加算器42の
出力を考えてみると、 α３＋α２σ１＋ασ２＋σ３＝σ（α） となり（１）式にαを代入したものがあらわれることが
わかる。
れると、レジスタ35に関しては、入力と出力が直結され
ているので変化はないが、レジスタ36の入力／出力間に
は定数αを乗じる係数器39が接続されているので、レジ
スタ36に記憶されている内容は、クロックパルスが与え
られる前の内容にαを乗じたものに変化する。同様にし
て、レジスタ37の内容は係数器40によってα２を乗じた
ものに、レジスタ38の内容は係数器41によってα３を乗
じたものに変化する。ここで、αは有限体GF（2q）の原
始元であり、したがって有限体GF（2q）の全ての元はα
のべき乗であらわされる。さて、この状態で加算器42の
出力を考えてみると、 α３＋α２σ１＋ασ２＋σ３＝σ（α） となり（１）式にαを代入したものがあらわれることが
わかる。
以下同様にして、各レジスタにクロックパルスを逐次与
えて行くと、加算器42の出力には順次、（１）式にα2,
α3,……を代入したものがあらわれるので、2q−１個の
クロックパルスを与えることによって、加算器42の出力
に、（１）式に全ての元を代入した値を得ることができ
るのである。この値がゼロとなる元が、即ち、（２）式
の方程式の根であるので、ゼロ検出器43によって誤り位
置を得ることができ、得られた誤り位置は誤り位置レジ
スタ44に蓄積された後、出力端子45から出力されること
となる。
えて行くと、加算器42の出力には順次、（１）式にα2,
α3,……を代入したものがあらわれるので、2q−１個の
クロックパルスを与えることによって、加算器42の出力
に、（１）式に全ての元を代入した値を得ることができ
るのである。この値がゼロとなる元が、即ち、（２）式
の方程式の根であるので、ゼロ検出器43によって誤り位
置を得ることができ、得られた誤り位置は誤り位置レジ
スタ44に蓄積された後、出力端子45から出力されること
となる。
発明が解決しようとする問題点 しかしながら、上記のような構成では、2q−１回のクロ
ックパルス入力が必須であり、したがってｑがある程度
大きくなってくると、処理に要する時間が極めて大きく
なるという重大な問題点を有していた。
ックパルス入力が必須であり、したがってｑがある程度
大きくなってくると、処理に要する時間が極めて大きく
なるという重大な問題点を有していた。
本発明は上記問題点に鑑み、必要とされるクロックパル
スを半減し、大幅に処理時間を短縮することができる誤
り位置検出装置を提供するものである。
スを半減し、大幅に処理時間を短縮することができる誤
り位置検出装置を提供するものである。
問題点を解決するための手段 上記問題点を解決するために、本発明の誤り位置検出装
置は、レジスタ出力を単純に加えあわせる加算器とゼロ
検出器に加えて、レジスタ出力に定数を乗じるための係
数器群とその出力に接続された加算器及びゼロ検出器を
備えることにより、同時に複数の代入演算を行う構成を
とるものである。
置は、レジスタ出力を単純に加えあわせる加算器とゼロ
検出器に加えて、レジスタ出力に定数を乗じるための係
数器群とその出力に接続された加算器及びゼロ検出器を
備えることにより、同時に複数の代入演算を行う構成を
とるものである。
作用 本発明は、上記した構成によって、１回のクロックパル
ス入力によって、誤り位置多項式への元の代入結果を複
数同時に求めることにより、必要とされるクロックパル
ス数を大幅に削減し、処理時間を大幅に短縮できること
となる。
ス入力によって、誤り位置多項式への元の代入結果を複
数同時に求めることにより、必要とされるクロックパル
ス数を大幅に削減し、処理時間を大幅に短縮できること
となる。
実施例 以下、本発明の一実施例の誤り位置検出装置について図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明の一実施例における誤り位置検出装置の
構成を示したものである。第１図において、１〜４は誤
り位置多項式の各項の係数の入力端子、５〜８は入力端
子１〜４に接続された、ｑビット幅のレジスタ、９はレ
ジスタ６の入力／出力間に接続された定数α２を乗じる
係数器、10はレジスタ７の入力／出力間に接続された定
数α４を乗じる係数器、11はレジスタ８の入力／出力間
に接続された定数α６を乗じる係数器、15は各レジスタ
の出力に接続された加算器、18は加算器15の出力に接続
されたゼロ検出器である。以上は既に述べた従来の構成
と同様のものである。
構成を示したものである。第１図において、１〜４は誤
り位置多項式の各項の係数の入力端子、５〜８は入力端
子１〜４に接続された、ｑビット幅のレジスタ、９はレ
ジスタ６の入力／出力間に接続された定数α２を乗じる
係数器、10はレジスタ７の入力／出力間に接続された定
数α４を乗じる係数器、11はレジスタ８の入力／出力間
に接続された定数α６を乗じる係数器、15は各レジスタ
の出力に接続された加算器、18は加算器15の出力に接続
されたゼロ検出器である。以上は既に述べた従来の構成
と同様のものである。
さらに、12はレジスタ６の出力に接続された定数αを乗
じる係数器、13はレジスタ７の出力に接続された定数α
２を乗じる係数器、14はレジスタ８の出力に接続された
定数α３を乗じる係数器、16は各係数器出力及びレジス
タの出力に接続された加算器、17は加算器16の出力に接
続されたゼロ検出器である。また、19はゼロ検出器17及
びゼロ検出器18に接続された誤り位置レジスタ、20は誤
り位置を出力する出力端子である。
じる係数器、13はレジスタ７の出力に接続された定数α
２を乗じる係数器、14はレジスタ８の出力に接続された
定数α３を乗じる係数器、16は各係数器出力及びレジス
タの出力に接続された加算器、17は加算器16の出力に接
続されたゼロ検出器である。また、19はゼロ検出器17及
びゼロ検出器18に接続された誤り位置レジスタ、20は誤
り位置を出力する出力端子である。
以上のように構成された誤り位置検出装置について、以
下その動作を説明する。ここでも３次の誤り位置多項式
の根を求める、即ち、方程式 σ（ｘ）＝x3＋σ1x2＋σ2x＋σ３＝０ を解いて３つの誤り位置を検出することを考える。
下その動作を説明する。ここでも３次の誤り位置多項式
の根を求める、即ち、方程式 σ（ｘ）＝x3＋σ1x2＋σ2x＋σ３＝０ を解いて３つの誤り位置を検出することを考える。
まず、誤り位置多項式の各項の係数σ3,σ2,σ1,及び１
は、それぞれ、入力端子１〜４を通して、レジスタ５〜
８に入力される。この状態で加算器15の出力を考える
と、従来の構成と同様にσ（ｘ）に１を代入したもの、
即ち、 σ（１）＝１＋σ１＋σ２＋σ３ があらわれることになる。
は、それぞれ、入力端子１〜４を通して、レジスタ５〜
８に入力される。この状態で加算器15の出力を考える
と、従来の構成と同様にσ（ｘ）に１を代入したもの、
即ち、 σ（１）＝１＋σ１＋σ２＋σ３ があらわれることになる。
同時に加算器16には、レジスタ５の出力と、係数器12に
よってαを乗じられたレジスタ６の出力と、係数器13に
よってα２を乗じられたレジスタ７の出力と、係数器14
によってα３を乗じられたレジスタ８の出力とが加えら
れるので、その出力には、σ（ｘ）にαを代入したも
の、即ち、 σ（α）＝α３＋α２σ１＋ασ２＋σ３ があらわれる。
よってαを乗じられたレジスタ６の出力と、係数器13に
よってα２を乗じられたレジスタ７の出力と、係数器14
によってα３を乗じられたレジスタ８の出力とが加えら
れるので、その出力には、σ（ｘ）にαを代入したも
の、即ち、 σ（α）＝α３＋α２σ１＋ασ２＋σ３ があらわれる。
次に、各レジスタにクロックパルスが１回与えられる
と、レジスタ５に関しては、入力と出力が直結されてい
るので変化はないが、レジスタ６の入力／出力間には定
数α２を乗じる係数器９が接続されているので、レジス
タ６に記憶されている内容は、クロックパルスが与えら
れる前の内容にα２を乗じたものに変化する。同様にし
て、レジスタ７の内容は係数器10によってα４を乗じた
ものに、レジスタ８の内容は係数器11によってα６を乗
じたものに変化する。
と、レジスタ５に関しては、入力と出力が直結されてい
るので変化はないが、レジスタ６の入力／出力間には定
数α２を乗じる係数器９が接続されているので、レジス
タ６に記憶されている内容は、クロックパルスが与えら
れる前の内容にα２を乗じたものに変化する。同様にし
て、レジスタ７の内容は係数器10によってα４を乗じた
ものに、レジスタ８の内容は係数器11によってα６を乗
じたものに変化する。
したがって、加算器15の出力にはσ（ｘ）にα２を代入
したものが、同様に、加算器16の出力にはσ（ｘ）にα
３を代入したものが、あらわれることになる。このよう
にして得られた代入結果はゼロ検出器17及び18に入力さ
れて、ゼロを検出する事により根か否か判定し、得られ
た根の位置は誤り位置レジスタ19に順次蓄積され、出力
端子20から出力されることになる。
したものが、同様に、加算器16の出力にはσ（ｘ）にα
３を代入したものが、あらわれることになる。このよう
にして得られた代入結果はゼロ検出器17及び18に入力さ
れて、ゼロを検出する事により根か否か判定し、得られ
た根の位置は誤り位置レジスタ19に順次蓄積され、出力
端子20から出力されることになる。
このように本実施例によれば、１回のクロックパルス入
力によって２つの代入結果が得られるので、従来の半分
のクロックパルス数で処理を行うことができるので、処
理時間の短縮ができるのである。
力によって２つの代入結果が得られるので、従来の半分
のクロックパルス数で処理を行うことができるので、処
理時間の短縮ができるのである。
なお、本実施例においては、２つの代入結果を同時に求
めたが、４つの代入結果を同時にもとめる誤り位置検出
装置も同様にして容易に構成することができる。この場
合には装置規模は大きくなるが、さらに短い時間で処理
を行うことができる。
めたが、４つの代入結果を同時にもとめる誤り位置検出
装置も同様にして容易に構成することができる。この場
合には装置規模は大きくなるが、さらに短い時間で処理
を行うことができる。
発明の効果 以上のように本発明は、レジスタ出力を単純に加えあわ
せる加算器とゼロ検出器に加えて、レジスタ出力に定数
を乗じるための係数器群と加算器及びゼロ検出器を備
え、誤り位置多項式への元の代入結果を複数同時に求め
ることにより、必要とされるクロックパルス数を大幅に
削減し、処理時間を大幅に短縮した誤り位置検出装置を
実現できるものである。
せる加算器とゼロ検出器に加えて、レジスタ出力に定数
を乗じるための係数器群と加算器及びゼロ検出器を備
え、誤り位置多項式への元の代入結果を複数同時に求め
ることにより、必要とされるクロックパルス数を大幅に
削減し、処理時間を大幅に短縮した誤り位置検出装置を
実現できるものである。
第１図は本発明の一実施例における誤り位置検出装置の
構成を示すブロック図、第２図は従来の誤り位置検出装
置の構成を示すブロック図である。 ５〜8,35〜38……レジスタ、９〜11,39〜41……係数
器、15,16,42……加算器、17,18,43……ゼロ検出器、1
9,44……誤り位置レジスタ。
構成を示すブロック図、第２図は従来の誤り位置検出装
置の構成を示すブロック図である。 ５〜8,35〜38……レジスタ、９〜11,39〜41……係数
器、15,16,42……加算器、17,18,43……ゼロ検出器、1
9,44……誤り位置レジスタ。
Claims (1)
- 【請求項１】誤り位置多項式の各項の係数を入力し、記
憶する為のレジスタ群と、前記レジスタ群を構成する各
レジスタの出力に定数を乗じて前記レジスタ群を構成す
る各レジスタの入力に帰還することにより、前記レジス
タ群を構成する各レジスタの値を更新するための第１の
係数器群を備えるとともに、前記レジスタ群を構成する
各レジスタの出力に接続されその総和を求める第１の加
算器と、前記レジスタ群を構成する各レジスタの各々の
出力に接続されその出力に定数を乗じる第２の係数器群
と、前記第２の係数器群の出力に接続されその総和を求
める第２の加算器と、前記第１及び第２の加算器より出
力される総和の値がゼロか否かを判定する複数のゼロ検
出手段と、前記複数のゼロ検出手段の出力に接続されゼ
ロ検出出力を誤り位置として記憶するための誤り位置レ
ジスタとを具備してなる誤り位置検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270271A JPH07114375B2 (ja) | 1986-11-13 | 1986-11-13 | 誤り位置検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270271A JPH07114375B2 (ja) | 1986-11-13 | 1986-11-13 | 誤り位置検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123231A JPS63123231A (ja) | 1988-05-27 |
| JPH07114375B2 true JPH07114375B2 (ja) | 1995-12-06 |
Family
ID=17483924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270271A Expired - Fee Related JPH07114375B2 (ja) | 1986-11-13 | 1986-11-13 | 誤り位置検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114375B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3345385B2 (ja) | 2000-01-18 | 2002-11-18 | 松下電器産業株式会社 | チェンサーチ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122333A (ja) * | 1985-11-21 | 1987-06-03 | Mitsubishi Electric Corp | シンドロ−ム回路 |
-
1986
- 1986-11-13 JP JP61270271A patent/JPH07114375B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63123231A (ja) | 1988-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |