CN1097923C - 无线接收装置 - Google Patents

Abstract

本发明提供不提高CPU工作频率，能解析高速数据通信的通信协议，而且廉价的无线接收装置。其中CPU100根据ROM101存储的程序，执行解交错、BCH码解码、地址核对。接收信息地址与固有地址核对相符时，把该地址所对应传送数据中表示数字数据内的位置的部分解交错，再按该部分指定位置将相应的数字数据解交错，再现与相符地址对应的传送数据。

Description

无线接收装置

本发明涉及接收通过无线传送的数字数据的无线接收装置，尤其涉及寻呼系统的寻呼接收机。

无线数字数据传送，与有线相比，由于易受外部噪声影响，实际传送速度慢，故至今只限于整体上数字数据容量比较小的应用对象。尤其在寻呼机中，接收机自身往往不大，几十个字左右的数字串就不能传送了。

然而近年来，开发了高效的数字调制方式或抗噪声强的通信协议，使得无线也能高速传送数字数据。例如，在寻呼机中，传送长消息或图像等大容量数据，在技术上变得可行。

可是，这种可高速数据通信的通信协议，自身复杂，对于寻呼机要求具有分析这种复杂协议的功能。例如，以某种方式减径外部噪声的影响，需将传送的数字数据按照BCH码进行编码，进而将其交错发送。此时，在寻呼机中，要求具有对所收到的数据解交错、进而对BCH码解码的功能。

有2种方法可实现上述功能。一种方法是，对寻呼接收机附加实现这些功能的专用硬件；另一方法是，由寻呼接收机CPU(中央处理单元)执行解析这种复杂协议的软件程序。首先，说明按照前一种方法工作的已有技术的寻呼接收机。图26表示已有寻呼接收机的结构框图。

图26中，ROM(只读存储器)2601存储有CPU2600执行的程序，RAM(随机存取存储器)2602存储接收数据。CPU(中央处理单元)2600按照存储于ROM2601中的程序处理接收数据。位(比特)同步部2603使数字信号与基准时钟取得位同步。解交错部2604对接收数据解交错。地址核对部2605核对地址。数据解码部2606对接收数据的BCH码解码。接收部2608将天线2607的输出信号变换为数字信号。LCD驱动器2609驱动液晶显示器(LCD)2610。驱动器2611驱动扬声器2612。下面说明图26所示寻呼接收机的动作。

天线2607将寻呼系统中基站发送的无线电波变换为模拟信号，接收部2608将该模拟信号变换为数字信号供给位同步部2603。位同步部2603使接收部2608供给的数字信号与基准时钟同步，作为数字数据供给解交错部2604。

解交错部2604对位同步部2603供给的数字数据解交错，作为接收数据供给地址核对部2605和数据解码部2606。地址核对部2605具有与可纠错BCH码的位数相等的位数界限(margin)，对接收数据中地址部分与寻呼接收机中地址进行核对。当地址相符时，数据解码部2606对接收数据中消息部分的BCH码进行解码并纠错。然后，将纠错过的接收消息供给CPU2600。

CPU2600将数据解码部2606供给的接收消息暂存于RAM2602中。然后，一旦接收消息存储结束，即通过LCD驱动器2609将该接收的消息显示于LCD2610上，再通过驱动器2611使扬声器播音，通知用户已接收消息。

如上所述，在已有技术中，作为寻呼接收机，通过备有解交错部2604、数据解码部2606、地址核对部2605等专用硬件，可实现对接收数据的解交错功能和对BCH码的解码功能。作为与该技术相关的专利，有美国专利NO.5311516的说明书及特开昭63-87031号公报。

寻呼机要具有良好的便携性、使用费低，但最重要的是自身价廉，这点对用户具有最大魅力。然而，在已有技术中，需要设有专用硬件以解析协议。而且若通信协议复杂，解析它的硬件也就复杂，这部分的费用会使寻呼机失去廉价性。

与此相反，作为后一种方法，由于CPU解析复杂的协议，故无损于寻呼机的廉价性。然而，在这种情况下，必须用CPU对接收数据解交错及对BCH码解码。例如，在对BCH(31、21)的BCH码进行解码处理情况下，必须用11位生成多项式对31位的BCH码进行除法运算。

可是，寻呼机使用的CPU为8位左右的CPU，处理能力不怎么高。而且，考虑到低耗电和CPU产生的辐射影响等，通常使CPU以尽可能低的频率工作。尤其是，BCH码解码中的除法运算对8位CPU负担过重。虽可考虑使CPU工作频率升高的方法，但仍会产生电力消耗增大、因CPU辐射使接收灵敏度下降等新问题。

而且，对后一种方法而言，由于接收中CPU负担过重会出现损害寻呼机操作性的现象。具体而言，在寻呼机接收处理期间，寻呼机对开关操作的反应会显著变慢，这是由于难以同时执行解析数据传送协议的处理和开关操作处理等多个处理而引起的。

如上所述，在已有技术中存在着难以低价提供能解析可进行高速通信的通信协议的无线接收装置的课题。

本发明作为解决上述已有技术的课题，其目的在于提供一种不用提高CPU工作频率就能解析可高速数据通信的通信协议、且价廉的无线接收装置。

为达到上述目的，本发明的无线接收装置，接收无线电波，对解调获得的数字数据，将其中与地址相当的部分解交错，对BCH码解码，将已解交错且BCH码已解码的地址部分与固有地址进行核对，地址相符时，先解交错表示对应于相符地址的传送数据在数字数据内位置的部分，将BCH码解码，根据对应于相符地址的传送数据中已解交错且BCH码已解码的代表数字数据内位置的部分，指定对应于相符地址的传送数据在数字数据内的位置，接着，解交错指定部分的数字数据，将BCH码解码，再现对应于相符地址的传送数据。

由此，能获得不使CPU工作频率上升而能解析可进行高速数据通信的通信协议且价廉的无线接收装置。

图1是本发明的实施形态中的无线接收装置的方框结构图。

图2是本发明的实施形态中的无线接收装置在作为寻呼接收机工作的情况下发送数据帧结构的图解。

图3是本发明的实施形态中的无线接收装置在作为寻呼接收机工作的情况下发送数据的1帧数据结构图解。

图4是本发明的实施形态中的无线接收装置在作为寻呼接收机工作的情况下发生送数据标题字段的数据结构图解。

图5是本发明的实施形态中的无线接收装置在作为寻呼接收机工作的情况下发送数据的1个代码字的数据结构图解。

图6是本发明的实施形态中的无线接收装置在作为寻呼接收机工作的情况下发送数据的地址字段与信息字段的数据结构图解。

图7(A)是本发明的实施形态中的无线接收装置在作为寻呼接收机工作的情况下发送数据的发送顺序在交错次数为8的情况下表示的图解。

图7(B)是本发明的的实施形态中的无线接收装置在作为寻呼接收机工作的情况下发送数据的发送顺序在交错次数为16的情况下表示图解。

图7(C)是本发明的的实施形态中的无线接收装置在作为寻呼接收机工作的情况下发送数据的发送顺序在交错次数为32的情况下表示图解。

图8(A)是本发明的实施形态中的无线接收装置的帧计数器908的值发生变化的定时的图解。

图8(B)是本发明的实施形态中的无线接收装置的控制信号114的值发生变化的定时的图解。

图8(C)是本发明的实施形态中的无线接收装置的中断信号121的值发生变化的定时的图解。

图8(D)是本发明的实施形态中的无线接收装置的中断信号122的值发生变化的定时的图解。

图9是本发明的实施形态中的无线接收装置的控制逻辑部103的方框结构图。

图10(A)是本发明的实施形态中的无线接收装置的中断1寄存器914的字段结构的图解。

图10(B)是本发明的实施形态中的无线接收装置的RAM102上的字节状态的字段结构的图解。

图11是本发明的实施形态中的无线接收装置的CPU100进行的处理的总体流程图。

图12是本发明的实施形态中的无线接收装置的CPU100进行的处理中的中断1处理过程的流程图。

图13是本发明的实施形态中的无线接收装置的CPU100的进行的处理中的中断0处理过程的流程图。

图14是本发明的实施形态中的无线接收装置的CPU100进行的处理中的接收过程初始化处理过程的流程图。

图15(A)是本发明的实施形态中的无线接收装置的RAM102上的接收缓存器0的字节地址的图解。

图15(B)是本发明的实施形态中的无线装置的RAM102上的接收缓存器1的字节地址的图解。

图16是本发明的实施形态中的无线接收装置的CPU100进行的处理中的标题字段解析处理过程的流程图。

图17是本发明的实施形态中的无线装置的CPU100进行的处理中的接收数据捕获处理过程的流程图。

图18是本发明的实施形态中的无线接收装置的CPU100进行的处理中的地址字段解析处理过程的流程图。

图19是本发明的实施形态中的无线接收装置的CPU100进行的处理中的第k号代码字解码处理过程的流程图。

图20是本发明的实施形态中的无线装置的CPU100进行的处理中从接收过程切换到主过程的处理过程的流程图。

图21是本发明的实施形态中的无线装置的CPU100将第k号代码字解交错，存储于RAM102上的字节cw中的情况的图解。

图22是本发明的实施形态中的无线装置的CPU100所进行处理的BCH解码处理模2除法运算过程图解。

图23是本发明的实施形态中的无线装置的CPU100进行的处理中的BCH解码处理过程流程图。

图24是本发明的实施形态中的无线装置的CPU100进行的处理中的信息字段解析处理过程流程图。

图25是本发明的实施形态中的无线装置的CPU100进行处理中的接收过程终止处理过程流程图。

图26是已有的寻呼接收机的方框结构图。

本发明的第1种形态，接收无线电波，对解调获得的数字数据，将其中与地址相当的部分解交错，将已解交错地址部分与固有地址进行核对，地址相符时，先解交错表示对应于相等地址的传送数据在数字数据内位置的部分，根据对应于相符地址的传送数据中已解交错的代表数字数据内位置的部分，指定对应于相符地址的传送数据在数字数据内的位置，接着，解交错指定部分的数字数据，再现对应于相符地址的传送数据，本发明的作用在于仅解交错解析处理中所需要的数据，以再现传送数据。本发明的作用在于仅解交错解析处理中所需数据，以再现传送数据。

本发明的第2种形态，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收部、取所述接收部生成的数字电信号与基准时钟信号位同步以生成数字数据的同步部、处理所述同步部生成的数字数据的中央处理装置、存储有控制所述中央处理装置动作的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出部和存储所述中央处理装置处理数据的第二存储器，所述第二存储器中具有多个与基站发送数据的交错块相同容量的缓存区，在所述第一存储器中存储有控制程序，该控制程序一方面就每个交错块切换缓存区存储所述同步部生成的数字数据，另一方面对已存储于缓存区的数字数据从缓存区读出与地址相当的部分，进行解交错，将已解交错的地址部分与固有的地址进行核对，地址相符时，先从缓存区读出对应于相符地址的传送数据中表示数字数据内位置的部分，解交错，根据对应于相符地址的传送数据中已解交错的表示数字数据内位置的部分，指定对应于相符地址的传送数据在数字数据内的位置，接着，从缓存区中读出已指定部分的数字数据，解交错，再现对应于相符地址的传送数据，并存入所述第二存储器，再接着，驱动所述输出部、将所述同步部生成的数字数据的处理结果表示给使用者。本发明的作用在于通过仅从接收缓存器取出无线接收装置的解析处理中需要的数据，进行解交错，再现传送数据。

本发明的第4种形态，通过参照BCH码的生成多项式所生成的数值表对接收无线电波解调获得的数字数据中的BCH码重复进行“异”运算处理，用BCH码的生成多项式除所述BCH码，接着，根据所述除法运算的余数求出差错位的位置，对相应于所述BCH码中差错位的位值取反，将BCH码解码。本发明的作用在于对接收无线电波解调获得的数字数据中BCH码解码，对BCH码已解码的数字数据进行地址部分与固有地址的核对，当地址相符时，再现对应于相符地址的传送数据。

本发明的第5种形态，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收部、取所述接收部生成的数字电信号与基准时钟信号位同步以生成数字数据的同步部、处理所述同步部生成的数字数据的中央处理装置、存储有控制所述中央处理装置动作的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出部和存储所述中央处理装置处理数据的第二存储器，在所述第1存储器中存储有控制程序，该控制程序参照BCH码的生成多项式生成的数值表，对所述同步部生成的数字数据中的BCH码重复进行“异”运算的处理，以BCH码的生存多项式除所述BCH码，接着，根据所述除法运算的余数，求出差错位的位置，对与所述BCH码中差错位相对应的位值取反，将BCH码解码，再接着，对已解BCH码的数字数据核对地址部分与固有地址，地址相符时，再现对应于相符地址的传送数据，并存储于所述第二存储器，又接着，驱动所述输出部将所述同步部生成的数字数据的处理结果表示给用户。本发明的作用在于，在无线接收装置中，对解调获得的数字数据中的BCH码解码，对已解码的数字数据核对地址部分与固有地址，地址相符时，再现对应于相符地址的传送数据。

本发明的第7种形态，在BCH(31、21)码的解码处理中，是对本发明的第4种形态的进一步改进，128种7位的任意位组合格式与BCH(31、21)码的生成多项式(11101101001)的模2乘法运算后所得17位运算结果根据高位7位部分，将低位10位部分列表成数值表，参照该数值表通过对数字数据中BCH(31、21)码重复3次“异”运算，以BCH(31、21)码的生成多项式除所述BCH(31、21)码，接着，根据所述除法运算的余数求出差错位的位置，对与所述BCH(31、21)码的差错位相应的位值取反，将BCH(31、21)码解码，本发明的作用在于对接收无线电波解调获得的数字数据中BCH码解码，对BCH码已解码的数字数据进行地址部分与固有地址的核对，当地址相符时，再现对应于相符地址的传送数据。

本发明的第8种形态，在BCH(31、21)码的解码处理中，是对本发明的第5种形态的进一步改进，其中128种7位的任意位组合格式与BCH(31、21)码的生成多项式(11101101001)的模2乘法运算后所得17位运算结果根据高7位部分，将低10位部分列表而成的数值表，作为控制程序的一部分存于第1存储器中，该第一存储器中还存储有控制程序，该控制程序参照所述数值表，通过对同步部生成的数字数据的BCH(31、21)码重复3次“异”运算，以BCH(31、21)码的生成多项式除所述BCH(31、21)码，接着，根据所述除法运算中的余数求出差错位的位置，对相应于所述BCH(31、21)码中差错位的位值取反，将BCH(31、21)解码，再接着，对BCH(31、21)码已解码的数字数据核对地址部分与固有地址，地址相符时，再现对应于相符地址的传送数据并存入第二存储器，又接着，驱动输出部，将同步部生成的数字数据的处理结果表示给用户。本发明的作用在于，在无线接收装置中，对解调获得的数字数据中的BCH码解码，对已解码的数字数据核对地址部分与固有地址，当地址相符时，再现对应于相符地址的传送数据。

本发明的第10种形态，是对本发明的第4种形态的进一步改进，其中对接收无线电波解调所获得的数字数据，将与地址部分相当的BCH码解码，核对已解码的地址部分与固定有地址，地址相符时，首先将对应于相符地址的传送数据中表示数字数据内位置部分的BCH码解码，根据对应于相符地址的传送数据中BCH码已解码的表示数字数据内位置的部分，指定对应于相符地址的传送数据在数字数据内的位置，接着，将已指定部分数字数据的BCH码解码，并且仅将再现对应于相符地址的传送数据所需部分的数字数据的BCH码解码。本发明作用在于，将接收无线电波解调获得的数字数据中的BCH码解码，核对地址部分与固有地址，地址相符时，再现对应于相符地址的传送数据。

本发明的第11种形态，是对本发明的第5种形态的进一步改进，其中在第1存储器中存储有控制程序，该控制程序对同步部生成的数字数据中与地址部分相当的BCH码解码，核对BCH码已解码的地址部分和固有地址，当地址相符时，首先将对应于相符地址的传送数据中表示数字数据内位置部分的BCH码解码，根据对应于相符地址的传送数据中表示数字数据内位置的部分，指定对应于相符地址的传送数据在数字数据内的位置，接着，将已指定部分中数字数据的BCH码解码，仅对为再现对应于相符地址的传送数据所需部分的数字数据的BCH码解码。本发明的作用在于，在无线接收装置中，对解调获得的数字数据中的BCH码解码，核对地址部分与固有地址，地址相符时，再现对应于相符地址的传送数据。

本发明的第13种形态，对接收无线电波解调获得的数字数据，将与地址相当的部分解交错，对BCH码解码，核对已解交错且BCH码已解码的地址部分与固有地址，当地址相符时，先将对应于相符地址的传送数据中表示数字数据内位置的部分解交错，对BCH码解码，根据对应于相符地址的传送数据中已解交错且BCH码已解码的表示数字数据内位置的部分，指定对应于相符地址的传送数据在数字数据内的位置，接着，对已指定部分的数字数据解交错，将BCH码解码，仅对为再现对应于相符地址的传送数据所需部分的数字数据解交错，将BCH码解码，再有，在所述BCH码解码中，对要解码的BCH码参照BCH码的生成多项式生成的数值表，通过重复“异”运算的处理，以BCH码的生成多项式除所述BCH码，接着，根据所述除法运算的余数求得错误位的位置，对相应于所述BCH码中错误位的位值取反，将BCH码解码。本发明的作用是，对接收解调无线电波获得的数字数据解交错，将BCH码解码，核对地址部分和固有地址，当地址相符时，再现对应于相符地址的传送数据。

本发明的第14种形态，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收部、取所述接收部生成的数字电信号与基准时钟信号位同步以生成数字数据的同步部、处理所述同步部生成的数字数据的中央处理装置、存储有控制所述中央处理装置动作的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出部和存储所述中央处理装置处理数据的第二存储器，所述第二存储器中具有多个与基站发送数据的交错块相同容量的缓存区，在所述第一存储器中存储有控制程序，该控制程序一方面就每个交错块切换缓存区存储所述同步部生成的数字数据，另一方面对已存储于缓存区的数字数据从缓存区读出与地址相当的部分，进行解交错，将BCH码解码，核对解交错且BCH码已解码的地址部分与固有地址，当地址相符时，先从缓存区中读出对应于相符地址的传送数据中表示数字数据内位置的部分，解交错，将BCH码解码，根据对应于相符地址的传送数据中已解交错且BCH码已解码的表示数字数据内位置的部分，指定对应于相符地址的传送数据在数字数据内的位置，接着，从缓存区读出已指定部分的数字数据，解交错，将BCH码解码，再现对应于相符地址的传送数据，并存储到所述第二存储器，接着，驱动所述输出部，将所述同步部生成的数字数据的处理结果表示给用户，又，在所述BCH码解码，对要解码的BCH码参照BCH码的生成多项式生成的数值表，通过重复“异”运算的处理，以BCH码的生成多项式除所述BCH码，接着，根据所述除法运算的余数求得错误位的位置，对相应于所述BCH码中错误位的位值取反，将BCH码解码。本发明的作用是，在无线接收装置中，对解调获得的数字数据，解交错，将BCH码解码，核对地址部分与固有地址，当地址相符时，再现对应于相符地址的传送数据。

本发明的第16种形态，是在BCH(31、21)码的解码处理中对本发明的第13种形态的进一步改进，其中128种7位的任意位组合格式与BCH(31、21)码的生成多项式(11101101001)的模2乘法运算后所得17位运算结果根据高位7位部分，将低位10位部分列表成数值表，参照该数值表通过对数字数据中BCH(31、21)码重复3次“异”运算，以BCH(31、21)码的生成多项式除所述BCH(31、21)码，接着，根据所述除法运算的余数求出差错位的位置，对与所述BCH(31、21)码的差错位相应的位值取反，将BCH(31、21)码解码。本发明的作用是，接收、解调无线电波，对解调获得的数字数据，解交错，将BCH码解码，核对地址部分与固有地址，当地址相符时，再现对应于相符地址的传送数据。

本发明的第17种形态，是在BCH(31、21)码的解码处理中对本发明的第14种形态的进一步改进，其中128种7位的任意位组合格式与BCH(31、21)码的生成多项式(11101101001)的模2乘法运算后所得17位运算结果根据高7位部分，将低10位部分列表而成的数值表，作为控制程序的一部分存于第1存储器中，该第一存储器中还存储有控制程序，该控制程序在BCH(31、21)码解码中，对要解码的BCH(31、21)码参照所述数值表，通过重复3次“异”运算，以BCH(31、21)码的生成多项式除所述BCH(31、21)码，接着，根据所述除法运算的余数求出错误位的位置，对所述BCH(31、21)码中相应于错误位的位值取反，将BCH(31、21)解码。本发明的作用是，在无线接收装置中，对解调获得的数字数据，解交错，将BCH码解码，核对地址部分与固有地址，当地址相符时，再现对应于相符地址的传送数据。

本发明的第19种形态是本发明的第2种形态的较佳方式，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收装置、对所述接收装置生成的数字电信号与基准时钟信号取位同步以生成数字数据的同步装置、对所述同步装置生成的数字数据进行处理的中央处理装置、存储对所述中央处理装置进行控制的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出装置和存储所述中央处理装置所处理数据的第二存储器，所述第二存储器中分别存在多个所述中央处理装置栈区和与基站所发送数据交错块相同容量的缓存区，所述第一存储器中存储有控制程序，该控制程序一方面用所述栈区中的特定栈区，就每一交错块切换缓存区存储所述同步装置生成的数字数据，另一方面对缓存区存储的数字数据，从缓存区读出相当于地址的部分，解交错，核对已解交错的地址部分与固有地址，地址相符时，首先从缓存区读出相符地址所对应的传送数据中表示数字数据内位置的部分，解交错，根据相符地址所对应的传送数据中已解交错的表示数字数据内位置的部分，指定相符地址所对应的传送数据在数字数据内的位置，接下来，从缓存区读出指定部分的数字数据，解交错，再现相符地址所对应的传送数据，存储于所述第二存储器，接下来，用另外的栈区驱动所述输出装置，向使用者示出所述同步装置生成的数字数据的处理结果，在用前一栈区时，已解交错部分的数据未存储于缓存区的情况下，将所述中央处理装置的堆栈切换为后一栈区，一旦将已解交错部分的数据存储于缓存区，即用前一栈区解交错。本发明的作用在于，通过从接收缓存器仅仅提取无线接收装置分析处理所需的数据，进行解交错，再现传送数据。

本发明的第21种形态是本发明的第19种形态的较佳方式，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收装置、对所述接收装置生成的数字电信号与基准时钟信号取位同步且每次生成N位(N为任意自然数)数字数据时输出中断信号的同步装置、对所述同步装置生成的数字数据进行处理的中央处理装置、存储对所述中央处理装置进行控制的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出装置和存储所述中央处理装置所处理数据的第二存储器，所述第二存储器中分别存在多个所述中央处理装置栈区和与基站所发送数据交错块相同容量的缓存区，所述第一存储器存储控制程序，该控制程序一方面用所述栈区中的特定栈区，在所述同步装置输出中断信号时，就每一交错块切换缓存区，存储所述同步装置生成的N位数字数据，另一方面对缓存区存储的数字数据，从缓存区读出相当于地址的部分，解交错，核对解交错的地址部分与固有地址，地址相符时，首先从缓存区读出相符地址所对应的传送数据中表示数字数据内位置的部分，解交错，根据相符地址所对应的传送数据中已解交错的表示数字数据内位置的部分，指定相符地址所对应的传送数据在数字数据内的位置，接下来，从缓存区读出指定部分的数字数据，解交错，再现相符地址所对应的传送数据，存储于所述第二存储器，接下来，用另外的栈区驱动所述输出装置，向使用者示出所述同步装置生成的数字数据的处理结果，在用前一栈区时，已解交错部分的数据未存储于缓存区的情况下，将所述中央处理装置的堆栈切换为后一栈区，所述同步装置每输出中断信号时又将所述中央处理装置的堆栈切换为前一栈区，使所述中央处理装置的堆栈在前后栈区间切换，直到已解交错部分的数据存储于缓存区为止，一旦将已解交错部分的数据存储于缓存区，即用前一栈区解交错。本发明的作用在于，通过从接收缓存器仅仅提取无线接收装置分析处理所需的数据，进行解交错再现传送数据。

本发明的第23种形态是本发明的第11种形态的较佳方式，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收装置、对所述接收装置生成的数字电信号与基准时钟信号取位同步以生成数字数据的同步装置、对所述同步装置生成的数字数据进行处理的中央处理装置、存储对所述中央处理装置进行控制的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出装置和存储所述中央处理装置所处理数据的第二存储器，所述第二存储器中存在多个所述中央处理装置栈区，所述第一存储器存储控制程序，该控制程序用所述栈区中的特定栈区，对所述同步装置生成的数字数据，将相当于地址部分的BCH码解码，核对BCH码已解码的地址部分和固有地址，地址相符时，首先，对相符地址所对应的传送数据中表示数字数据内位置的部分的BCH码进行解码，根据相符地址所对应的传送数据中BCH码已解码的表示数字数据内位置的部分，指定相符地址所对应传送数据在数字数据内的位置，接下来，对指定部分的数字数据的BCH码解码，再现相符地址所对应的传送数据，存储于所述第二存储器，接下来，用另外的栈区驱动所述输出装置，向使用者示出所述同步装置生成的数字数据的处理结果，在用前一栈区时，BCH码已解码的数字数据尚未由所述同步装置生成的情况下，暂时将所述中央处理装置的堆栈切换为后一栈区，一旦由所述同步装置生成BCH码解码的数字数据，即用前一栈区对BCH码解码，而且，所述BCH码的解码是参照BCH码生成多项式生成的数值表，对所解码的BCH码进行重复“异”运算的处理，从而将所述BCH码除以BCH码的生成多项式，接着，根据所述除法运算的余数求得差错位的位置，使相当于所述BCH码差错位的位值反相，将BCH码解码。本发明的作用在于，无线接收装置对解调得到的数字数据，将BCH码解码，核对地址部分与固有地址，地址相符时，再现相符地址所对应的传送数据。

本发明的第25种形态是本发明的第23种形态的较佳方式，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收装置、对所述接收装置生成的数字电信号与基准时钟信号取位同步且每次生成N位(N为任意自然数)数字数据时输出中断信号的同步装置、对所述同步装置生成的数字数据进行处理的中央处理装置、存储对所述中央处理装置进行控制的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出装置和存储所述中央处理装置所处理数据的第二存储器，所述第二存储器中存在多个所述中央处理装置栈区，所述第一存储器存储控制程序，该控制程序一方面用所述栈区中的特定栈区，在所述同步装置每次输出中断信号时将所述同步装置生成的N位数字数据存储于所述第二存储器，另一方面，对第二存储器存储的同步装置生成的数字数据，将相当于地址部分的BCH码解码，核对BCH码已解码的地址部分和固有地址，地址相符时，首先，对相符地址所对应的传送数据中表示数字数据内位置的部分的BCH码进行解码，根据相符地址所对应传送数据中BCH码已解码的表示数字数据内位置的部分，指定相符地址所对应的传送数据在数字数据内的位置，接下来，对指定部分的数字数据的BCH码解码，再现相符地址所对应的传送数据，存储于所述第二存储器，接下来，用另外的栈区驱动所述输出装置，向使用者示出所述同步装置生成的数字数据的处理结果，在用前一栈区时，BCH码已解码的数字数据尚未由所述同步装置生成的情况下，将所述中央处理装置的堆栈切换为后一栈区，所述同步装置每次输出中断信号时又将所述中央处理装置的栈区切换为前者栈区，使中央处理装置的栈区在前一和后一栈区之间切换，直到BCH码已解码的数字数据由所述同步装置生成，一旦所述同步装置生成BCH码解码的数字数据，即用前一栈区对BCH码解码，而且，所述BCH码的解码是参照BCH码生成多项式生成的数值表，对所解码的BCH码进行重复“异”运算的处理，从而将所述BCH码除以BCH码的生成多项式，接着，根据所述除法运算的余数求得差错位的位置，使相当于所述BCH码差错位的位值反相，将BCH码解码。本发明的作用在于无线接收装置对解调得到的数字数据，将BCH码解码，核对地址部分与固有地址，地址相符时，再现相符地址所对应的传送数据。

本发明的第27种形态是本发明的第14种形态的较佳方式，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收装置、对所述接收装置生成的数字电信号与基准时钟信号取位同步以生成数字数据的同步装置、对所述同步装置生成的数字数据进行处理的中央处理装置、存储对所述中央处理装置进行控制的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出装置和存储所述中央处理装置所处理数据的第二存储器，所述第二存储器中分别存在多个所述中央处理装置栈区和与基站所发送数据的交错块相同容量的缓存区，所述第一存储器存储控制程序，该程序一方面用所述栈区中的特定栈区，就每一交错块切换缓存区存储所述同步装置生成的数字数据，另一方面对缓存区存储的数字数据，从缓存区读出相当于地址部分，解交错，对BCH码解码，核对解交错且BCH码已解码的地址部分和固有地址，地址相符时，首先，从缓存区读出相符地址所对应的传送数据中表示数字数据内位置的部分，解交错，对BCH码进行解码，根据相符地址所对应传送数据中BCH码已解码的表示数字数据内位置的部分，指定相符地址所对应的传送数据在数字数据内的位置，接下来，从缓存区读出指定部分的数字数据，解交错，对BCH码解码，再现相符地址所对应的传送数据，存储于所述第二存储器，接下来，用另外的栈区驱动所述输出装置，向使用者示出所述同步装置生成的数字数据的处理结果，在用前一栈区时，已解交错部分的数据未存储于缓存区的情况下，暂时将所述中央处理装置的堆栈切换为后一栈区，一旦将解交错部分的数据存储于缓存区，即用前一栈区解交错，而且，所述BCH码的解码是参照BCH码生成多项式生成的数值表，对所解码的BCH码进行重复“异”运算的处理，从而将所述BCH码除以BCH码的生成多项式，接着，根据所述除法运算的余数求得差错位的位置，使相当于所述BCH码差错位的位值反相，将BCH码解码。本发明的作用在于，无线接收装置对解调得到的数字数据，解交错，将BCH码解码，核对地址部分与固有地址，地址相符时，再现相符地址所对应的传送数据。

本发明的第29种形态是本发明的第27种形态的较佳方式，结构上包括：由无线电波生成模拟电信号的天线、对所述天线生成的模拟电信号解调以生成数字电信号的接收装置、对所述接收装置生成的数字电信号与基准时钟信号取得同步且在每次生成N位(N为任意自然数)数字数据时输出中断信号的同步装置、对所述同步装置生成的数字数据进行处理的中央处理装置、存储对所述中央处理装置进行控制的控制程序的第一存储器、示出所述中央处理装置处理所述数字数据的结果的输出装置和存储所述中央处理装置所处理数据的第二存储器，所述第二存储器中分别存在多个所述中央处理装置栈区和与基站所发送数据的交错块相同容量的缓存区，所述第一存储器存储控制程序，该控制程序一方面用所述栈区中的特定栈区，在所述同步装置每次输出中断信号时，就每一交错块切换缓存区存储所述同步装置生成的N位数字数据，另一方面对缓存区存储的数字数据，从缓存区读出相当于地址部分，解交错，将BCH码解码，核对已解交错且BCH码已解码的地址部分和固有地址，地址相符时，首先，从缓存区读出相符地址所对应的传送数据中表示数字数据内位置的部分，解交错，对BCH码进行解码，根据相符地址所对应传送数据中BCH码已解码的表示数字数据内位置的部分，对BCH码解码，指定相符地址所对应的传送数据在数字数据内的位置，接下来，从缓存区读出指定部分的数字数据，解交错，再现相符地址所对应的传送数据，存储于所述第二存储器，接下来，用另外的栈区驱动所述输出装置，向使用者示出所述同步装置生成的数字数据的处理结果，在用前一栈区时，已解交错部分的数据未存储于缓存区的情况下，将所述中央处理装置的堆栈切换为后一栈区，所述同步装置每次输出中断信号时又将所述中央处理装置的堆栈切换为前一栈区，使所述中央处理装置的堆栈在前者与后者栈区间切换，直到已解交错部分的数据存储于缓存区为止，一旦将已解交错部分的数据存储于缓存区，即用前者栈区解交错，而且，所述BCH码的解码是参照BCH码生成多项式生成的数值表，对所解码的BCH码进行重复“异”运算的处理，从而将所述BCH码除以BCH码的生成多项式，接着，根据所述除法运算的余数求得差错位的位置，使相当于所述BCH码差错位的位值反相，将BCH码解码。本发明的作用在于，无线接收装置对解调得到的数字数据，解交错，将BCH码解码，核对地址部分与固有地址，地址相符时，再现相符地址所对应的传送数据。

本发明的第31种形态是本发明的第29种形态关于BCH(31，21)码解码处理的较佳方式，其中使128种7位任意位组合格式和BCH(31，21)码的生成多项式(11101101001)进行模2的乘法运算得到的17位运算结果根据高7位部分，将低10位部分列表而成的数值表，作为程序的一部分保留在第一存储器中，所述BCH(31，21)码的解码是参照所述数值表，对所解码的BCH(31，21)码重复3次“异”运算的处理，从而将所述BCH(31，21)码除以BCH(31，21)码的生成多项式，接着，根据所述除法运算的余数求得差错位的位置，使相当于所述BCH(31，21)码差错位的位值反相，将BCH(31，21)码解码，这些控制程序也存储在第一存储器中。本发明的作用在于，无线接收装置对解调得到的数字数据，解交错，将BCH码解码，核对地址部分与固有地址，地址相符时，再现相符地址所对应的传送数据。

下面参照附图对本发明的实施形态加以说明。图1是本发明的实施形态中的无线电接收装置的方框图。

在图1中ROM101储存CPU100执行的程序，RAM102存储接收的数据。CPU100按照ROM101存储的程序处理接收的数据。接收部104把天线105的输出信号变换为数字信号。控制逻辑部103把数字信号每32比特向CPU100供应一次，接收信息时，驱动扬声器108和LED109，再对应于开关操作，对CPU要求中断处理。EEPROM(Electric Erasable Programmable Read Only Memory电可擦只读存储器)112储存无线系统的ID编号。LCD驱动器106驱动液晶显示器(LCD)107。电源开关110接通或切断电源，功能开关111使已经接收的信息再次显示(重呼显示)于LCD107。113～131表示在100～112之间来往的电信号，100～112由对应于电信号113～131的信号线连接。

天线105将无线电波变换为电信号生成的模拟信号131被输入接收部104。接收部104将模拟信号131解调生成的数字信号113输入控制逻辑部103。控制信号114从控制逻辑部103输入接收部104。控制信号115由功率开关110输入控制逻辑部103。控制信号116由功能开关111输入控制逻辑部103。音频信号117由控制逻辑部103输入扬声器108，使扬声器发出告警声音。控制信号118从控制逻辑部103输入LED(发光二极管)109，使LED闪烁。地址信号119从CPU100输入控制逻辑部103。数据信号120在将119作为地址信号读、写控制逻辑部103内部的寄存器时得到。中断信号121、122由控制逻辑部103输入CPU100。显示信号123从CPU100输入LCD驱动器106。显示信号124由LCD驱动器106输入LCD107。地址信号125由CPU100输入RAM102。数据信号126在CPU100将125作为地址信号读、写RAM102时得到。地址信号127由CPU100输入ROM101。数据信号128在CPU将127作为地址信号读ROM101时得到。地址信号129由CPU100输入EEPROM。数据信号130在CPU100将129作为地址信号读、写EEPROM112时得到。

本发明的实施形态，在寻呼系统的服务区域中作为寻呼系统的寻呼接收机工作。一旦从寻呼系统的基站发射无线电波，天线105即将无线电波变换为模拟信号131，然后接收部104将其变换为数字信号113，控制逻辑部103将其作为接收数据提供给CPU100。CPU100按照ROM101储存的程序分析控制逻辑部103提供的接收数据，在这是给自己(本发明的实施形态)的信息的情况下，将该信息数据储存于RAM102。然后输出显示信号123，在LCD107显示接收的信息，再访问控制逻辑部的内部寄存器，使扬声器发声，使LED109一亮一暗闪动，告知用户信息已经接收到。

一旦操作电源开关110切断电源，中断从控制逻辑部103进入CPU100，CPU100根据储存在ROM101的程序进行电源切断的处理，本发明的实施形态变成电源切断的状态。又，一旦操作电源开关110接通电源，中断从控制逻辑部103进入CPU100，CPU100按照ROM101存储的程序进行初始化处理，本发明的实施形态变成电源接通的状态，即可能接收信息的状态。同样，一旦用功能开关111进行再次显示操作，中断从控制逻辑部103进入CPU100，CPU100根据储存在ROM101的程序，使存储于RAM102的信息显示于LCD107上。

在说明本发明的实施形态的详细动作前，首先对本发明的实施形态作为寻呼接收机工作的寻呼系统传送数据的格式加以说明。寻呼系统传送数据的格式示于图2～图7。

对寻呼系统的寻呼接收机分配称为帧的时间间隙(time slot)(1帧为1875毫秒)。对各寻呼接收机传送的数据在分配的帧中传送。如图2所示，对于各帧给予0帧～127帧的名称，按0帧、1帧、2帧的顺序依序发送，一旦发送到127帧，又从0帧起依序发送。总之，以0帧～127帧共128帧为一个周期(240秒)传送要传送的数据。

寻呼系统在一帧中对分配到该帧的多台接收机发送信息。这是用在一帧中使信息数据和以唯一号码表示作为信息的目的地的寻呼接收机地址数据相对应并加以发送的方法实现的。总之，由寻呼式系统把帧编号和地址分配给各寻呼接收机。在本发明的实施形态分配帧编号N(0≤N≤127)和地址A(0≤A≤2097151)，帧编号N和地址A作为ID编号存储于EEPROM112上。

各帧的传送数据，如图3所示，由标题字段300、地址字段301、信息字段302构成。标题字段300的长度为115毫秒，通常用1600bps的传送速率传送，数据的容量是一定的。与此相对，地址字段301和信息字段302，两字段长度合计的时间固定为1760毫秒，但是地址字段301和信息字段302各自的长度是可变的。又，地址字段301和信息字段302用1600bps、3200bps、6400bps中的任一速率发送，再以32比特的数据为单位发送n次交错的数据。交错次数n对应于传送帧，在传送速率为1600bps、3200bps、6400bps的情况下的交错次数n分别为8、16、32。若以进行交错的单元，(即n个32比特的数据)作为一个数据块，则把地址字段301和信息字段302合并在一起，共发送11个数据块的数据。

标题字段300是表示地址字段301以后的传送速度和该传送帧的帧编号的字段。图4表示标题字段300中的详细字段。

同步字段0(400)是表示112比特标题字段的传送速率(1600bps)同步码样的字段。同步码样有3种，根据该码样的种类表示地址字段301以后的传送速率。帧信息字段401是含有表示帧编号的信息的32比特的字段。同步字段1(402)表示地址字段以后的传送速率(1600bps、3200bps、6400bps)同步码样的字段。地址字段以后的传送速率为1600bps的情况下发送40比特的码样，3200bps和6400bps的情况下分别发送80比特的和160比特的不同码样。

又，帧信息字段401为图5所示的编码数据的形式。比特0～比特30是BCH(31、21)的BCH码，比特0～比特20为信息位500，比特21～比特30是检查位501。比特31是比特0～比特30的奇偶位502。因而，将接收的BCH码解码可以订正到2比特为止的差错，再进行奇偶核对，可以检查出到3比特的差错。(下面称这种形式的32比特的编码数据为“代码字”。)

信息字段302是表示在该帧被发送的一些信息的内容的字段。地址字段301是表示信息字段的起始位置和在该帧中所发送信息的目的地，即分配给寻呼接收机的地址和与此对应的信息在帧内的位置的字段。图6表示一例地址字段和信息字段解交错后的传送数据。

地址字段的第0字表示信息字段起始字编号(KMS)。第1字表示寻呼接收机A的地址，第2字表示发给寻呼接收机A的信息的前头的字的编号和信息的字数。第3字表示寻呼接收机B的地址，第4字表示对应于寻呼接收机B的地址的信息的前头字编码和信息的字数。这样，从第1字以后，对于一个信息，用两个字的数据表示寻呼接收机的地址和信息在帧内的位置。

又，在地址字段和信息字段中发送的数据在进行交错之前代码字的形式。即地址字段和信息字段的各代码字的比特数据对于交错数为8、16、32的情况下，分别按图7(A)、(B)、(C)的箭头表示的顺序发送。因而，在分析地址字段和信息字段的数据时，首先以数据块为单位解交错，接着，以代码字为单位对BCH码进行解码，对差错进行订正后分析数据。

下面对接收这样的格式的传送数据的本发明的实施形态的动作加以说明。

天线105把从寻呼系统的基站发射的无线电波变换为模拟信号131，输入接收部104。

接收部104在控制信号114为低电平时将来自天线的模拟信号131解调，再变换为数字信号113，向控制逻辑部103提供接收数据。在控制信号114为高电平时，不将模拟信号131解调，不向控制逻辑部103供给接收数据。这时，数字信号113的电平为高阻抗。即接收部104的动作由控制信号114的电平决定。

控制信号114的电平由控制逻辑部103控制。如图8(B)所示，控制逻辑部103在本实施形态分配到的帧N从基站发送的定时使控制信号处于低电平。然后使中断信号121的电平改变，向CPU100要求中断处理，以此向CPU100供给帧N部分的接收数据。

为了说明控制逻辑部103的详细动作，首先说明控制逻辑部103的内部构成。图9表示控制逻辑部103的内部的方框结构。

图9所示的控制逻辑部由：使数字信号113和基准时钟取得同步的位同步部900、进行帧编号的比较的帧编号比较部901、对表示标题字段中的地址字段以后的传送速度的信息进行检测的传送速率检测部902、把接收数据存储于内部寄存器的接收数据存储部903、检测成为CPU100中断处理源的开关操作的中断1检测部904、控制扬声器108和LED109的动作的告警控制部905以及控制位同步部、传送速率比较部、接收数据存储部的动作，还控制与CPU100接口的控制部906构成。

在帧编号比较部901的内部存在表示接收的帧编号的起动帧寄存器(FRAME)907和表示发送数据的帧编号的帧计数器908；帧计数器908是在每一帧(1875毫秒)都使计数递增的7比特计数器。

在传送速率检测部902的内部存在表示地址字段以后的传送速率的传送速率寄存器(RATE)909，在接收数据存储部903有存储接收数据的接收数据寄存器0(BYTE0)910、接收数据寄存器1(BYTE1)911、接收数据寄存2(BYTE2)912、接收数据寄存器3(BYTE3)913，接收数据寄存器0-3(910-913)四个总共存储32比特(1长字)的接收数据。

在中断1检测部904存在用开关操作显示CPU要求处理的内容的中断1寄存器(INTR1)914，在告警控制部905存在设定扬声器108和LED109的动作的告警寄存器(ALARM)915。

又，位同步部900取同步、对数字信号113取样的接收数据信号916被输入传送速率检测部902和接收数据存储部903。而对接收数据信号916同步的脉冲信号917被输入传送速率检测部902和接收数据存储部903、控制部906，传送速率检测部902和接收数据存储部903用该同步脉冲信号917闩锁接收数据信号916。

从帧编号比较部901输入控制部906的低电平起作用的控制信号918表示，帧计数器908的值与起动帧寄存器907所示帧编号一致。

表示传送速率检测部902检测出的地址字段以后的传送速率的控制信号919输入位同步部900和接收数据存储部903。表示接收数据存储部903在接收数据寄存器0-3910-913存储32比特的接收数据的低电平起作用控制信号920输入控制部906。表示中断1检测部904检测成为CPU100中断处理源的开关操作的情况的低电平起作用控制信号921输入控制部906。

分别控制位同步部900、传送速率检测部902、接收数据存储部903的各自的动作的控制信号922、923、924由控制部906生成，分别输入位同步部900、传送速率检测部902、接收数据存储部903。

控制信号922进行在标题字段的传送速率下与在地址字段以后的传送速率下的位同步部900的同步动作的切换，位同步部900在控制信号922为高电平时进行在标题字段的传送速率(1600bps)下的动作，在低电平时，进行地址字段以后的传送速率下的动作。

低电平起作用的控制信号923表示传送速率检测部902进行检测地址字段以后传送速率动作的定时，控制信号924控制接收数据存储部903存储接收数据的动作，接收数据存储部903在控制信号为高电平时，执行存储接收数据的动作，在低电平停止动作。

选择信号925～933在低电平起作用时分别选择起动帧寄存器907、帧计数器908、传送速率寄存器909、接收数据寄存器0-3910-913，中断1中断源寄存器914、告警寄存器915。从CPU100对控制逻辑部103为内部的寄存器和计数器的访问全都通过控制部906进行。这时，控制部906使CPU100访问的寄存器，或只使与计数器对应的选择信号处于低电平，通过数据总线934，进行数据的读、写。

下面对控制逻辑部103的动作加以说明。在起动帧寄存器907，由CPU100设定了本发明的实施形态接收的帧的帧编号。而帧计数器908对每帧(1875ms)递增计数，一旦该值与起动帧寄存器907的帧编号一致，帧编号比较部901开放控制信号918，控制部906使控制信号114的电平处于低电平(参照图8(a))。于是，位同步部900输入来自接收部104的数字信号113，位同步部900的标题字段的传送速率(1600bps)开始同步动作，输出接收数据信号916和同步脉冲信号917(这时，控制信号922的电平为高电平)。

控制部906在标题字段的同步字段0400部份开放控制信号923。于是，传送速率检测部902用同步脉冲信号917锁存同步码样，根据该码样的种类，检测地址字段以后的传送速率的种类，把表示该传送速率的种类的代码设定于传送速率寄存器900，输出控制信号。

接着，控制部906在标题字段的帧信息字段401部份开放控制信号924。于是，接收数据存储部903使用同步脉冲信号917锁存帧信息字段401部分的接收数据信号916，将其存储于接收数据寄存器0-3910-913，开放控制信号920。控制部906使中断信号121从高电平变成低电平(参看图8(b))，要求CPU100进行中断处理。这时，在CPU100的中断处理中，传送速率寄存器909和接收数据寄存器0-3910-913被读出。(下面称这种中断处理为“中断0处理”)。一旦接收数据寄存器0-3910-913被读出，接收数据存储部903即取消控制信号920。控制部906把中断信号121从低电平改为高电平。这时间里，控制部906根据同步字段1402的部分，把控制信号922的电平从高电平切换为低电平。于是，位同步部900根据控制信号919，以地址字段以后的传送速率进行同步动作，开始输出接收数据信号916和同步脉冲信号917。

接着，控制部906在地址字段和信息字段的部份开放控制信号924。接收数据存储部903用同步脉冲信号917锁存地址字段以下的接收数据信号916，每当锁存32比特，就存储于接收数据寄存器0-3910-913，开放控制信号920。这时，控制部906把中断信号121从高电平改为低电平(图8的定时(c))，向CPU100要求中断处理。这时的CPU100的中断处理中，接收数据寄存器0-3910-913被读出，那时，接收数据存储部903取消控制信号920，控制部906把中断信号121从低电平改为高电平。这样，控制逻辑部103借助于中断0处理，把接收的帧的接收数据每32比特逐次向CPU100提供。

CPU100一旦没有必要受理新的接收数据供应，即另行将接收的帧的帧编号设定于起动帧寄存器907。于是，控制部906取消控制信号924，把控制信号114和控制信号922的电平置于高电平，帧编号比较部901取消控制信号918。借助于此，控制逻辑部103停止向CPU100供给接收数据。也就是说，控制逻辑部103反复向CPU100要求中断处理，向CPU100供给接收数据，直至由CPU100重新把接收的帧编号设定于起动帧寄存器907。

又，CPU100分析帧信息字段401的部分的接收数据，在表示该帧信息字段401的帧编号与CPU100在起动帧寄存器907设定的帧编号不同的情况下，判定为帧计数器908的值不对，把帧信息字段401显示的帧编号设定于帧计数器908，重新将接着接收的帧的帧编号设定于起动帧寄存器907。在这种情况下也是，控制部906取消控制信号924，使控制信号114与控制信号922的电平为高电平，帧编号比较部901取消918。借助于此，控制逻辑部103停止了向CPU100提供接收数据。

又，用电源开关110接通或切断电源、用功能开关111进行再次显示操作，则控制逻辑部103使中断信号122的电平从高电平变为低电平，向CPU100要求中断处理。这时，在CPU的中断处理中，中断1寄存器被读出。(下面称这种中断处理为“中断1处理”)。中断1寄存器是示出CPU100要求的处理的内容的寄存器。中断1寄存器的各比特的意义如图10(A)所示。

中断1寄存器的比特7是电源接通处理要求，表示在该比特为1时要求进行电源接通处理。中断1寄存器的比特6是再次显示处理要求，表示在该比特为1时要求再次显示处理。中断1寄存器的比特4是电源切断处理要求，表示在该比特为1时，要求电源切断处理。中断1寄存器的比特3是电源指示，表示在该比特为1时，电源开关处于接通电源的状态，在该比特为0时表示电源开关处于切断电源状态。中断1寄存器的比特5、比特2～比特0不带什么意义，通常以0表示。

中断1检测部904从来自电源开关110的控制信号115和来自功能开关111的控制信号116的电平变化检测作为CPU100中断处理源的开关操作，把对CPU100要求的处理设定于中断1寄存器，开放控制信号921。

例如，在用电源开关110进行接通电源的操作的情况下，中断1检测部904在中断1寄存器的比特7与比特3设定1，在进行切断电源的操作的情况下，在比特4设定1，在比特3设定0。在用功能开关111执行再次显示操作的情况下，在比特5设定1。但是，在电源开关110处于切断电源的状态时，功能开关111的操作无效。也就是说，在切断电源的状态下，即使用功能开关111进行再次显示操作，也不能在比特5设定1。

一旦开放控制信号921，控制部906就使中断信号122的电平从高电平变成低电平，向CPU100要求中断处理。一旦CPU100对中断1寄存器读出，中断1检测部904就将中断1寄存器的比特7～比特4清零，取消控制信号921，进而控制部906把中断信号122的电平从低电平改为高电平。这样，控制逻辑部103把用开关操作要求CPU100处理的内容用中断1处理传送给CPU100。

控制逻辑部103使中断信号121的电平从高电平改为低电平，要求CPU100进行中断0处理，使中断信号122的电平从高电平改为低电平，要求CPU100进行中断1处理。控制部906分别控制使中断信号121与中断信号122的电平从高电平变成低电平的定时，务必在2.5毫秒以上的间隔中使各中断信号从高电平变成低电平。而且，控制部906，对控制信号920与控制信号921，优先使控制信号920从高电平变成低电平，在控制信号920与控制信号921同时被开放的情况下先使中断信号121从高电平变成低电平，在2.5毫秒后，使中断信号122的电平从高电平变成低电平(参照图8的定时(d))，在这种情况下，CPU100根据来自控制逻辑部103的中断处理要求，按照中断0处理、中断1处理的顺序进行中断处理。这样，即使在中断0处理、中断1处理的中断源同时发生的情况下，控制逻辑部103也将接收帧的接收数据供给CPU100，将开关操作向CPU100要求的内容传给CPU100。

下面对CPU的动作加以说明。CPU100按照ROM101存储的程序进行处理。图11表示CPU100进行处理的流程。

CPU100执行的程序中，有主过程1100与接收过程1111两个过程。在RAM102上定义主过程的堆栈区域和接收过程的堆栈区域，把堆栈指针切换为指向各堆栈区域的指针，以此，CPU100在主过程1100与接收过程1111之间切换。主过程1100是进行接通电源/切断电源、新到信息的显示和再次显示处理的过程、接收过程1111是接收信息，进行把信息数据存储于RAM102上定义的信息区域的处理的过程。CPU100制造接收信息之际，执行主过程1100与接收过程1111的处理，此外的其它时间只执行主过程的处理。

首先，在主过程中，在步骤1101，判断有否接通电源的处理要求，在没有接通电源的处理要求时，进入步骤1103，在有接通电源的处理要求时，执行接通电源处理1102，进入步骤1103。

在步骤1103，判断是否有新到信息显示处理要求，在没有新到信息显示处理要求时，进入步骤1105，在有新到信息显示处理要求时，执行新到信息显示处理，进入步骤1105。

在步骤1105，判断有否再次显示处理要求，在没有再次显示处理要求时，进入步骤1107、在有再次显示处理要求时，执行再次显示处理1106，进入步骤1107。

在步骤1107，判断有否切断电源处理要求，在没有切断电源处理要求时，进入步骤1109，在有切断电源处理要求时，执行切断电源处理1108，进入步骤1109。

在步骤1109，判断是否有接通电源处理要求，新到信息显示处理要求，再次显示处理要求，切断电源处理要求等各种要求，在哪一种要求都没有的情况下，进入步骤1110，在有某种处理要求时，返回步骤1101，重复步骤1101～1109，直至没有处理要求。

在步骤1110，执行保持处理，使CPU100转移到保持模式。在保持模式，CPU100停止执行程序，直到中断信号121从高电平改变为低电平，被要求进行中断0处理1117，或是中断信号122从高电平改变为低电平，被要求进行中断1处理11崐18，一旦被要求进行中断0处理1117或中断1处理1118，CPU100就从保持模式转移到常规动作模式，分别执行中断0处理1117，或中断1处理1118，一旦从中断处理返回主过程，即返回步骤1101。

各步骤1101、1103、1105、1107、1109的判定实际上参照RAM102上定义的字节状态值进行。在图10(B)表示该状态各比特所具有的意义。

状态的比特7是接通电源处理要求，该比特为1时表示要求进行接通电源的处理。状态的比特6表示新到信息显示处理要求，该比特为1时表示要求进行新到信息显示处理。状态的比特5是再次显示处理要求，该比特为1时，表示要求再次显示处理。状态的比特4是切断电源处理要求，该比特为1时，表示要求进行切断电源处理。状态的比特3指示电源，在该比特为1时，表示电源开关处于接通电源的状态，在该比特为0时，表示电源开关处于切断电源的状态。状态的比特2不带什么意义，通常被设定为0。状态的比特1为现行过程指示，表示CPU100现在执行的过程。该比特为0时，表示现在CPU100正在执行主过程1100的处理，该比特为1时，表示现在CPU100正在执行接收过程1111的处理。状态的比特0为接收过程指示，在该比特为1时，表示正在执行接收过程1111的处理的过程中。

接通电源处理要求，再次显示处理要求，切断电源处理要求的设定，也就是说，在RAM102上的字节状态的比特7、比特5、比特4设定1的处理，由中断1处理1118进行。中断1处理1118用控制逻辑部103把中断信号122从高电平改为低电平，向CPU100要求进行中断1处理的方法进行。CPU100在进行主过程的处理时，一旦被要求进行中断1处理，CPU100即在主过程的堆栈存储CPU100的程序计数器的值，进行中断1处理。中断1处理的过程如图12所示。

首先，在步骤1200，读出控制逻辑部103内部的中断1寄存器的值。然后，在步骤1201进行所读出中断1寄存器的值与状态的值的“或”运算，将其结果的高端4比特(比特7～比特4)置于状态的高端4比特。接着，在步骤1202，把所读出中断1寄存器的比特3的值拷贝在状态的比特3，在步骤1203判断状态的比特3的值，在该值为0，即在切断电源的状态时，进入步骤1204，对状态的比特7～比特5清0。而后，CPU100执行返回指令，从中断1处理返回。这时，存储于主过程堆栈的值被设定于程序计数器，CPU100重新开始执行主过程的程序。

同样，在CPU100进行接收过程的处理时，一旦被要求进行中断1处理，CPU100即在接收过程的堆栈中存储CPU100的程序计数器的值，进行1200～1204的中断1处理。其后，CPU100执行返回指令，从中断1处理返回。这时，接收过程的堆栈存储的值被设定于程序计数器，CPU100重新开始执行接收过程的程序。

例如，一旦电源开关110接通，控制逻辑部103在中断1寄存器的比特7与比特3设定1，使中断信号122从高电平变为低电平。于是，CPU100执行中断1处理1118，结果，在状态的比特7与比特3设定1。

一旦电源开关110切断，控制逻辑部103即在中断1寄存器的比特4设定1，在比特3设定0，使中断信号122从高电平变成低电平。于是，CPU100执行中断1处理1118，结果，在状态的比特4设定1，在比特3设定0，再将状态的比特7～比特5清0。

又，在电源接通的状态下，一旦用功能开关111进行再次显示操作，控制逻辑部103即在中断1寄存器的比特5设定1，使崐中断信号122从高电平变成低电平。于是，CPU100执行中断1过程1118，在状态的比特5设定1，比特3设定中断1寄存器的比特3的值。这时，在状态的比特3的值为0的情况下(进行再次显示的操作后，CPU100执行中断1处理之前，电源开关110切断的情况下)，将CPU100对状态的比特7～比特5清零。

下面开示接通电源处理1102、新到信息显示处理1104、再次显示处理1106，切断电源处理1108等各种处理的具体内容。

在接通电源处理1102中，首先把状态的比特7(接通电源处理要求)清0。接着，从EEPROM112读出本发明的实施形态所分配的帧编号N和地址A，分别设定于RAM102上定义的帧编号与地址的存储区域，再在控制逻辑部103的起动帧寄存器907设定N。

在新到信息显示处理1104中，首先对状态的比特6(新到信息显示处理要求)清0。接着，把RAM102上的信息区域存储的新到信息作为显示信号123输出到LCD驱动器106。于是，LCD驱动器106把显示信号124向LCD107输出，信息显示于LCD107上。接着，访问控制逻辑部103的告警寄存器915，使扬声器108发声，LED闪亮，通知用户接收到信息。

在再次显示处理1106，首先对状态的比特5(重复呼叫显示处理要求)清0。接着，把RAM102上的信息区域存储的已接收的信息作为显示信号123向LCD驱动器106输出。于是，LCD驱动器106把显示信号124输往LCD107，信息显示于LCD107。

在切断电源处理1101中，首先，在状态的比特0(接收过程显示)的值为1的情况下，在控制逻辑部103的起动帧寄存器907设定起动帧编号，再在RAM102上定义的接收过程的堆栈指针保存区域设定指向接收过程的堆栈的顶部的指针的值，对状态的比特0(接收过程显示)清0。接着对状态的比特4(切断电源处理要求)清0，消去LCD107的显示，访问控制逻辑部103的告警寄存器915，把扬声器设定于不响的状态，把LED109设定于灯灭的状态。然后，查明状态的比特3(电源显示)的值，在状态的比特3为0(切断电源状态)的情况下，把状态全部清0，在状态的比特3为1(接通电源状态)的情况下，在状态比特7(接通电源处理要求)设定1。

接着，在接收过程1111中，首先在步骤1112进行将接收过程中程序使用的变数初始化的接收过程初始化处理。接着，在步骤1113，进行起动帧编号核对以及进行交错次数设定的标题字段解析处理。在起动的帧的编号正确的情况下，进入步骤1114，在不正确的情况下，进入步骤1116。

在步骤1114进行核对地址字段地址和本机地址的地址字段解析处理。在地址一致的情况下，进入步骤1115，在不一致的情况下，进入步骤1116。

在步骤1115中，进行信息字段解析处理，把与信息字段中核对相符的地址对应的信息数据，存储进在RAM102上定义的信息区域。接着，在步骤1116中，在控制逻辑部103的起动帧寄存器907设定下一起动帧编号，进行使接收过程的处理终止的接收过程终止处理后，返回主过程。

从主过程1100向接收过程1111的转移，由中断0的处理1117进行。通过逻辑控制部103向CPU100提出要求中断0处理进行中断0处理。在CPU进行主过程的处理时，一旦被要求中断0处理，CPU100即在主过程的堆栈存储CPU100的程序计数器的值，开始中断0处理1117。同样，在CPU100进行接收过程的处理时，一旦被要求进行中断0处理，CPU1崐00即在接收过程的堆栈存储CPU100的程序计数器的值，开始中断0处理1117。图13表示中断0处理的过程。

在中断0处理1117中，首先在步骤1300查明状态的比特1(现行过程显示)的值，判断现行过程是否接收过程。在现行过程为接收过程的情况下(状态的比特1的值为1的情况)，进入步骤1303的接收数据捕获处理，在是主过程的情况下(状态的比特1的值为0的情况下)，进入步骤1301。在步骤1301，把现在的堆栈指针的值拷贝在定义于RAM102上的主过程的堆栈指针的保存区域，把接收过程的堆栈指针的保存区域存储的值拷贝于堆栈指针，再在状态的比特1设定1，把过程切换到接收过程。接着，在步骤1302，查明状态的比特0(接收过程指示)的值，判定接收过程的程序是否正在执行。在接收过程正执行的情况下(状态的比特0为1的情况下)，进入步骤1303的接收数据捕获处理，在还没有执行接收过程的情况下(状态的比特0为0的情况下)，进入1304，然后，进入接收过程初始化处理1112。在步骤1302的判定中，进入步骤1304的是1帧的最初的中断。处理，也就是接收帧信息字段401时的中断0处理(参见图8(b))的情况。在步骤1304，对控制逻辑部103的传送速率寄存器909读出，存储到RAM102上定义的字节速率代码处，对接收数据寄存器0-3910-913读出，分别存储于RAM上定义的字节cw[0：7)、cw[8：15]、cw[16：23]、cw[24：31]。这时在速率代码处存储表示传送速率的种类的代码，而在cw[0：31]存储帧信息字段401部份的接收数据。

在步骤1303的接收数据捕获处理中，读出控制逻辑部103的接收数据寄存器存储的地址字段，或信息字段的32比特的接收数据，存储于RAM102上定义的接收缓区器。下面对接收数据捕获处理1303进行详细说明。接收数据捕获处理1303一结束，CPU100即执行返回指令，从中断处理返回。这时，接收过程的堆栈存储的值被设定于程序计数器，CPU100开始执行接收过程的程序。

从接收过程1111向主过程1100的转移由接收过程终止处理1116进行。又，根据传送数据的内容，在执行地址字段解析处理1114时和执行信息字段解析处理1115时有从接收过程1111转移到主过程1100的情况，但是这些情况放在后面详细说明。

在下面对接收过程1111的接收过程初始化处理1112、标题字段解析处理1113、地址字段解析处理1114、信息字段解析处理1115、接收过程终止处理1116的详细情况加以说明。

首先，对接收过程初始化处理1112加以说明。接收过程初始化处理中，对接收过程的程序中使用的变数进行初始化。接收过程初始化的过程示于图14。

首先，在步骤1400，在状态的比特0(接收过程指示)设定1，表示正在执行接收过程。接着，在步骤1401把RAM102上定义的变数k初始化为0。k表示在接收过程中接着需要的代码字的字编号(大于0的整数)。还有，在步骤1403，把表示指向接收缓存器的写入指针的变数wp初始化为buf0。在步骤1404，在表示接收缓存器底端字节地址的变数buf-bottom设定buf0+1287、结束接收过程初始化处理。这里，所谓接收缓存器是在中断0处理1117中的接收数据捕获处理1303中暂时存储接收数据的区域，在RAM102上定义着接收缓存器0和接收缓存器1两个接收缓存器。图15(A)、(B)表示接收缓存器0和接收缓存器1的RAM102上的字节地址。接收缓存器0是地址从buf0到buf0+127的128字节的连续区域，接收缓存器1是地址从buf1至buf1+127的128字节的连续区域。也就是说，在接收过程初始化处理1112中，作为接收缓存器，首先设定接收缓存器0。

接着，对标题字段解析处理1113进行说明。在标题字段解析处理中，进行帧编号的核对和表示交错次数的变数n的设定。变数n是RAM102上定义的字节。标题字段解析处理的过程示于图16。

首先，在步骤1600，进行对存储于cw[0：31]的帧信息字段401部分的接收数据的BCH解码处理。BCH解码处理的过程在下面详细说明。接着，在步骤1601，把BCH解码后的帧信息字段401中的帧编号与起动帧寄存器907中设定的帧编号加以比较，判定现在的帧是否是起动帧。在是起动帧的情况下，进入步骤1602，在不是起动帧的情况下，进入步骤1606。

在步骤1606，判断为控制逻辑部103的帧计数器908的值有误，把帧信息字段401中的帧编号设定于帧计数器908，结束标题字段解析处理。在进行标题字段解析处理后，进入接收过程结束处理1116。

又，在步骤1602，判断存储于速率代码的值，在传送速率为1600bps的情况下，进入步骤1603，在3200bps的情况下，进入步骤1604，在6400bps的情况下，进入步骤1605。在步骤1603、1604、1605，在表示交错次数的n分别设定为8、16、32，终止标题字段解析处理。在标题字段解析处理后，进入地址字段解析处理1114。

下面，在对地址字段解析处理114进行说明之前，先对中断0处理1117的接收数据捕获处理1303加以说明。

在地址字段和信息字段的部分发送代码字交错的数据，因此，有必要对接收数据解交错。在本发明的实施形态中，一旦把接收数据以交错数据块为单位，用易于解交错的形式存储于接收缓存器，在地址字段解析处理1114或信息字段解析情况1116中，即从接收缓存器只取出需要的数据，从而解交错。在接收数据捕获处理1303中，进行把这时的接收数据存储到接收缓存器的处理，具体地说，每当进行中断0处理1117时，进行把控制逻辑部103供给的32比特的接收数据存储于接收缓存器的处理。在接收数据捕获处理1303中，CPU100在接收缓存器0存储交错的偶数号(第0、2、4、6、8、10号)数据块的数据，在接收缓存器1存储交错的奇数号(第1、3、5、7、9号)数据块的数据。图17表示接收数据捕获处理1303的过程。

首先，在步骤1700判断表示交错次数的n(变数)的值。在n＝8的情况下进入步骤1701，在n＝16的情况下进入步骤1705，在n＝32的情况下进入步骤1709。

在交错次数为8的情况下，按步骤1701～1704的过程，把32比特的接收数据存储于接收缓存器。在步骤1701中，把控制逻辑部103的接收数据寄存器0的值拷贝在指向接收缓存器的写入指针wp表示的字节上，在wp上加4，进入步骤1702。在步骤1702中，把接收数据寄存器1的值拷贝在wp表示的字节上，在wp上加4后进入步骤1703。在步骤1703，把接收数据寄存器2的值拷贝在wp表示的字节上，在wp上加4后进入步骤1704。在步骤1704，把接收数据寄存器3的值拷贝在wp表示的字节上，在wp上加4后，进入步骤1713。

在交错次数为16的情况下，按步骤1705～1708的顺序，在接收缓存器存储32比特的接收数据，在步骤1705中，在wp表示的字节拷贝控制逻辑部103的接收数据寄存器0的值，在wp上加1，进入步骤1706。在步骤1706中，在wp表示的字节拷贝接收数据寄存器1的值，在wp上加2后，进入步骤1707。在步骤1707中，在wp表示的字节拷贝接收数据寄存器2的值，在wp上加1后，进入步骤1708。在步骤1708中，在wp表示的字节拷贝接收数据寄存器3的值，在wp上加崐上2，进入步骤1713。

在交错次数为32的情况下，按照步骤1709～1712的顺序，把32比特的接收数据存储于接收缓存器。在步骤1709中，在wp表示的字节拷贝控制逻辑部103的接收数据寄存器0的值，在wp上加上1后，进入步骤1710。在步骤1710，在wp表示的字节拷贝接收数据寄存器1的值，在wp上加1后，进入步骤1711。在步骤1711中，在wp表示的字节拷贝接收数据寄存器2的值，在wp上加1，进入步骤1712。在步骤1712中，在wp表示的字节拷贝接收数据寄存器3的值，在wp上加1后，进入步骤1713。

接着，在步骤1713判决是否已在接收缓存器存满1交错数据块的数据。wp的值大于buf_cottom时，判为已存满，进入步骤1714。其他情况下，则判为正在存入1数据块的数据，就此结束处理。

在步骤1714～1717中，再次设定变数bn、wp、buf_bottom，把存储接收数据的接收缓存器切换为另一接收缓存器。首先，在步骤1714，使段号bn递增。接着，在步骤1715，判断接着使用的接收缓存器。在buf_bottom＝buf0+127的情况下，接着，由于使用接收缓存器1，进入步骤1717。在步骤1717中，在wp设定buf1，在buf-bottom设定buf1+127，终止接收数据获得处理。在buf-bottom≠buf0+127的情况下，接着由于使用接收缓存器0，进入步骤1716。在步骤1716中，在wp设定buf0，在buf-bottom设定buf0+127，终止接收数据捕获处理。

下面，对地址字段解析处理1114加以说明。在地址字段解析处理中，对地址字段的地址与本机地址(本发明的实施形态分配的地址A)进行核对。地址字段解析处理1114的过程示于图18。

首先，在步骤1800中，进行第k号代码字的解码处理。该处理将第k号代码字解交错，对BCH码解码。第k号代码字的解码处理在地址字段解析处理的步骤1800与1840、步骤1809、以及信息字段解析处理2400(见图24)中以完全相同的过程进行。但是，在步骤1800中由于k＝0，对第0号的代码字进行解码。关于这第k号的代码字的解码处理的过程，在下面将详细说明。

接着，在步骤1801，使k递增，在步骤1802，根据解码的第0号的代码字，算出信息字段起始代码字的字编号KMS(参照图6)。接着，在步骤1803，进行地址字段解析处理的终止判定。在k≠KMS的情况下，判定为地址核对过程中，进入步骤1804。在k＝KMS的情况下，判定在地址字段中不存在与本机地址相符的地址，终止地址字段解析处理，进入接收过程终止处理1116。

在步骤1804，进行第k号代码字解码的处理，在步骤1805，k递增后，进入步骤1806。在步骤1804，进行解码的代码字的奇偶校验，有差错时，进入步骤1808，无差错时进入步骤1807，进行地址核对。步骤1807中的地址核对结果，在地址与本机地址相符的情况下进入步骤1809，在不相符的情况下，进入步骤1808。在步骤1808，k递增后，返回步骤1803。也就是说，反复进行步骤1803～1808，直到在步骤1807地址与本机地址相符，或k值变成KMS。在步骤1806的奇偶校验中，发现差错的情况下，步骤1804所译代码中引入差错的可能性高。若与出错的地址在步骤1807进行地址核对，则会造成错误接收。因而，在本发明的实施形态中，在有错误的情况下不进行地址核对。

在步骤1809，进行第k号的代码字的解码处理，在步骤1810，从解码的代码字算出对应于相符地址的信息开头代码字的崐字编号，设定于变数k。再在步骤1811，从解码的代码字算出该信息的代码字数。然后，把该值设定于表示信息的代码数的RAM102上定义的变数m，终止地址字段解析处理，进入信息字段解析处理1115。

下面对第k号的代码字的解码处理进行详细说明。在第k号代码字的解码处理中，使第k号的代码字解交错，把第k号的代码字的BCH码解码，订正错误，设立于RAM上的cw[0：31]。第k号的代码字的解交错，是通过中断0处理1117中的接收数据捕状处理1303从接收缓存器存储的接收数据中读出构成第k号代码字的数据，生成32比特的数据进行的。但是，接收数据捕获处理1303在中断处理中进行，因此，接收过程的处理与接收数据在接收缓存器的存储并不是同步的。另一方面，CPU100被设定于留有余裕地进行接收过程的处理的处理速率上。因此，CPU100想要对第k号代码字解交错时，有时含第k号代码字的接收数据尚未存储于接收缓存器中。在这种情况下，接收过程的处理必须等到含第k号代码字的接收数据被存储到接收缓存器。因此，在这种情况下，暂时中断接收过程的处理，把过程切换到主过程，执行主过程的处理。CPU100每当进行中断0处理时，进行接收数据捕获处理1303后，返回接收过程的处理，在含第k号代码字的接收数据还没被存储于接收缓存器的情况下，再度返回主过程的处理。对此一再反复进行，直到含第k号代码字的接收数据被存储到接收缓存器。第k号代码字的解码处理的详细过程示于图19。

首先，在步骤1900，判断表示交错数据块编号的变数bn是否等于[k/n]+1，判断含第k号的代码字的交错数据块(第[k/n]号的数据块)的全部数据是否被存储于接收缓存器。(这里[α]是高斯记号，[α]表示不超过α的最大整数)。在bn＝[k/n]+1时，在接收缓存器中存储着第[k/n]号数据块的全部数据，在该情况下，进入步骤1902。在bn≠[k/n]+1时，第[k/n]号的数据块的数据在接收缓存器的存储尚未终止，在该情况下进入步骤1901。在步骤1901，进行从接收过程切换到主过程的处理。然后，借助于中断0处理1117，再次把过程从主过程切换到接收过程，返回步骤1900。也就是说，在接收过程中，反复进行步骤1900～1901，直到含第k号代码字的接收数据被存储于接收缓存器。

这里，从接收过程切换为主过程的处理的过程示于图20。首先，在步骤2000，把CPU100的程序计数器的值存储于接收过程堆栈，在步骤2001，把堆栈指针的值拷贝于RAM102上定义的接收过程堆栈的保存区域。在步骤2002，把存储于主过程堆栈指针保存区域的值拷贝在堆栈指针上，在步骤2003对状态的现有过程比特清0。然后，CPU100执行返回指令，把主过程堆栈存储的值设定于程序计数器，再次开始主过程的处理。

在步骤1902，把表示cw内二进制位的位置(简称比特位置)的RAM102上定义的变数bp初始化为0。在步骤1903判断存储第[k/n]号数据块数据的接收缓存器是接收缓存器0还是接收缓存器1。在[k/n]的值为偶数的情况下，数据被存储于接收缓存器0，进入步骤1904。在[k/n]值为奇数的情况下，数据被存储于接收缓存器1，进入步骤1905，在步骤1904，对表示指向接收缓存器的读出指针在RAM102上定义的变数rp设定计数buf0+[(k％n)/8]得到的值。这里，k％n表示k除以n的情况下的余数。如图21所示，buf0+[(k％n)/8]表示包含第k号代码字的比特0数据字节在RAM102上的地址。同样，在步骤1905，对rp设定计算buf1+[(k％n)/8]得到的值。

接着，在步骤1906，对RAM102上定义的变数bpin设定计数(k％n)％8得到的值。bpin表示接收缓存器存储崐的第k号代码字数据在字节内的位置。然后，在步骤1907，把变数rp表示的字节的bpin值拷贝在cw的比特bp上。在图19中的步骤1907中，cw[bp]表示cw的比特bp，RAM(rp)[bpin]表示rp所示字节的比特bpin。再在步骤1908，使bp递增，在步骤1909，进行第k号代码字解交错的终止判断。在bp≠32的情况下，解交错没有终止，进入步骤1910，在变数rp上加4，返回步骤1907。在bp＝32成立时，如图21所示，在cw存储已解交错的32比特第k号代码字(参看图7、图17)。因而，判定为解交错终止，进入步骤1911。在步骤1911，进行BCH解码处理，终止第k号代码字的解码处理。

接着，对BCH解码处理进行详细说明。BCH解码处理是对BCH进行纠错的处理。BCH解码处理在第k号代码字的解码处理1911上进行的过程与标题字段解析处理中的步骤1600完全相同。在BCH解码处理中，首先对代码字的比特0～比特30，用BCH(31、21)码的生成多项式G进行模2除法运算，把校正子S作为余数求出，接着，根据该校正子S求差错模式E，用cw的比特0～比特30与差错模式E进行“异”运算。这时，与校正子S对应的差错模式E的表格作为BCH解码处理程序的一部份存储于ROM101。

又，在本发明的实施形态中，参照数值表进行BCH解码处理中的模2除法运算。具体地说，该表是进行7比特任意位组合格式与BCH(31、21)码生成多项式G(11比特)的乘法运算，对应于该17比特的运算结果的高端7比特，将低端10比特作为数据列制成表格的，而且存储于ROM101上。下面称该表为除法运算表。

在本发明的实施形态中，使用该表，按图22所示的过程进行BCH解码处理中的模2除法运算。在图22中，Q1、Q2、Q3是除法运算的21比特的商。B1是G与Q1的乘法运算结果的低端10比特，R1是cw的比特7～比特16的10比特与B1的“异”运算结果。同样，B2是G与Q2的乘法运算结果的低端10比特，R2是R1的低端3比特及cw的比特17～比特23(共10比特)与B2的“异”运算的结果，B3是G与Q3的乘法运算结果的低端10比特，S是R2的低端3比特及cw的比特24～比特30(共10比特)与B3的“异”运算的结果。除法运算的10比特余数就等于校正子S。

于是，B1、B2、B3可分别从cw的比特0～比特6共7比特，R1的高端7比特、R2的高端7比特，参照除法运算表求得。从而本发明的实施形态的BCH解码处理按图23所示的过程进行。

首先，在步骤2300，根据cw中比特0～比特6的位组合格式，参照除法运算表求B1。接着在步骤2301，用cw的比特7～比特16与B1进行“异”运算，求R1。接着在步骤2302，根据R1的前7位的组合格式，参照除法运算表求B2。接着在步骤2303，用R1的低端3比特及cw的比特17～比特23和B2进行“异”运算，求R2。接着，在步骤2304，根据R2的高端7比特的组合格式，参照除法运算表求B3。接着，在步骤2305，用R2的低端3比特及cw的比特24～比特30和B3进行“异”的运算，求校正子S。

接着，在步骤2306，判定是否检测出差错。校正子S为0时，意味着未检测出差错，这种情况下，结束BCH解码处理。在校正子S的值不为0的情况下，意味着已检测出差错，进入步骤2307。在步骤2307，参照差错模式表，根据校正子S求差错模式E。这里，参照的差错模式表是把2比特以下差错的所有模式和与其对应的校正子做成表的，差错模式是有差错的比特具有1的值，其他比特具有0的值的31比特的位组合格式。因而，在有3比特以上差错的情况下，即使参照差错模式表，也有与校正子S对应的差错模式不存在的情况。在该情况下，不能订正错误，因此在步骤2308，判断与校正子S对应的差错模式是否存在，在差错模式不存在的情崐况下，终止BCH解码处理。在与校正子S对应的差错模式E存在的情况下，进入步骤2309，用代码字cw的比特0～比特30和差错模式E进行“异”运算，将其结果存储于cw，终止BCH解码。

接着，对信息字段解析处理1115加以说明。在信息字段解析处理中，进行把地址字段解析处理中相符地址所对应的信息数据存储于RAM102上定义的信息区域的处理。信息字段解析处理1115的过程示于图24。

首先，在步骤2400，进行第k号代码字的解码处理。这时k表示与相符地址对应的信息的开头代码字的编号。接着，在步骤2401，把解码的代码字存储于RAM102上定义的信息区域。接着，在步骤2402，变数k递增，变数m递减，在步骤2403，进行信息字段解析的终止判断。在变数m的值为0的情况下，判断为信息的存储完成，进入步骤2404，在状态的比特6(新到信息显示要求)设定1，终止信息字段解析1116。在m≠0的情况下，返回步骤2400，对信息的下一代码字进行解码。这样反复进行步骤2400～2403的处理，直到变数m的值变为0，把信息存储于RAM102上的信息区域，终止信息字段解析1115。

下面对接收过程终止处理1116加以说明。接收过程终止处理是终止接收过程，把过程切换为主过程的处理。图25表示接收过程终止处理1116的过程。

首先，在步骤2500中，在控制逻辑部103的起动帧寄存器907设定接着起动的帧的编号。来自控制逻辑部103的中断0处理的要求因此而停止。接着，在步骤2501，状态的比特0(接收过程指示)清0，表示接收过程的处理终止。然后，在步骤2502，把CPU100的堆栈指针的值拷贝于RAM102上定义的接收过程堆栈指针保存区域，把主过程堆栈指针保存区域中存储的值拷贝于堆栈指针，再把状态的比特1(现行过程指示)清0，把过程切换为主过程。而后，CPU100执行返回指令，把主过程堆栈存储的值设定于程序计数器，重新开始主过程的处理。

而后，CPU100在主过程执行新到信息显示处理1104，把接收的信息显示于LCD107、使扬声器108发出声音，使LED109一亮一暗地闪光，通知用户信息已收到。

如上所述，在本发明的实施形态中，CPU100按照ROM101存储的程序，执行解交错、BCH码解码和称为地址核对的传送数据协议解析处理，在寻呼系统的服务区域作为寻呼接收机进行运转。

在本发明的实施形态中，在地址字段解析处理和信息字段解析处理的各解析处理中，只对必要的代码字解交错，将BCH码解码。又，在BCH码解码处理中，BCH码生成多项式的模2除法运算，借助使用除法运算表的“异”运算实现。采用这些处理方式，可以极大减轻传送数据协议解析中给CPU100造成的负担。

例如，在用没有内装除法器的8比特CPU实现BCH(31、21)码(31比特)生成多项式G(11比特)的模2除法运算时，通过的“异”运算反复进行的方法必须反复进行42次(16比特CPU为21次)“异”运算。与此相反，在用本发明的实施形态的方法时，“异”运算的次数(在8比特CPU的情况下)只要6次就够了。

又，在本发明的实施形态中，有主过程1100和接收过程1111两个过程，在接收时，CPU100在两个过程之间频繁切换，分别执行各过程的处理，因此，可以同时执行传送数据协议解析处理和对开关操作的处理。

采用本发明的无线接收装置，只对再现发送数据中需要的数据解交错，将BCH码解码，而且在BCH码解码中，BCH码生成多项式的模2除法运算由使用BCH码生成多项式生成的数值表的“异”运算实现，极大减轻给CPU造成的负担，即使是8比特左右的CPU，也可以不崐提高工作频率，进行使高速数据通信成为可能的通信协议的解析。又在RAM上设置多个CPU的堆栈区，在接收时，频繁切换CPU的堆栈，同时执行解析传送数据协议的处理和对开关操作的处理，可以改善接收时的无线接收装置的操作性能。

如上所述，本发明实现不需要协议解析用的专用硬件，利用CPU执行解交错、BCH码解码，称为地址核对的传送数据协议解析处理的无线装置。借助于此，可以对使高速数据通信成为可能的通协议进行解析而无需提高CPU的工作频率，而且使廉价的无线接收装置能够实现。

Claims (12)

1.一种接收数字数据的无线接收装置，该数字数据作为已调制射频信号由无线寻呼系统中基站所发射，所述数字数据构成具有连续编号帧的数据流，所述帧以固定时长帧间隔出现在各连续固定时长循环周期中，每个所述帧以包含相应帧号的标题字段开始，对于出现在所述循环周期中特定位置上的特定帧，还具有地址和消息字段，所述地址字段包含按照对应于所述无线接收机预定的特定地址数据，所述消息字段包含指定给所述无线接收机的特定消息数据，所述特定地址数据包含已分配给所述无线接收机的本机地址值和表明所述特定消息数据在该特定帧的所述消息字段中位置的信息，对于各所述帧的所述地址字段和所述消息字段，其各自数据在由所述基站发射前已通过用预定的交错因子以固定大小的数据块单元进行交错，变换为交错数字数据，其特征在于，

所述无线接收机包含：

无线信号接收部(104)，用于把所述已调制射频信号作为天线接收，并解调所述天线信号获得数字信号(113)；

位同步部(900)，用于对所述数字信号执行位同步处理以恢复所述数字数据流；

中央处理单元(100)，连结该单元以接收所述已恢复数字数据流；

第一数据存储器(102)，存储由所述中央处理单元处理的数据；

第二存储器(112)，存储所述本机地址值和所述特定帧的帧号；

显示装置(106、107)，连接所述中央处理单元，用以对所述中央处理单元所产生的处理结果提供可视显示；

第三数据存储器(101)，配置于所述中央处理单元外部或与所述中央处理单元综合为一体，其中已存储控制程序，用于控制所述中央处理单元在每一个所述循环周期相继进行下述工作，即

检测所述特定帧中所述交错地址字段的始端；

对特定帧的所述被交错地址字段数据执行解交错，以恢复解交错地址字段数据；

连续比较所述解交错地址字段数据与所述本机地址值，以检测地址相符性，由此从所述解交错地址字段数据获得对应于所述无线接收装置的所述特定地址数据；

从所述特定地址数据获得表明所述特定消息数据在所述消息字段中位置的所述信息；

检测所述特定帧中所述交错消息字段的出现；

对特定帧中所述交错消息字段数据执行解交错，以恢复解交错消息字段数据；

使用表明所述特定消息数据在所述消息字段中位置的信息，来检测所述解交错消息字段中出现的所述特定消息数据，由此，从所述解交错消息字段数据中提取所述特定消息数据；

将所述特定消息数据存入所述第一数据存储器；

将所述特定消息提供给所述显示装置，由此，显示所述消息数据的内容。

2.如权利要求1所述的无线接收装置，其特征在于，第三数据存储器是存储这样的控制程序的存储器，

凭借所述控制程序中所包含的一个部分，所述中央处理单元能够通过执行所述控制程序，依序进行下述工作，以对所述特定帧中所述交错地址字段数据进行解交错，所述工作即

在所述第一数据存储器中保留多个区域分别作为接收缓存区，每个区域与所述固定大小的数据块有同样的大小；

将所述交错地址字段的数据相继写入所述接收缓存区，使得数据循环填入相继的所述接收缓存区；

按照由所述交错因子确定的预定序列从所述每个接收缓存区的相应存储地址读出交错地址字段的所述数据，以恢复所述地址字段对应的解交错数据；

由上述地址字段数据解交错，所述中央处理单元又通过执行所述控制程序，按下述步骤对特定帧中所述交错消息字段数据进行解交错；

将所述交错消息字段的数据相继写入所述接收缓存区，使得数据循环填入相继的所述接收缓存区；

按照由所述交错因子确定的所述预定序列，从所述各个接收缓存区的相应存储地址读出交错消息字段的所述数据，以恢复对应的解交错消息字段数据。

3.如权利要求1所述的无线接收装置，其特征在于，所述无线接收装置可进一步包含：差错模式表，该表使c位数据字表达的各差错模式与相应的(c、q)BoseChaudhari Hocquenghem(BCH)误码校正子相关，其中c和q为固定整数，q小于c，所述差错模式表被固定地存储在所述第二数据存储器中，其中，使用预定生成多项式G的g位系数组将所述数字数据的数据字变换为每个由c位构成的对应的BCH码字，以便用所述多项式系数组模2除每个所述码字，产生q位构成的商Q，这里，q为整数，是大于1的整数f的倍数，所述变换为BCH码字是在进行所述交错处理和发送所述数字数据之前进行的，其中，第三数据存储器是存储这样的控制程序的存储器，

凭借所述控制程序中所包含的一个部分，所述中央处理单元能够通过执行所述控制程序，依序进行下述工作，以对所述特定帧中所述交错地址字段数据进行解交错，所述工作即

通过执行用所述生成多项式系数组模2除所述解交错数据的每一连续BCH码字，按照所述除法运算的各个余数获得所述数据字的差错校正子的对应值，来完成所述解交错数字数据的BCH解码处理；

使用所述差错校正子的值分别作为表地址查阅所述差错模式表，以获得所述数据字的各差错模式；

根据所述各差错模式，对所述数据字纠错。

4.如权利要求3所述的无线接收装置，其特征在于，所述无线接收装置可进一步包含固定存储在所述第二数据存储器中的，能够根据从其中获得的值导出每次所述模2除法运算所需中间值的所述除法表。

5.如权利要求4所述的无线接收装置，其特征在于，其中所述除法表具有如下所述构成：

用所述q位多项式系数组模2乘分别由所有可能的2ⁿ位组合格式构成的每个数，由此获得2ⁿ乘积值，每个由(q+n-1)位构成；

对每个所述乘积值，设置所述乘积值的低端(q-1)位组作为所述除法表中的一个表值，设置所述乘积值的高端n位组作为所述表值的表地址。

6.如权利要求5所述的无线接收装置，其特征在于，第三数据存储器是存储这样的控制程序的存储器，

凭借所述控制程序中所包含的一个部分，所述中央处理单元能够通过执行所述控制程序，依序进行下述工作，完成一个码字的各个所述模2除法运算，所述工作即，

执行主处理序列以获得第一中间结果(R1)，即通过使用所述码字的n个高端位作为表地址查阅所述除法表，由此获得第一表值(B1)，然后求所述第一表值与所述码字的次低端(q-1)位组的“异”运算，由此，获得所述第一中间结果(R1)；

执行多个辅助处理序列，每个完成同样的运算序列，但分别作用于所述码字的不同的n位组，所述n位组逐个递减，由此，按照连续的辅助处理步骤至少求出一个第二中间结果(R2)和差错校正子(S)，所述辅助处理序列的第1序列包含使用所述第一中间结果(R1)作为表地址查阅所述除法表以获得一第二表值(B2)，然后对所述第二表值(B2)与后续所述码字n位的所述第一中间结果(R1)的低端(q-n-1)位构成的位组合格式求“异”，由此获得所述第二中间结果(R2)，码字的所述n位对所述码字(q-1)位组为次低位。

7.如权利要求5所述的无线接收装置，其特征在于，

所述BCH码是一种BCH(31、21)码，所述参数c和q分别具有值31和21，所述参数q和n分别具有值11和7，由此，所述除法表其中总共存储有128个所述表值，

所述中央处理单元是能够按照所述主处理序列和两个所述辅助处理序列分别相继求出所述第一和第二中间结果(R1)、(R2)和校正子(S)的中央处理单元。

8.如权利要求1所述的无线接收装置，其特征在于，可进一步包含控制逻辑电路部，用以接收所述已恢复的数字数据流和按照连续的固定大小的传输数据单元把所述的数字数据周期性地加给所述中央处理单元，并用以检测出现的所述特定帧，所述控制逻辑电路部包含：

帧号比较部(901)，该部(901)包括存有所述特定帧帧号的帧寄存器(907)、帧计数器(908)、以和所述帧间隔相等的周期使所述帧计数器周期性递增的部件和用以检测所述帧计数器和所述帧寄存器的内容的相符性且当检测到两者相符时起动出示一个接收控制信号使得所述数字信号能从所述无线信号接收部(104)传输到所述位同步部(900)的部件；

接收数据存储器(903)，它包含具有数据存储容量与所述数据传输单元大小相等的数据寄存器(910，911，912，913)，所述接收数据存储器经数据总线部(934，120)耦合所述中央处理单元，并且包括将第一类型中断信号送给所述中央处理单元、通过由所述中央处理单元执行数据捕获操作、请求将所述数据寄存器的内容传输给所述中央处理单元的部件，所述接收数据存储器包括重复执行一系列操作不断地将所述已恢复的数字数据流中的数据存入所述数据寄存器直到它被存满为止、然后产生所述第一类型中断信号并在所述数据捕获操作期间将所述数据寄存装置的内容经所述数据总线部加给所述中央处理单元的部件。

9.如权利要求8所述的无线接收装置，其特征在于，所述数据寄存器包含多个数据寄存器，每个具有为8位字节整数的相同存储容量，且所述多个数据寄存器的内容分别通过每一所述数据捕获操作相继传输给所述中央处理单元。

10.如权利要求8所述的无线接收装置，其特征在于，进一步包含至少一个功能开关，可激励产生表明一处理请求的功能开关信号，其中，每个所述帧以包含代表所述帧号的未交错数据的标题崐字段开始，所述控制逻辑电路部包括从所述标题字段提取所述帧号数据、将所述帧号数据存入所述数据寄存器、然后执行所述第一类型中断信号初始动作的部件，还包括产生第二类型中断信号以响应所述功能开关信号的部件；

所述中央处理单元包括控制要执行的下一条所述控制程序指令在所述第二数据存储器中的地址的程序计数器，

所述控制程序包含一些部分，这些部分分别对应于主处理(1100)和接收处理(1111)、传送所述第一数据存储器中要存入所述数据寄存器的内容为所述第一类型中断信号服务的第一中断处理程序(1117)，和为所述第二类型中断信号服务的第二中断处理程序(1118)；

其所述中央处理单元通过执行所述控制程序，保留所述第一数据存储器的第一区域作为所述主处理用第一栈区，保留所述第一数据存储器的第二区域作为所述接收处理用第二栈区，并在所述第一数据存储器中至少预留一个位作为状态位，而且

执行所述主处理时，响应所述第二类型中断信号的每一动作将中央处理单元中所述程序计数器的当前值存入所述第一栈区，执行所述第二处理程序按照所述功能开关信号设置所述状态位，然后读出存在所述第一栈区中的所述程序计数器值并将所述值置入中央处理单元的所述程序计数器，返回所述主处理，接着检查所述状态位的状态，并按照所述状态执行预定的处理。

执行所述主处理时，响应所述每个特定帧中所述第一中断信号的初始动作，将中央处理单元的所述程序计数器的当前值存入所述第一栈区，执行所述第一中断处理程序将所述帧号数据从所述的数据寄存器存入所述第一数据存储器(102)，将中央处理单元的所述程序计数器设置为一预定的起始值并开始执行所述接收处理，

接着，在执行所述接收处理期间，响应所述第一类型中断信号的每一动作，将中央处理单元的所述程序计数器的当前值存入所述第二栈区，执行所述第一中断处理程序，由此将所述数据寄存器的内容存入所述第二数据存储器，读出存于所述第二栈区的所述程序计数器的值，将所述程序计数器的值设置于中央处理单元的所述程序计数器中，并返回执行所述的接收处理，

然后，判别为执行解调处理所需预定量的数据，通过连续执行所述第一中断处理程序，是否已存入所述第二数据存储器，且若所述预定量还未存入，则读出存于所述第一栈区的所述程序计数器值，将该值设置于央处理单元的所述程序计数器中，返回执行所述主处理。

11.如权利要求10所述的无线接收装置，其特征在于，所述控制程序包含一个部分，凭借该部分所述帧号数据存入所述第一数据存储器后，所述中央处理单元执行比较处理，将所述帧号数据表达的帧号与存储在所述第三数据存储器中的所述帧号进行比较，当所述比较处理检测到帧号不相符时，

设置所述帧号数据表达的帧号作为所述帧计数器(908)的计数值，且

通过读出存储于所述第一栈区的所述程序计数器值，将所述值设置于中央处理单元的所述程序计数器中，结束所述接收处理并开始连续执行所述主处理。

12.如权利要求1所述的无线接收装置，其特征在于，所述地址字段和消息字段的总时长在每个所述帧中为固定值；每个所述帧中所述地址字段和消息字段的数据速率具有从多个可能值中预定的某个值；每个所述帧包括含有同步字段的标题字段，其数据速率与地址字段和消息字段的所述数据速率相同；所述无线接收装置包含发送速率检测部(902)，用于检测每个所述帧中所述同步字段的所述数据速率并将表明所述检测到的数据速率值的信息加给所述中央处理单元；所述控制程序包括一个部分，所述中央处理单崐元通过执行所述控制程序，凭借该部分根据所述检测到的数据速率值，计算每个所述帧的所述地址和信息字段数据的所述交错因子的值。

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