CN1521599A - 预处理公共格式中央处理输入或输出信号的方法及设备 - Google Patents
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Abstract
在音频处理技术中，存在着不同类型的接口，这些不同的接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关。在一些应用中，希望处理来自不同类型接口的音频信号。根据本发明，利用与公共系统时钟的同步，针对随后的公共格式中央处理，对不同类型接口的输入信号进行预处理，根据与不同接口类型相关的不同通道协议，进行通道解码，以及处理得到的PCM比特流格式信号，从而由其形成采样字，该采样字被存储在由其向中央处理提供该采样字的中间存储器中。
Description
技术领域
本发明涉及一种利用公共系统时钟预处理不同类型接口的公共格式中央处理输入信号或输出信号的方法及设备。
背景技术
A/V系统的多种数字音频输入/输出音频接口得到了普遍的使用，例如用于数字IO的LEC958及ADAT或主要用于与AD/DA转换器相连的AC-Link及I2S。现在，典型的接口应用经常需要用于多种类型的接口。
通常已知用于这种接口的模块用于实现单个接口。例如，接收器由协议解码器以及用于随后的串行-并行转换器的比特时钟组成，所述协议解码器输出明文数据比特，而所述串行-并行转换器由串行数据比特形成一系列采样字。随后，利用例如DMA(直接存储器存取)和/或中断或轮询数据传递等以及如果需要的话利用用于缓存音频信号的FIFO，将采样字写入处理系统。发送器由实现对应相反数据处理方向的类似元件组成。由于处理器时钟与音频采样频率的比例，典型系统将使用DMA用于数据传递。如果处理速度没有问题，则可以使用软件来实现基本的DMA传递操作。以下将参照DMA的使用，但在本发明中的各个情况下均可以利用中断或轮询机制来取代DMA输入及输出。
典型地，单个协议专用的接口(例如IEC958接收器)还可以使用专用的串行-并行转换器(或在发送器情况下为并行-串行转换器)，即根据接口的需要实现MSB优先或LSB优先、比特数等。
发明内容
当为了与公共或中央处理器交互作用而组合不同类型的音频接口时，必须考虑到多个不同的操作条件。基本上，这种接口将使用音频数据的串行传输，该音频数据带有很少或没有任何伴随的同步及时钟信号。此外，音频接口使用特殊的与处理器或总线的系统时钟不相关而与音频相关的时钟。因此，合并多于一种同时使用的音频接口会导致几个独立音频时钟的产生，最多在每个有源接口产生一种附加的不同时钟。
上述所有接口最多传送24比特的PCM数据字，由此由多个连续发送的PCM数据字形成完整的音频采样(IEC958，I2S类型2，立体声；ADAT类型8；AC-Link类型2至6：多声道)。对于某些类型的接口而言，附加边信息被并入了PCM音频信息比特，例如SPDF：VUC；ADAT：用户比特；AC-Link：Tag、Cmd、Status。串行PCM数据传输可以为LSB(最低有效位)优先或MSB(最高有效位)优先。
本发明解决的问题在于便于不同类型的接口输入或输出信号的公共系统时钟预处理，其中不同的接口类型与不同的采样时钟频率和/或不同数据帧或数据字格式相关联，并使公共系统时钟的操作区域尽可能的大。权利要求1和2公开的方法解决了这一问题。权利要求3和4公开了使用该方法的设备。
下文中术语“音频采样”或“采样”指由K个号码(或字)组成的完整K通道采样，每个通道一个号码，由此K是音频通道的个数。这些号码用“采样字”或“字”表示。
本发明的音频接口结构涉及一种参数化通用音频IC元件或单元的实现，该单元能够在中央处理系统中，以尽可能保持系统IC设计、PCB设计以及软件设计的灵活性的方式，同时并以不同的结构处理来自或提供给至少上述所有类型接口的数据。
本发明涉及该元件或单元的整体结构以及特定的详细解决方案。
DSP(数字信号处理)经常包含允许输入及输出多种特定串行数据格式的DSP数据字的通用可配置串行接口SIO(串行输入输出)。作为可选的上述用于单个协议、用于实现上述多类型接口其中之一的专用接口，这种通用SIO可以与特定的协议解码器或编码器相结合。完整单元的时钟为比特时钟或各自的通道时钟。优选地，利用处理器时钟提供处理器对并行采样字的存取。
图1所示为根据本发明的数字音频接口单元的示例结构。图中左侧所示为串行音频数据输入SADI和串行音频数据输出SADO信号，且右侧为与系统处理器(RISC、DSP或μP，图中未示出)相连的系统总线SB。所有与音频时钟相关的信号尽可能早(输入)或晚(输出)地与系统时钟同步，该系统时钟可以与总线时钟相同。优势在于，这使得系统时钟的处理范围尽可能的大，即单独由系统时钟计时的逻辑部分尽可能的大。经过通用输入模块GPI(包含有同步级以及针对SADI信号的双向通用使用的控制逻辑)，多个N音频数据逐一输入执行通道协议解码(即IEC958、I2S、AC-Link、ADAT等协议)的N通道解码器单元11并确定每个输入比特的数据比特类型(例如PCM、子码或忽略)。将得到的N组通用PCM比特流格式信号输入接口类型无关的流单元13，该单元可以利用寄存器中的中间存储，向FIFO 14输出来自N个输入种的一个或多个的输入串行数据比特(PCM和子码)，作为采样字。FIFO 14能够经总线接口15将其输出信号传送到总线SB。
对应地，来自总线SB的数据通过总线接口15、FIFO 14、流单元13、M通道编码单元12以及通用输出模块GPO(包含有串行音频信号输出的同步级以及针对SADO信号的双向通用使用的控制逻辑)，到达提供M串行音频数据输出信号SADO的输出，M可以与N不同。
通道编码器单元12将通用PCM比特流编码为不同的接口格式，即包含IEC 958、AC’97、I2S以及ADAT编码器中的一个或多个。
流单元13执行串行/并行转换。该单元收集从属于一个流的不同输入信号得到的所有输入PCM比特，并将其输出到寄存器文件19中，可以将寄存器文件19的内容传送到FIFO 14，以及反之用于来自FIFO 14的数据。为了处理例如分别由最多16个通道组成的八并发音频流，存在8个不同的流单元。寄存器文件18包括针对音频单元的所有控制和状态寄存器。时钟单元16产生同步内部比特时钟以及使能信号。计时器单元17包括当前系统时间的计数器、可加载计时器以及寄存器，以利用外部参考信号对系统时间进行采样。
输入数据SADI和输出数据SADO带有对应的比特时钟BCK、主时钟MCK以及指定了具有分离时钟、数据及同步的接口类型的完整音频采样的第一PCM字的第一比特的信号LRCK，例如I2S和AC97，时钟单元16选择这些时钟及同步信号并使其与系统时钟同步。
公共比特位时钟/通道时钟可以为协议转换器以及串行/并行转换提供时钟。
原则上，本发明的方法适用于利用公共系统时钟，对用于公共格式中央处理的不同类型接口的输入信号进行预处理，所述不同接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关，本发明的方法包括以下步骤：
—由不同类型接口输入信号产生系统时钟同步输入信号；
—根据与所述不同类型接口相关的不同通道协议，对所述系统时钟同步输入信号进行通道解码，从而提供具有统一字格式的对应PCM比特流格式信号；
—进一步处理所述PCM比特流格式信号，从而由该信号形成采样字，该采样字被存储在如FIFO等由其将所述采样字提供给所述中央处理的中间存储器中，
或者本发明的方法适用于利用公共系统时钟，对用于公共格式中央处理的不同类型接口的输出信号进行预处理，所述不同接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关，本发明的方法包括以下步骤：
—通过由其形成系统时钟同步PCM比特流格式信号，进一步处理从所述中央处理输出并存储在如FIFO等中间存储器中的采样字，所述PCM比特流格式信号具有统一的字格式并与所述不同类型的接口相关；
—根据与所述不同类型接口相关的不同通道协议，对具有统一字格式的PCM比特流格式信号进行通道编码，从而提供对应的系统时钟同步输出信号；
—由所述系统时钟同步输出信号产生不再与系统时钟同步而是遵循所述接口类型的接口类型相关输出信号。
原则上，本发明的设备适用于利用公共系统时钟，对用于公共格式中央处理的不同类型接口的输入信号进行预处理，所述不同接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关，所述设备包括：
—产生装置，用于由不同类型的接口输入信号产生系统时钟同步输入信号；
—通道解码装置，用于根据与所述不同类型接口相关的不同通道协议，对所述系统时钟同步输入信号进行通道解码，从而提供具有统一字格式的对应PCM比特流格式信号；
—处理装置，用于进一步处理所述PCM比特流格式信号，从而由该信号形成采样字，该采样字被存储在如FIFO等由其将所述采样字提供给所述中央处理的中间存储器中，
或者本发明的设备适用于利用公共系统时钟，对用于公共格式中央处理的不同类型接口的输出信号进行预处理，所述不同接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关，所述设备包括：
—执行装置，通过形成系统时钟同步PCM比特流格式信号，进一步处理由所述中央处理输出并存储在如FIFO等中间存储器中的采样字，所述PCM比特流格式信号具有统一的字格式并与所述不同类型的接口相关；
—通道编码装置，用于根据与所述不同类型接口相关的不同通道协议，对具有统一字格式的所述PCM比特流格式信号通道编码，从而提供对应的系统时钟同步输出信号；
—产生装置，用于由所述系统时钟同步输出信号产生不再与系统时钟同步而是遵循所述接口类型的接口类型相关输出信号。
各个从属权利要求公开了本发明的附加实施例。
附图说明
参照附图，对本发明的实施例进行说明，其中：
图1本发明数字音频接口单元的简化框图；
图2 IEC 958子帧格式；
图3 AC’97格式帧；
图4 ADAT格式帧；
图5 I2S格式帧；
图6图1所示框图的更详细形式；
图7通道解码器框图；
图8存储在FIFO或系统存储器(未示出)中的示例性格式；
图9用在流单元中的计数器电路；
图10 GPI/同步器单元框图；
图11同步时序；以及
图12通道编码器/解码器及流单元的时序。
具体实施方式
图2至图5所示分别为IEC 958子帧格式、AC格式帧、ADAT格式帧以及I2S格式帧。从这些图中可以看出，其格式的区别很大。
与当前技术发展水平的实现形成对照，图7中的通道解码器模块对所有或几乎所有需要的协议进行解码。其与固定的输入引脚有关。优势在于，以单一的单元实现所有或绝大多数协议解码器功能并不比将所有单个协议解码器相加的复杂度复杂，这是因为如图7所示可以共享一部分逻辑(即所有IEC 958、ADAT、AC’97以及I2S单元之外的所有逻辑)。并未共享类似IEC958及ADAT解码器中时钟数据分离器或前同步码检测器等的特殊功能。
另一方面，当将与多协议编/解码器(转换器)相关的I/O信号的个数与对应更简单的单协议编/解码器(转换器)的更多个数进行比较时，相同数目的I/O引脚和用于其连接的某些种类的多路复用器会得到多个单协议编/解码器(转换器)解决方案的更低复杂度，但典型地会付出透明度和灵活度更低的代价。
流单元13以多个单向流的形式执行数据传送。为每一个流分配了一组配置寄存器，确定将哪一个输入信号以及在哪一个可用PCM采样时间间隙(即单一信号输入的第一、第二、......等采样字)传送到FIFO 14(从而，传送到后续处理系统)。每一个流都拥有其自身的、能够独立被处理系统存取的FIFO(区域)，因此对于合适的DMA数据传递，需要每个流不同的DMA单元(未示出)(流彼此操作独立)。如果输入流被配置用于多于一个信号输入(“通道合并”，例如三个IEC 958接口形成3×2通道流)，则所有信号必须与相同的接口类型相匹配，并且必须具有相同的采样频率且相位相同。流输出的处理及特性是模拟的。
对于流单元，存在多种设计选择——使用被软件分割为具有适当规模隔离流FIFO的单个FIFO-RAM，以及使用独立FIFO，——直接从/向FIFO(-RAM)向/从通道解码器/编码器传送比特，即依次(可以限制总数据速率)处理所有比特，而无需任何中间寄存器，或使用设置于FIFO 14与通道解码器11以及通道编码器12之间的中间(移位)寄存器。
如上所述，由于同步接近于信号I/O引脚，因此所有通道编码器/解码器以及一个或多个流单元的时钟均为公共系统时钟。在现有技术水平的处理中，在具有同时运行的多个输入和输出流的典型音频场景中，通常，SIO类型(串行输入输出)实现将利用多个不同(比特位/通道)时钟运行相关的SIO单元。因此通过合并SIO单元来实现整体优化是不可能的，而由于使用了单个(系统)时钟，这在本发明中对于流单元13而言是可能的。通过直接将串行音频比特流读取/写入到FIFO(比特方式或使用单一的读取/修改/写入寄存器)，使其可以实现完整的流单元，而无需大量的音频数据通路寄存器。另一个使其更易于实现的特征为通道合并，即将多个相同类型的I/O信号合并为公共流。每一个逻辑流选择用于该流的I/O信号，由此I/O信号多路复用器位于该流单元中。
图12的上半部分所示为通道编码器11和通道解码器12中某些信号的时序，流单元13中某些信号的时序如图12中的下半部分所示。
如上所述，以系统时钟sys_clk作为通道编码器/解码器的时钟避免了以多路复用器所选择的多个可能的音频比特时钟作为图11中部分示出的同步器单元主要部分的时钟。只有最后的同步级TFF1、TFF2以及RFF0直接由对应的音频比特时钟提供时钟。因此，芯片输入通路附近的同步避免了使相同的门限沿为两个或更多个触发器提供时钟。这种同步器分别被包含在图1和图6所示的时钟单元模块16中。
由于已知实现不是对采样而是对典型地与用于当前处理器的单采样字相同的处理器机器字进行操作，因此即使是SIO类型的已知实现也具有一些缺点。
有优势地，未检测通道改变(channel permutation)或利用计时标记的适时输出分别易于采用根据图1或图6所示的结构，这是由于流单元处理音频采样，而不是字。
下面将对多个实施例进行说明。
在图1和图6中，通道编码器/解码器11、12和流单元13之间的接口信号包括对应的信息信号sframe_enable(采样帧使能)，该信号是一个表示新采样起始的系统时钟(syc_clk)周期脉冲，并由流单元13的通道编码器或通道解码器产生。信号pcm_enable以及subcode_enable的单周期脉冲分别表示在相关数据线上携带了或请求了有效PCM-各子码-比特的syc_clk周期。
基本音频PCM以及流格式：
假设以采样序列的格式传输传送了P通道音频信号(P＝1，2，3，...直到各个流所支持的最大通道数)的音频流，其中每个通道中的每个采样(例如立体声或6通道采样)由P个数据字组成(例如32比特位的数据字)。随后，由有关音频接口传输的输入字的音频内容大小最大不超过或不必超过24比特。因此，如果由于所选择的处理器/存储器系统而导致每个字中有更多可用比特，例如，用于普通RISC处理器或某些DSP的32比特，或将音频字作为双字2×16比特进行存储的16比特DSP，或者在例如24比特DSP的情况下，万一不需要所有数据均为24比特时，可以将这些字的附加比特用于传输其他的边信息(side information)。
如果将数据输入到本发明的处理系统中，可能需要去掉这种边信息，但是可以与例如移动、缩放、整数-浮点转换、浮点-整数转换之类所需其他操作合作，容易地实现该操作，而无需额外的代价。
图8a和b所示为例如32比特以及24比特机器字(图8c)等用在FIFO 14或系统存储器中进行处理的可能的采样格式。为了简化边信息比特的转换/去除或插入，使用了表示在(更长的)字中左对齐或右对齐的PCM位的格式。因此仅表示了这些变型。考虑到PCM比特、F比特以及L比特，所有的音频采样均具有相同的表示，而与所使用的通道编码器/解码器无关，并且从两个可选格式中只选择一个用于GPI/GPO单元或级，因此表示了硬件或软件的惟一采样格式。
为了便于理解/表示，下文中对实施例的说明限于32比特格式。利用较大或较小机器字长度可以容易地实现全部功能性，或者某些情况下，实现部分功能性。
子码：
一种被插入到单个采样字的附加信息的第一类型可以是子码信息——例如SPDIF(VUCP)、ADAT(C1..C4)、AC97(标记)等多个接口定义子码信息。在SPDIF的情况下，已经直接将子码比特位与各个采样进行关联并发送。图8a表示了利用24比特数据的32比特字格式的示例，每个字最多有5比特用于子码，且3比特用于其它的信息。子码的量和内容取决于接口类型。根据本发明，保持原始子码比特数，但可以将用于该子码比特的比特位置选择为固定的或惟一的。仅有的例外为表示每个采样有效性的有效位(V)。在信号输入的情况下，流单元13以特殊方式解释并处理该信息条目：
a)按照接收到的原样转发包括允许软件处理有效信息的V比特在内的输入字，或
b)如果该采样的所有字无效，放弃该P通道采样(禁止写入FIFO/存储器)，或
c)屏蔽无效字，或
d)以如CD播放机等现有设备的已知方式利用周围的有效字对采样字进行内插。
在IEC 958输入的情况下，子码传输的优选方法为将四个VUCP子码比特连同相关采样字一起传输；
以传输P通道采样的第一字中的所有ADAT子码比特(按照具有四个子码比特的格式)；
在I2S的情况下，利用允许组合音频&子码数据经单一I2S接口与类似DSP之类的设备进行数据交换的相邻非PCM位置填充子码比特；
以及/或者利用ACLink标记比特(与数据空隙相关)填充该有效比特。
避免通道改变：
音频输入及输出中存在的一个问题是通道改变的可能性。这是由于在绝大多数音频硬件配置中传输单个P通道采样需要多个典型机器字(典型地，每个音频通道一个机器字)。因此处理器系统(处理器、DMA单元、串行IO单元、FIFO)仅需要处理单个的机器字而不是更大的实体。因此，如果在音频数据流中错误地插入或删除单个数据字，读取“机器”字序列的设备或级(子程序、线程、处理器、音频接口硬件等)会释放(loose)有关哪一个字与哪一个音频通道相关的信息的轨道。
在如图6所示包括系统处理器和音频流的DMA或基于中断或基于轮询的输入/输出的系统中，这种通道改变的原因可能是错误的FIFO存取、使输入和输出服务不可能及时进行的处理器临时处理器计算过载或临时增加的中断等待时间。因此，以适当通道开始流输入/输出不能保证稍后的输入/输出是正确的。尽管上述影响被看作是系统误差并因而不会在正常(调试)情况下出现，但还是存在应当对正确通道类型输出进行检验的应用程序。在图6所示的示例音频接口中，所述问题会出现在FIFO或DMA控制器中。不过由于通道编码器/解码器发出的sframe_enable信号，流单元13清楚地知道采样边界并因此执行此检验。
本发明允许检测和校正通道改变的特征以单个采样的类型对其进行标记，从而可以利用数据流的最终用户对其进行识别。一种安全且易于实现的测量是将音频采样的一个采样字，即采样的第一个字的一个比特(或是未使用的)标记或设置将设为“1”，尤其是“L”比特，并将该采样的其它所有字的该位设为“0”。这样这些采样的左/右对齐误差就依次变为可检测的。
一方面，由于这里音频数据传输的一端为处理器软件，则这种每一个采样的位插入或检验对于处理器而言是一种相对较重的负担。另一方面，考虑到收听者需要一些时间去检测通道改变，则只标记/检验每第L个采样的第一个字(L足够小以使得检测时间小于例如0.1秒)就足够了。这样在频率为48kHz的1152/1024采样或DMA块大小范围内的典型音频帧可用作“F比特”(帧比特)标记的距离。
使用DMA块大小距离(将每个DMA块的第一个采样的第一个字标记为F＝“1”)允许音频接口硬件精确地确定输出/输入设置了F比特的采样的时间点，相当于DMA块的第一采样(在处理系统存储器中)。此特征便于由音频接口硬件测量如时标和块误差(见下文)等附加的边信息，并将其连同该DMA块一起传送/处理(完成)。
在音频输入处理的情况下，流单元硬件设置FLEN音频采样的每个序列的第一个字的F位。流单元最初的启动或重启始终以将标记有F＝“1”的第一个采样的第一字写入FIFO 14的方式进行。设置DMA(或中断或轮询)数据输入，以使用相同的块长度FLEN*P，从而在每次单个(DMA)块传送之后，在相关目的存储器位置发现的第一个字总应当是具有已设置F比特的字。在(DMA)块完成处理期间，对此进行检验。如果没有设置这种(DMA)块的第一个字，则数据输入没有对准，并需要重新启动该流单元(及相关DMA)的输入处理。
在输出处理的情况下，再次将用于输出的(DMA)块的大小以及流单元13初始化为FLEN*P字的值。对于每个由软件准备用于输出的DMA块而言，只需设置第一F比特，而复位其它所有比特。当流单元13启动时，相关的FIFO 14(即其与该流相关的部分)必须为空。因此启动后流单元13读取的第一字是具有已设置F比特的，随后是具有已复位F比特的FLEN*P-1个字。在第FLEN*(P+P)个字中，再次设置F比特，并依次类推。
流单元硬件检验已设置F比特的出现。如果有一个被错放，即为不应当输出为P通道采样的第一个的字设置了F比特，或具有已设置F比特的采样不是除前一个之外的FLEN采样，或在FLEN采样期间，F比特为零，则停止流单元并将其切换到错误状态。可以由软件检测到该状态(变化为中断或轮询状态)，从而可以重新启动输出处理。
流单元13所需的硬件如图9所示。需要帧计数器92 FCNT及帧长度(或(DMA)块采样计数)寄存器91 FLEN，在音频输入期间插入已设置的F比特，并在音频输出期间，检验F比特的适当出现。对于图9所示的实施例，对于每一个(P通道)采样(更准确地：每一个来自适当通道单元的sframe_enable脉冲)，FCNT递增，并由0计到FLEN-1。此后再次将FCNT复位为“0”。最后，到达FLEN-1表示应当以已设置F比特标记下一个采样的第一字。
一种代替使用F比特的方案是插入/检验插入到采样之间的块基准(basis)上的SYNC字(实质上为块长度以及可选地为校验和及其它边信息)。这种方法的优点在于不需要每个字的一个比特。取而代之的是，可以将所有的比特用于音频数据，不过由于存在着将音频数据字误理解为SYNC字的可能性(除了在该SYNC码为禁止数据字的情况下)，这种机制不是完全没有问题的。即使在校验和使检测更为保险的情况下，也只能在SYNC字重复出现之后，才执行启动。
另一种可选的方案是标记FIFO 14中块的第一个字(通过每一个字的额外比特位或通过额外的指针)并在每个块传递之后检验与实际DMA(或中断)指针相对的该指针。此实施例不包括DMA链。
又一个可选的方案是使用特定的DMA装置(未示出)，该装置可以创建于音频单元或接口内，如果使用了FIFO则与标记的FIFO字协同操作，其中流硬件和DMA硬件进行操作以使DMA块传递与流单元FCNT/FLEN块同相，或DMA单元使用了字的概念。不过，这种方案的缺点在于需要专用DMA单元以取代通用DMA。
FL比特字段，不考虑定义：
| L | F | 说明 |
| 0 | 0 | 符号扩展 |
| 0 | 1 | 新软件帧 |
| 1 | 0 | 左通道 |
| 1 | 1 | 符号扩展 |
表1
当设置DMA缓冲器用于音频接口单元的输出时，为了减少处理器操作的次数，参看表1及图8a，将F比特扩展为FL2比特字段。根据该表，LF＝01b表示DMA块的第一采样(F＝1)的第一个字(L＝0)，LF＝10b表示非采样第一字。其它两个码LF＝00b及LF＝11b定义了“非特定采样”。
当音频数据输入时，流单元13只插入码LF＝01b和LF＝10b，因此利用L或F能够正确地标记每个采样，允许检验DMA块以及单个采样对准。在音频数据输出期间，如图8a所示，软件利用具有LF＝00b或LF＝11b码的符号扩展右对准24比特PCM数(32比特以内)，或利用其低八位被初始化为零(LF＝00)的左对准24比特PCM数，初始设置DMA输出缓冲器。流单元13将码LF＝00b或LF＝11b解释为“非特定采样信息”并将该采样作为下一个字输出。在开始DMA块输出之前，软件利用LF＝10b，即导致流单元F比特检验的代码，标记每个DMA缓冲器的绝对第一个字。如果检验结果为“非真”，如上所述，则停止流单元并由软件重新启动输出处理。如果DMA块长度与通道个数相同，则可以将音频输入处理得到的LF比特字段重新作为真用于音频输出处理。
时间标记、块误差、SPTS：
上述流单元13的扩展及每一个独立输入或输出流的一个扩展，即计数器92 FCNT、寄存器91 FLEN以及F比特位机制便于在与DMA缓冲器(未示出)的绝对第一字相关的寄存器95中得到更准确的PTS时标，并得到准确采集DMA块中采样的误差信息的累积误差寄存器SERROR 99。这通过使用比较结果93 FCNT＝FLEN-1和用于使能该捕获的sframe_enable来实现。
图9中的计数器94 CTS表示对每一个系统时钟进行计数并当达到最大值0xFFFF FFFF时回到“0”的机器字宽(32位)上升计数器。可以将计数器CTS的输出用作音频接口单元的时间基准。当符合以下条件时，级95 PTS(表示时标)得到CTS值：
(FCNT＝FLEN-1)且sframe_enable。
当SERROR寄存器进行采样时，清除通道误差存储器96CERROR，并且随后收集所有与输入或输出信号相关的误差信息，直到再次进行采样(即(FCNT＝FLEN-1)且sframe_enable)。因此SERROR精确地包含了与刚刚结束/正在结束的DMA块的所有采样相关的通道误差信息。在音频输入期间，有效的SERROR表示应当进一步检查完整输入块的误差或将其屏蔽(muted)或忽略，后两种特征允许以块为基础，方便地处理误差。
在音频输入期间，首先流单元13会发现(FCNT＝FLEN-1)块结尾、采样PTS以及信息项SERROR，并能够利用F＝1标记下一采样。随后，在从FIFO 14中读取上一采样之后，DMA单元发出其块完成信号(中断)。因此在DMA完全中断期间，利用软件可以方便地读取PTS和SERROR寄存器值，并可以方便地将其附到刚结束的DMA块或下一DMA块上(后者更利于PTS，这是因为两个值均在块结尾处进行采样)。很明显，这需要“所使用的FIFO大小＜FLEN*P”且“中断等待时间＜DMA帧周期”，否则可能会丢失已采样的PTS/SERROR值与DMA块之间的关系。“所使用的FIFO大小”表示实际存储的采样字的数目。“DMA帧周期”表示时间间隔FLEN/Fs，Fs＝采样频率。
作为更简化的选择，可以使用“中断等待时间＜FLEN/Fs”。
对于音频输出，由于FIFO延时，在采样发生之前可能会出现DMA完成状态。因此在DMA完成状态期间读取PTS和SERROR是不恰当的。代替地，只要“所使用的FIFO大小＜0.5*FLEN*P”且“中断等待时间＜0.5*FLEN*1/Fs”，Fs＝采样频率，就可以利用中断在例如DMA块的中间(即FCNT＝FLEN/2)读取这两个值，而不是读取PTS，读取SPTS寄存器97(近似为此时的采样PTS)。例如，sys_clk振荡器最差情况下100ppm的准确度以及在采样速率为44100Hz时1152采样的DMA帧大小得到了26.1ms的DMA帧周期，结果，如果参考时钟振荡器准确度也为100ppm，则能够达到的最差情况下时标准确度为大约5.2μs。
定时启动：
结合图9进一步解释的功能便于流单元13的准确定时启动。由空FIFO 14以及已停止流单元状态序列发生器(未示出)来启动该流单元。以适当的启动时间(与CTS相关)及发布到流状态机98的运行指令加载PTS寄存器95。在CTS比启动时间提前后，即条件mod(CTS-PTS)≥0为真时，将运行使能信号RUN_EN发布给流状态机98。
公共I/O定时
可以将输入和输出信号从“比特时钟(bck)域”同步到更高层的系统时钟(sys_clk)域，由此可以由简单的多“比特时钟”周期表示的比特时钟域输入-输出延时完全与“系统时钟”频率无关。如果由仅使用公共(更高层)的系统时钟(图10中的sys_clk)来取代接口的比特或通道时钟(图10中的BCK＝bck，图5中的BIT_CLK)的逻辑对与具有分离时钟及数据和/或同步信号的串行音频数据接口相关的信号进行处理，该接口与上述I2S(见图5，DATA/LRCK与BIT_CLK同步)或AClink(AC97)接口类似，则只要音频接口时钟不具有固定相位和系统时钟整数倍的精确频率，就只需要附加时钟同步级。如图10所述，通过分别使用一种两个类似RFF1/RFF2和/或CFF0/CFF1的D触发器的结构即可实现这种时钟同步。这些D触发器的时钟为系统时钟sys_clk。将需要同步的输入信号(RFF0输出端Q的信号和/或时钟bck)分别输入到第一触发器CFF0和RFF1的D输入端。从而，分别在第二触发器CFF1和RFF2的Q输出端，得到“已同步”输入信号。这种双触发器电路将第一触发器出现错误的概率减小到足够低的值，这是由于众所周知的“亚稳定”效应：对于任何具有技术依赖概率的给定时间周期，第一触发器的保持窗输入设置的违规将导致不确定的触发器输出状态。这种触发器亚稳定状态是不稳定的。不过，这种双触发器电路的优势在于，在大约一个时钟周期中，强制将各个触发器再次设置为两个稳定状态中的任意一个。
更详细地，图10中参考时钟bck的同步器的一般使用形式使用了这种亚稳定抑制电路(类似CFF0及CFF1)以及随后的边沿检测器(例如，由触发器CFF2、与门A以及触发器CFF3实现的针对上升沿的边沿检测器)的一些形式，以得到表示了其中能够通过随后的同步逻辑(同步器101中的RFF3)读取类似输入电路(“输入同步器”101)的输出的单一系统时钟周期(例如，在每个原始时钟bck的上升沿的一个使能周期)的使能信号bck_en。保持输入同步器101的延时和比特时钟同步器102的延时(由多个系统时钟测量)几乎相同使得可以将输入侧的系统行为(bck，RFF0.Q)描述为在大约一个sys_clk周期窗口内如信号bck的上升沿附近对输入信号(RFF0.Q)进行采样。因此只要系统时钟sys_clk比要同步的时钟bck稍微高一点，就可以在例如大约时钟bck的上升沿附近正确地读取与bck时钟同步而与sys_clk异步的输入信号(RFF0.Q)。为了实现用于输入数据Din的明确定义的(小)设置和保持范围(在例如bck的上升沿附近)而不是仅实现由系统时钟sys_clk的周期时间确定的(更大的)窗，触发器RFF0利用比特时钟bck对输入信号Din进行采样。
图11中的时序图表示了图10中输入同步电路中出现的多种信号之间的时间关系。与输入信号Din相关地表示采样窗口，即能够发生输入信号采样的时间周期。
参考图10，可以代替地使用在时钟bck的下降沿或两个沿进行采样的等效电路。
在图10的电路中，通过使用如TFF0等以系统时钟sys_clk作为时钟并以信号bck_en使能的触发器的输出信号，能够在输出同步器103中实现将信号从同步(sys_clk)域输出到特定接口类型域。输出数据大约会出现在bck_en周期的末端(加上触发器时钟-输出延时)，因此只要(sys_clk频率)/(bck频率)的整数比在下一个例如上升bck沿之前足够高，则在例如时钟bck的上升沿之后，就能够由其得到bck_en脉冲。为了及时得到明确定义了与bck沿的关系的输出点，触发器TFF1利用例如bck的上升沿对TFF0的输出进行重采样，由此触发器TFF2利用bck_en的下降沿对其输出Q进行重采样，以便与用于音频接口的标准I/O特征相一致：利用比特时钟的上升沿对输入进行采样，而输出随着比特时钟的下降沿变化。
图11中的时序还表示了出现在图10所示输出同步电路中的对应信号之间的时间关系。
可以代替地使用在时钟bck的下降沿或两个沿进行采用的等效输出同步电路。
对于某些扩展，触发器TFF0和TFF2是可选的。还可以将TFF0设置在同步器外部，由此sys_clk同步逻辑域的每个输出信号(对于图10中的信号sDout是一样的)必须具有相同的特性，即来自以sys_clk作为时钟并以bck_en作为使能信号的触发器。
仅当需要上述用于音频接口的标准I/O特性时，才需要TFF2。如果没有必要，则输入采样和输出变化将受到如上升沿等时钟bck相同类型沿的影响。
时钟选择单元104选择外部比特时钟BCK，或用于同步处理的内部比特时钟bck。如果使用了内部时钟源，则可以将此相同时钟输出到BCK或不输出。时钟选择单元还对流经其的信号进行反相。
一组输入/输出/时钟同步器，由下列部件组成：
—以比特时钟bck的同一类型“采样”沿(例如上升沿)作为时钟的输入级RFF0和输出级TFF1，
—以“输出”沿的相反类型作为时钟的第二可选输出级TFF2，
—用于比特时钟bck(CFF0，CFF1)及数据输入Din(RFF1，RFF2)，即至少一个以sys_clk为时钟并以bck_en使能的、工作在sys_clk域的触发器(RFF3及TFF0)的亚稳定“抑制”电路，
所述一组输入/输出/时钟同步器具有以下特性(其中将精确值应用于不带有触发器FTT0的图10所示的优选实施例中)：
a)由RFF0确定与bck相对的Din的设置和保持时间间隔，而与sys_clk特性无关；
b)bck“输出沿”(例如下降)到Dout的传播延时特性由TFF2(如果使用)或TFF1(其它情况)时钟-输出延时确定，而不是由sys_clk参数确定；
c)只要比率(sys_clk频率)/(bck频率)大于3...4，则使用Din和Dout之间两个bck周期的有效“恒定同步器延时”(见图11中的Td)。如果将sDout和sDin直接相连(点划线)并省略TFF0触发器，则使用此延时。插入到环路的每一个附加触发器(如TFF0)将另一个bck循环与此延时相加，即系统时钟必须明显高于比特时钟，而可以与频率比无关地设计同步域的逻辑。
亚稳定抑制电路和边沿检测器的变化是可能的：为了实现相同的亚稳定误差概率，通过以相同信号的不同时钟沿作为时钟和/或通过将CFF1和CFF2触发器组合成单一的触发器，可以减小所需的(sys_clk频率)/(bck频率)，这是以减小最大可能的sys_clk频率为代价的。图10中的实施例将频率比减小到约为“2”，但如果使用了相同的系统时钟，则将用于解决亚稳定性的有效时间缩短了大于因子“2”。
应当注意到，可以与Din和Dout信号类似地处理需要的并且仅在某些音频接口(在I2S接口：LRCK＝左右指示；在AC97接口：SYNC；或在通常的串行DSP接口中为字选通)中存在的同步信号，这些同步信号原则上表示用同步信号沿采样的每个串行发送的音频(m通道)采样中的第一个(或其它比特n)：由于这些同步信号典型地具有与数据信号相同或类似的时序(用BCK的一个沿对输入进行采样，用相反的沿对输出进行采样)，为了输入这种同步信号以及为了输出该同步信号，应分别使用输入同步器(图10中的101)和输出同步器(图10中的103)。仅用于比特时钟时需要时钟同步器，由输入和输出同步器单元对所有与该比特时钟同步的其它传输信号进行处理。
因此，由于同步逻辑，与数据输入信号相对的同步以及与数据输出信号相对的同步不会遇到不同的延时，但是如图11中与Dout相对的Din情况所示，与输出侧相对的输入(类似于与数据输出相对的同步输入)会遇到延时Td。
本发明流单元及同步器的优势：
—能够避免通道(F比特)改变；FL比特相关：不必考虑输出同步；使用了(PTS)块时标；灵活的定时启动；可以将块误差处理内建在流单元中。
—较低的复杂度，这是由于典型需要的流单元的数目明显低于协议单元/移位器单元的数目。
—单一的软件实现是可能的，这是由于单一流单元的实现及与边信息一起对边信息进行处理。
考虑到具有恒定比特时钟延时的同步器，一方面，需要明显高于要同步的比特时钟的系统时钟，因此其并不能应用于每一种同步情况。但可以用于音频应用，这是因为典型的音频比特时钟频率明显低于可应用于实际IC技术的系统时钟，并且其某些扩展还可应用于目前的FPGA技术。对于所有比例sysclk/bitclk＞N的情况，均能实现这种恒定比特时钟延时，其中N取决于所选择的同步逻辑。
Claims (9)
1.一种利用公共系统时钟(sys_clk)，对用于公共格式中央处理的不同类型(IEC958，I2S，AC-Link，ADAT)接口的输入信号(SADI)进行预处理的方法，所述不同接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关，其特征在于包括以下步骤：
—由不同类型的接口输入信号(SADI)产生(GPI)系统时钟同步输入信号；
—根据与所述不同类型接口相关的不同通道协议(IEC958，I2S，AC-Link，ADAT)，对所述系统时钟同步输入信号进行通道解码(11)，从而提供具有统一字格式的对应PCM比特流格式信号；
—进一步处理(13)所述PCM比特流格式信号，从而由该信号形成采样字，该采样字被存储在如FIFO等由其将所述采样字提供(SB)给所述中央处理的中间存储器(14)中。
2.一种利用公共系统时钟(sys_clk)，对用于公共格式中央处理的不同类型(IEC958，I2S，AC-Link，ADAT)接口的输出信号(SADO)进行预处理的方法，所述不同接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关，其特征在于包括以下步骤：
—通过由其形成系统时钟同步PCM比特流格式信号，进一步处理(13)由所述中央处理输出(SB)并存储在如FIFO等中间存储器(14)中的采样字，所述PCM比特流格式信号具有统一的字格式并与所述不同类型(IEC958，I2S，AC-Link，ADAT)的接口相关；
—根据与所述不同类型接口相关的不同通道协议(IEC958，I2S，AC-Link，ADAT)，对具有统一字格式的所述PCM比特流格式信号进行通道编码(12)，从而提供对应的系统时钟同步输出信号；
—由所述系统时钟同步输出信号产生(GPO)不再与系统时钟同步而是遵循所述接口类型的接口类型相关输出信号(SADO)。
3.一种利用公共系统时钟(sys_clk)，对用于公共格式中央处理的不同类型(IEC958，I2S，AC-Link，ADAT)接口的输入信号(SADI)进行预处理的设备，所述不同接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关，所述设备的特征在于：
—产生装置(GPI)，用于由不同类型的接口输入信号(SADI)产生系统时钟同步输入信号；
—通道解码装置(11)，用于根据与所述不同类型接口相关的不同通道协议(IEC958，I2S，AC-Link，ADAT)，对所述系统时钟同步输入信号进行通道解码，从而提供具有统一字格式的对应PCM比特流格式信号；
—处理装置(13)，用于进一步处理所述PCM比特流格式信号，从而由该信号形成采样字，该采样字被存储在如FIFO等由其将所述采样字提供(SB)给所述中央处理的中间存储器(14)中。
4.一种利用公共系统时钟(sys_clk)，对用于公共格式中央处理的不同类型(IEC958，I2S，AC-Link，ADAT)接口的输出信号(SADO)进行预处理的设备，所述不同接口类型与不同采样时钟频率和/或不同数据帧或数据字格式相关，所述设备的特征在于：
—处理装置(13)，通过由其形成系统时钟同步PCM比特流格式信号，进一步处理由所述中央处理输出(SB)并存储在如FIFO等中间存储器(14)的采样字，所述PCM比特流格式信号具有统一的字格式并与所述不同类型(IEC958，I2S，AC-Link，ADAT)的接口相关；
—通道编码装置(12)，根据与所述不同类型接口相关的不同通道协议(IEC 958，I2S，AC-Link，ADAT)，对具有统一字格式的所述PCM比特流格式信号进行通道编码，从而提供对应的系统时钟同步输出信号；
—产生装置(GPO)，用于由所述系统时钟同步输出信号产生不再与系统时钟同步而是遵循所述接口类型的接口类型相关输出信号(SADO)。
5.根据权利要求1至4其中之一所述的方法或设备，其特征在于所述接口类型包括IEC958、I2S、AC-Link以及ADAT中的至少两个。
6.根据权利要求1至5其中之一所述的方法或设备，其特征在于为了检测并避免通道改变，在系统时钟同步处理中，利用某些单独采样的通道类型对该单独采样进行标记或检验(13)，所述通道改变发生在如采样插入或删除的情况下，例如，利用不用在所述系统时钟同步处理中的子码执行所述标记。
7.根据权利要求1至6其中之一所述的方法或设备，其特征在于对于与所述中间存储器(14)相连的DMA数据块传送，当准备DMA缓冲器输出时，为了减小处理器操作的数目，针对每个DMA数据块的第一个字，执行LF标记，并进行估计。
8.根据权利要求1至7其中之一所述的方法或设备，其特征在于为了便于执行采样字的所述进一步处理的流单元(13)的精确定时启动，通过中央处理，将内部产生的时标提供给该流单元。
9.根据权利要求1至8其中之一所述的方法或设备，其特征在于为了使具有分离时钟和数据或同步信号的接口信号与所述系统时钟同步，使用了以被同步的时钟(bck)的相同沿作为时钟的两个级联D触发器。
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