CN1420654A - 数字信号处理方法与数据处理器 - Google Patents

Abstract

用于连接的处理器之间的数据通信的数据时钟和用于在固有处理器内进行数据处理的系统时钟是相互独立且时钟频率不同步，以及由允许产生单元进行在两个时钟之间的调整。根据由这两个时钟产生的数据处理允许信号，控制数据处理的同步，和由系统时钟以很高的速度处理数据。

Description

数字信号处理方法与数据处理器

                    技术领域

本发明涉及一种数据处理器和数字信号处理方法，它们用于一种系统的数据处理和数据传输中。其中的系统具有多个连接的数据处理器。

                    背景技术

至今为止，有下列两种数字信号处理方法，用于进行系统中的数据传输和数据处理，其中的系统连接多个数据处理器并系统地操作它们。根据第一种方法，用于数字信号处理的同步时钟从所给的时钟源分配给所有的形成系统的数据处理器，以使各个处理器与这个时钟同步，因此执行信号处理。根据第二个方法，在具有串联的数据处理器的系统中(珠连接或串联)，在传输的数据上叠加同步时钟，因此从前级处理器向后级处理器发送上述数据，和在接收的数据中复制同步时钟到后级处理器，以根据复制的时钟执行信号处理。

在通过使用上述方法执行数据处理的数据处理器中，固有处理器的内部时钟与来自外部分配的同步时钟或者来自传输数据复制的时钟的相位同步，以及根据该时钟，在固有处理器的范围内执行预定的数据处理。

因此，必须固定一个基准时钟，以同样的时钟频率应用于上述方法的每个数据处理器，通过在每个处理器中使用具有相同频率的振荡器，以同步处理器，和为了改变数据速度，在同步处理器之后，每个处理器需要采用的时钟是基准时钟的整数比例。

最近，虽然随着数据数量的增加，通信速度有了更多的改进，但仍需要改变通信设施(基础结构)自身，以改进基本的通信速度，但是这样是很难的。如果使用标准化的信号以用于通信，用户和生产者不可能随意改变数据的传输速度。

另一方面，CPU执行数据处理的操作时钟的速度比基本的通信速度和CPU时钟频率改进的多。由于这些操作速度是独立的，就需要分别为连接的处理器之间的数据通信接口提供一个振荡器和为固有处理器的数据处理提供一个振荡器，因此就存在限制：仅具有预定的时钟频率时，才允许进行数据通信和数据处理。

因此，在本说明中，用于连接的处理器之间的数据通信的时钟将称为“数据时钟”和用于固有处理器中主要部件的数据处理的时钟将称为“系统时钟”。

图6和图7显示由上述方法形成的常规系统结构。图6是从外部接收同步时钟的方法(常规例1)的结构例。这种方法用于使用不能复制来自传输数据的时钟的类型的信号格式的情况下，像NRZ(不返回零)信号方法。同步时钟从是外部时钟源的时钟产生单元9分配给各个数据处理器。在各个处理器，同步时钟用于PLL(锁相回路)10，及由内部振荡器产生的时钟和它有相位同步，以产生并输出用于固有处理器的时钟(数据时钟DCK)。根据该时钟，从前级处理器获得传输的数据，并向后级处理器传输。在根据乘法器和除法器11的需要而乘以和除以时钟频率(DCK’)后，将数据时钟DCK提供给数据处理单元2和数据处理控制单元3(DSP(数字信号处理器)，及CPU在内执行主要处理)，因此以该时钟频率进行数据处理。

在图6和图7，DCK表示数据时钟线，DCK’表示进行乘法和除法的数据时钟线，D表示传输数据线，和D’表示由数据处理单元2和数据处理控制单元3进行处理的数据线。从数据处理单元2到数据处理控制单元3的线表示给予数据处理单元3的数据或者包含在数据中的信息。从数据处理控制单元3到数据处理单元2的线表示由数据处理控制单元3计算的数据、控制信号或信息。

图7是由具有叠加的同步时钟的数据复制时钟的方法的结构例(常规例2)。在此例中，作为能够由接收数据复制时钟类的传输编码方法，使用了包括NRZI(不返回零，反相)的各种方法。在数据接收机中，根据来自前级处理器的接收数据在PLL10中复制时钟，和根据上述时钟，以上述的时钟或由乘法器和除法器11乘过或除过的时钟来操作固有处理器。当没有接收数据时，由于在PLL10中没有要同步的原始数据，使用在自由运行状态下的时钟。在这种方法的例子中，PLL10中仅能提供一个振荡器，以进行数据传输和数据处理，及可以很低的开销形成该振荡器。

图8显示使用高速时钟形成的例子(常规例3)，其中该高速时钟不同于用在数据传输(数据时钟)中的时钟，以作为用在固有处理器中的系统时钟，以便加速固有处理器的操作。在这个系统中，FIFI(先进先出)存储器12用做数据输入和输出单元，和通过使用系统时钟(图8中的内部处理时钟)执行数据处理。及对输入数据D和来自前级的处理数据D和处理数据D’和向后级的输出数据D’进行数据时钟交换。在此时，可能发生数据通过/已通过，或者产生数据短缺。为了控制上述情况，必须一直监控存储器的状态。当改变存储容量和系统时钟时，必须改变控制的同步和设置。存储控制根据作为附加到LSI的单元的空标志、半空标志、和全标志进行。存储器的使用状态由标志表示，及提供一种用于计算时钟数量的独立电路，以控制存储器。当已经存储在FIFI存储器12中的数据D达到一定数量时，立刻读出和处理数据D，以及在收集该数据到避免溢出的程度时，在输出端将数据写入到FIFI存储器12中。

发明内容

考虑到上述问题，本发明提供一种数字信号处理方法和数据处理器，其中在具有多个连接的数据处理器的系统中，数据处理器用于进行数据通信和数据处理，用于连接的处理器之间的数据通信的数据时钟和用于处理器内部的数据处理的系统时钟是相互独立的并且时钟频率异步的，以及即使数据通信速度和数据时钟是常量，也可以灵活地改变系统时钟，以加速操作的执行；或者即使改变数据通信速度和数据时钟，也无需改变系统时钟。

 根据本发明一个实施例，一种用于系统中数据传输和数据处理的数字信号处理方法，其中的系统具有多个连接的数据处理器，该方法包括下列步骤：

产生时钟频率独立的数据时钟和系统时钟，数据时钟用于数据处理器之间的数据传输，和系统时钟用于数据处理器内的数据处理，和

从输入的数据时钟和固有处理器内的系统时钟中产生数据处理允许信号，根据数据处理允许信号，从前级处理器中接收传输数据，并在数据处理器中，对接收的数据在系统时钟预定数量的周期内执行数据处理。

在优选的结构中，系统时钟固定于比数据时钟大的多的时钟频率。

在另一个优选的结构中，通过将系统时钟的第一个周期看成允许信号，产生数据处理允许信号，其中系统时钟的第一个周期满足所述数据时钟的一个周期内的电的特性，和中止处理，直到以预定数量的系统时钟周期对数据进行数据处理之后，允许下一个允许信号。

根据本发明的另一个实施例，数据处理器包括：

数据接收装置，用来从前级处理器中接收传输的数据，同时在接收由外部提供的同步时钟后，复制时钟，并提供复制的时钟作为数据时钟，

系统时钟产生装置，用来产生独立于数据时钟的系统时钟，以便用于固有处理器内的数据处理，

数据处理装置，用来从数据接收装置接收数据，并在系统时钟预定数量的周期内对数据进行数据处理，和

允许产生装置，用来产生允许信号，以在接收数据时钟和系统时钟之后，在数据处理装置中使得数据处理允许/禁止，其中

根据允许产生装置提供的允许信号，数据处理装置接收数据。

在优选结构中，数据处理装置在系统时钟预定数量的周期内进行数据处理，并随后中止处理直到下一个允许信号产生。

在另一个优选结构中，系统时钟固定于比数据时钟大的多的时钟频率。

在另一个优选结构中，数据处理器还包括数据处理控制装置，根据系统时钟进行操作，通过与数据处理装置的通信以控制或执行数据处理。

在另一个优选结构中，数据处理器还包括数据存储装置，用于在数据处理装置中接收和存储处理的数据，并向后级处理器提供与数据时钟同步的数据。

根据本发明的一方面，数据处理器包括：

数据存储装置，用于接收数据，同时复制来自前级处理器提供的传输的数据的时钟，并提供复制的时钟作为数据时钟，

系统时钟产生装置，用于产生独立于数据时钟的系统时钟，以用于固有处理器内的数据处理，

数据处理装置，用于从数据接收装置接收数据，并在系统时钟预定数量的周期内，对数据执行数据处理，和

允许产生装置，用来产生允许信号，以在接收数据时钟和系统时钟之后，在数据处理装置中使得数据处理允许/禁止，并向数据接收装置提供用于数据处理的允许信号，其中

根据允许产生装置提供的允许信号，数据处理装置接收数据。

在优选结构中，数据处理装置在系统时钟预定数量的周期内进行数据处理，并随后中止处理直到下一个允许信号产生。

在另一个优选结构中，系统时钟固定于比数据时钟大的多的时钟频率。

在另一个优选结构中，数据处理器还包括数据处理控制装置，由系统时钟进行操作，通过与数据处理装置的通信以控制或执行数据处理。

在另一个优选结构中，数据处理器还包括数据存储装置，用于在数据处理装置中接收和存储处理的数据，并向后级处理器提供与数据时钟同步的数据。

本发明的其它目的、特征和益处将通过下述的详细说明而展现的很清楚。

附图说明

通过下述详细说明和本发明的优选实施例的附图，本发明将会得到更好的理解，然而，不应该将之认为是对本发明的限制，而应该认为是仅对本发明的解释和理解。

在附图中：

图1是描述根据本发明实施例的方法和数据处理器(实施例1)结构的示意图；

图2是描述根据本发明另一个实施例的方法和数据处理器(实施例2)结构的示意图；

图3是描述根据本发明实施例的方法和数据处理器的操作的同步图表；

图4是描述根据本发明实施例的方法和数据处理器(实施例3)结构的示意图；

图5是描述根据本发明实施例的方法和数据处理器(实施例4)结构的示意图；

图6是描述常规实施例1结构的示意图；

图7是描述常规实施例2结构的示意图；

图8是描述常规实施例3结构的示意图。

具体实施方式

参考附图，下面将详细描述本发明的优选实施例。在下列说明中，阐明许多的特定细节，为的是提供对本发明的完全的了解。然而很明显，对于本领域的普通技术人员来说，本发明可以不用这些特定细节而得到实施。在其它的例子中，不再详细描述已知的结构，以避免不必要地模糊本发明。

下文，根据本发明的优选实施例将参考附图详细地描述数字信号处理方法和数据处理器。图1和图2是描述根据本发明实施例对应于该方法的数字信号处理方法和数据处理器的结构的示意图。这种方法是用于一种系统中的数字信号处理方法，其中该系统具有多个连接的数据处理器，以根据预定传输方法，执行连接的系统中的数据通信和数字信号的数据处理。

在此方法中，使用于连接的处理器之间数据通信接口的数据时钟和用于固有处理器内主要处理(数据处理)的系统时钟独立，并且时钟频率(时钟速度和时钟频率)异步。通过使比相对低速的数据时钟快得多的系统时钟的速度增加几倍，以提供执行数据处理的简化的结构。这里，  “独立”或者“异步”需要条件：系统时钟SCK应该比数据时钟DCK快得多，或者系统时钟SCK的时钟频率应该比数据时钟DCK的时钟频率大的多，和进一步来说，它意味着系统时钟SCK不取决于数据时钟DCK的频率、相位、电平、抖动精确度。

通过串联两个或更多的数据处理器形成该系统，和在图1和图2中，前级处理器、固有处理器和后级处理器以这种次序连接。通过预定的传输媒质连接固有处理器和连接的处理器，和以预定的通信方法执行数据传输。作为在连接的处理器之间的数据通信，本发明涉及到用于通信的数据时钟频率和编码方法，其它的因素并不特定地限制本发明。

图1示出了使用分配来自外部同步时钟的方法的结构，对应于上述常规例1，称之为实施例1。图2所示的是使用复制来自数据的时钟的方法的结构，对应于常规例2，称之为实施例2。虽然它们在同步通信方法中不相同，本发明的精神是关于数据时钟和系统时钟之间的调整的机理，该机理可以适用于两种同步通信方法。在图1和图2中，由于具有相同数字的元件是具有相同功能的模块，所以将同时描述它们。

图1和图2所示的每条线是物理信号线。线D表示传输数据和要处理的数据，D’表示在数据处理单元2中处理的数据或者固有处理器向后级传输的数据，DCK表示“数据时钟”，SCK表示“系统时钟”，及ENB表示“数据处理允许信号”。

该方法和数据处理器包括数据接收单元1、数据处理单元2、数据处理控制单元3和允许产生单元4。数据接收单元1还包括数据时钟复制单元5和第一数据存储单元7。数据处理控制单元3包括时钟产生单元6。进一步，它包括第二存储单元8，作为后级处理器的接口。在实施例1中，存在是外部时钟源的时钟产生单元9，以便向各个处理器分配同步时钟。

数据接收单元1在相位与输入时钟或数据同步之后，在数据时钟复制单元5中进行复制和提供数据时钟DCK的处理，和根据数据处理允许信号ENB，进行从前级处理器发送到第一数据存储单元7的接收数据D的处理。在实施例1，接收来自时钟产生单元9提供的同步时钟，以获得用于固有处理器的数据时钟DCK。在实施例2，由具有叠加时钟的数据复制时钟，以获得用于固有处理器的数据时钟DCK。

数据时钟复制单元5包括PLL(锁相回路：相位同步电路)。PLL通过使用内部振荡器的输出，提供与输入信号相位同步的信号。数据时钟复制单元5复制来自输入信号的数据时钟DCK并提供数据时钟DCK。由数据时钟复制单元5提供的数据时钟DCK提供给允许产生单元4和第二存储单元8。当数据接收单元1从前级处理器接收数据D时，数据时钟DCK直接用做同步信号，和第二存储单元8向后级处理器提供该数据D。

在输入端的第一数据存储单元和在输出端的第二数据存储单元分别由例如D触发器形成，及它们接收并存储数据D或数据D’。

由系统时钟SCK操作的数据处理控制单元3，是诸如CPU或DSP(数字信号处理器)的控制器，用于控制具有预定控制顺序的固有处理器。数据处理控制单元3指示数据处理单元2关于数据D的处理方法并对数据D进行计算处理。

时钟产生单元6是电路，用于产生系统时钟SCK，以用于数据处理控制单元3中的固有处理器的主要处理，和根据诸如石英谐振器的振荡器，用于数据处理单元2中的数据处理。系统时钟SCK是独立于并同步于数据时钟DCK的时钟，其中该系统时钟SCK具有比用于连接的处理器之间的数据通信的数据时钟DCK大得多的时钟频率。该该系统时钟SCK也提供给允许产生单元4。

数据处理单元2是用于处理来自前级处理器的接收数据(数据处理)和处理向后级处理器传输的数据的单元，它由纯硬件或由CPU或DSP处理的软件形成。在数据处理单元2中，根据允许信号ENB接收来自第一数据存储单元7的数据D，及在系统时钟SCK的预定周期数的周期内来处理该数据。在数据时钟DCK的一个周期内，由系统时钟SCK在它的预定周期数的周期内处理数据。

每个数据时钟DCK，能够处理数据的系统时钟SCK的最大的周期数由这两个时钟频率的比率决定。即，当在数据时钟DCK和系统时钟SCK之间的时钟频率比率是1∶10时，系统时钟SCK在一个数据周期内可以进行最大值为十次的计算处理。当数据时钟DCK的时钟频率是已给的信息时，可以设置上述具有可变的系统时钟SCK的数据处理周期数。

在数据处理单元2中对数据D进行的处理在当由允许产生单元4提供的数据处理允许信号ENB变成H(＝允许)时开始，及在允许信号ENB由H到H的周期内，以系统时钟SCK的预同步钟周期数执行处理。在根据系统时钟SCK进行数据处理之后，中止该处理直到允许信号ENB的下一个H同步，因此，节省电的消耗。

在数据处理单元2中，作为数据处理，该处理取决于应用目的，例如，CRC信号的加法处理和解码处理，或者误差校正和声音数据的重放。本发明提供一种能够执行数据处理的简单结构，该结构具有独立于数据时钟DCK的快速的系统时钟SCK。

在数据处理单元2和数据处理控制单元3之间有一些用于通信和数据处理的方法。例如，数据处理控制单元3向数据处理单元2提供系统时钟SCK，以便能够根据同样的时钟处理数据D。在数据处理单元2和数据处理控制单元3之间交换控制数据，以作为一些指示。作为另一方法，数据处理控制单元3可以从数据处理单元2获得数据D，以根据系统时钟SCK处理数据，并向数据处理单元2返回处理的数据D’。作为另一方法，根据包含数据D中的信息可以由数据处理控制单元3产生控制信号和可以使用控制信号，以控制数据处理单元2。

允许产生单元4是电路，用于接收来自数据时钟复制单元5的数据时钟DCK和从系统时钟产生单元6中提供的系统时钟SCK，在调整这两个时钟之间的同步之后，产生数据处理允许信号ENB，并分别向在输入端的第一数据存储单元7和数据处理单元2提供上述信号。数据处理允许信号ENB是用于将数据D接收到第一数据存储单元7及通过数据处理单元2和数据处理控制单元3使具有系统时钟SCK的数据处理允许/禁止。

更具体地，当数据处理允许信号ENB是在H电平(＝允许)时，在系统时钟SCK的上升沿将输入数据D存储在第一存储单元7中。输入第一数据存储单元7的具有系统时钟SCK的数据D由数据处理单元2和数据处理控制单元3进行处理(随后描述)。

在实施例1和2中，在向后级处理器传输数据D’(数据D已经由数处理单元2和数据处理控制单元3进行了处理)时也使用用数据时钟DCK的接口。在到前级处理器的接口和到级处理器接口中，只要时钟频率和通信时间是相同的，通信算和信号格式之间的差异和其它的差异不会产生什么问题。

图3是根据本发明实施例(实例1和2)数字信号处理方法和数据处理器的操作的时间图。从顶部开始，这些信号表示系统时钟SCK，来自前级处理器的传输数据D，数据时钟DCK，数据处理允许信号ENB(允许信号用于数据D的数据处理和接收处理)，数据D的数据处理和接收处理的同步，在数据处理单元2中根据系统时钟SCK对数据D的数据处理，来自数据处理单元2的输出数据D’，和来自固有处理器的输出数据D’。

将描述该处理的流程图。首先，在第一实施例的例子中，在数据时钟复制单元5中，接收来自外部的同步时钟，以获得数据时钟DCK。在第二实施例的例子中，从输入数据中复制数据时钟DCK。在数据接收单元1，与数据时钟DCK一致地将数据D提供给第一数据存储单元7。

将数据时钟DCK和系统时钟SCK提供给允许产生单元4，允许产生单元4产生数据处理允许信号ENB，并提供给第一数据存储单元7和数据处理单元2。

数据处理允许信号ENB在H电平(＝允许)时，在系统时钟SCK的上升沿将输入数据D存入第一数据存储单元7，和由数据处理单元2和数据处理控制单元3以预定数量的系统时钟SCK周期高速处理数据。

在允许产生单元4，作为产生允许信号ENB的方法，例如，在数据时钟DCK上升到H电平之后，将先满足电的特性的系统时钟SCK的一个时钟周期看作允许信号ENB的H。当允许信号ENB在H的时刻，将其看作能够在数据处理单元2中开始数据D的数据处理和接收数据处理的同步。

根据每一个数据时钟DCK的周期的系统时钟SCK的时钟数，数据处理控制单元3通过使用系统时钟SCK以高速处理由数据处理单元2接收的数据D，其中将时钟数看成为用于数据处理的合适的设置。在数据处理之后，数据处理单元2中止数据处理直到接收到下一个允许信号ENB(它变成H电平)，因此节省功耗。

将在数据处理单元2中的数据D’(或者从固有处理器的数据处理控制单元3向后级处理器传输的数据)提供给第二存储单元8，并根据数据时钟DCK读出，及因此通过第二存储单元8将数据D’输出到后级处理器。

在上述实施例的结构中，也可以考虑没有数据处理控制单元3的结构(也就是，数据D的数据处理仅通过数据处理单元2执行)(图4中的实施例3)。这是这种情况，例如，输入数据D总是有效数据和在数据处理单元2中执行预定的常量处理。在这种情况下，存在与后级处理器连接的接口，作为处理的数据D的输出目的地。

进一步，可以考虑没有向后级处理器提供数据的第二数据存储单元8后级处理器的结构(在图5中的实施例4)。这是这种情况，例如，存在数据处理控制单元3，已经从输入数据D获得了必须的信息并且取出在固有处理器内的所有数据，因此没有向后级处理器传输该数据。可选地，在即使存在后级处理器的情况下，以对输入到固有处理器中的数据时钟DCK无影响的数据周期内传输数据D。

根据上述结构和操作，可能通过改变固有处理器系统时钟SCK的时钟频率，加速处理数据，而不用改变用于各自连接的处理器的接口规格。这是因为数据时钟DCK和系统时钟被设计为独立操作和异步操作。作为本发明的方法和数据处理器的应用，可以考虑它适用于各种系统，例如AV系统。

如上所述，已经描述过本发明的实施例。上述实施例仅描述本发明的一些优选实施例，本发明并不局限与上述内容，而且可能会有各种更改，这些更改不会偏离本发明的精神。

如上所阐述的，根据本发明，在具有多个连接的数据处理器以执行数字数据通信和数据处理的系统中，对在连接的处理器之间的通信接口限制使用外部时钟(数据时钟)，通过使用几倍于连接的处理器之间的数据传输比率的时钟频率的内部时钟(基于数据时钟)，使在处理器内的数据处理独立，和通过使用ENB产生单元产生的允许信号，调整两个时钟之间的同步，因此在固有处理器内加速了数据处理，同时改变内部时钟频率，而不改变连接的处理器之间的接口规格。

在数据处理器中，即使当用户想改变内部时钟的操作速度，由于它独立于外部时钟(数据时钟)，这种改变也是很容易的，其中外部时钟用在连接的处理器之间的数据通信中。

当在连接的处理器之间的数据通信的数据速度(数据速率)暂时变化时(例如，在时钟频率从1Mbps变到2Mbps的瞬间)，PLL跟踪所给的数据时钟的速度或频率以作为信息，产生复制输入数据和数据时钟的状态。如果数据速度(数据速率)的改变在一个范围内，就可以同样的系统时钟进行数据处理，而不需要任何特别的控制，其中该范围内能够获得在数据时钟的一个周期内进行数据处理必须的系统时钟的周期数。每一数据时钟的一个周期内的系统时钟周期数由允许信号ENB的周期定义。在此时，用于输入数据的数据时钟定义为相对相同的同步(即，从来不会产生数据是1MHz周期的数据而时钟是3MHz的情况)。

与上述常规例3相比较，如果能够发现每一个数据时钟的时钟周期使用了多少系统时钟的周期数时，就不需要使用复杂的存储控制，和如果每当数据处理允许信号ENB变成H时，由数据处理单元2接收并处理数据和在下一个允许信号ENB变成H之前由数据处理单元2提供数据时，进一步地，也不需要复杂的数据量的控制。

虽然已经描述本发明和对实施例进行了描述，本领域的普通技术人员应该明白本发明可能会有上述和各种其它改变、删除和添加，这些变化不会偏离本发明的精神和范围。因此，本发明不应该理解为上文阐述的特定实施例的限制，但是可认为是对包含的范围内的所有可能的实施例和所附权利要求中所阐述的特征的等同物的限制。

Claims (13)

1.一种用于系统中的数据传输和数据处理的数字信号处理方法，所述系统具有多个连接的数据处理器，该方法包括下列步骤：

产生时钟频率独立的数据时钟和系统时钟，数据时钟用于所述数据处理器之间的数据传输，和系统时钟用于数据处理器内的数据处理，和

从键入的所述数据时钟和固有处理器内的所述系统时钟中产生数据处理允许信号，根据数据处理允许信号，从前级处理器中接收传输数据，并在数据处理器中，对接收的数据在系统时钟预定数量的周期内执行数据处理。

2.如权利要求1所述的数字信号处理方法，其特征在于

所述系统时钟固定于比所述数据时钟大得多的时钟频率。

3.如权利要求1所述的数字信号处理方法，其特征在于

通过将所述系统时钟的第一个周期看成允许信号，产生所述数据处理允许信号，其中系统时钟的第一个周期满足所述数据时钟的一个周期内的电的特性，和

中止处理，直到在系统时钟预定数量的周期内对数据进行数据处理之后，允许下一个允许信号时，继续处理。

4.一种数据处理器，包括：

数据接收装置，用来从前级处理器中接收传输的数据，同时在接收由外部提供的同步时钟后，复制时钟，并提供复制的时钟作为数据时钟；

系统时钟产生装置，用来产生独立于数据时钟的系统时钟，以便用于固有处理器内的数据处理；

数据处理装置，用来从所述数据接收装置接收数据，并在系统时钟预定数量的周期内对数据进行处理；和

允许产生装置，用来产生允许信号，以在接收所述数据时钟和所述系统时钟之后，在所述数据处理装置中使得数据处理允许/禁止，其中

根据所述允许产生装置提供的允许信号，所述数据处理装置接收数据。

5.如权利要求4所述的数据处理器，其特征在于

所述数据处理装置在系统时钟预定数量的周期内进行数据处理，然后中止处理直到下一个允许信号产生。

6.如权利要求4所述的数据处理器，其特征在于

所述系统时钟固定于比所述数据时钟大得多的时钟频率。

7.如权利要求4所述的数据处理器，其特征在于还包括

数据处理控制装置，根据所述系统时钟进行操作，通过与所述数据处理装置的通信以控制或执行数据处理。

8.如权利要求4所述的数据处理器，其特征在于还包括

数据存储装置，用于在所述数据处理装置中接收和存储处理的数据，并向后级处理器提供与所述数据时钟同步的数据。

9.一种数据处理器，包括：

数据接收装置，用来接收数据，同时复制来自前级处理器提供的传输数据的时钟，并提供复制的时钟作为数据时钟，

系统时钟产生装置，用来产生独立于所述数据时钟的系统时钟，以便用于固有处理器内的数据处理，

数据处理装置，用来从所述数据接收装置接收数据，并在系统时钟预定数量的周期内对数据进行数据处理，和

允许产生装置，用来产生允许信号，以在接收所述数据时钟和所述系统时钟之后，在所述数据处理装置中使得数据处理允许/禁止，和给数据接收装置提供所述允许信号，用于数据处理，其中

根据所述允许产生装置提供的所述允许信号，所述数据处理装置接收数据。

10.如权利要求9所述的数据处理器，其特征在于

所述数据处理装置在系统时钟预定数量的周期内进行数据处理，然后中止处理直到下一个允许信号产生。

11.如权利要求9所述的数据处理器，其特征在于

所述系统时钟固定于比所述数据时钟大得多的时钟频率。

12.如权利要求9所述的数据处理器，其特征在于还包括

数据处理控制装置，根据系统时钟进行操作，通过与所述数据处理装置的通信以控制或执行数据处理。

13.如权利要求9所述的数据处理器，其特征在于还包括

数据存储装置，用于在所述数据处理装置中接收和存储处理的数据，并向后级处理器提供与所述数据时钟同步的数据。

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