CN1318901A - 频率综合器 - Google Patents

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Abstract

一种频率综合器装置,包括PLL(锁相环)电路和分频比控制电路。PLL电路包括相位比较器、低通滤波器、压控振荡器和可变分频器。分频比控制电路控制可变分频器,使得可变分频器的分频比及时改变并且分频比的时间平均值含有低于小数点的值。可变分频器的输出信号fdiv和经延迟部件获得的输出信号fdiv被用作分频比控制电路中的累加器部分的时钟。可以降低由于分频比控制电路的工作产生的衬底电位和电源电压的变化,抑制频率综合器的C/N的恶化。

Description

频率综合器
本发明涉及一种频率综合器装置和一种利用该频率综合器装置的移动无线电电装置，更具体地说，涉及一种降低分数N系统(fractional-N system)中噪声的频率综合器装置和利用该频率综合器装置的移动无线电电装置。
频率综合器装置被用于利用来自基准信号的任何频率产生载波。对移动无线电装置，要求高速锁定的频率综合器装置在间歇接收等状态中获得高的C/N和低的功耗。对一般的频率综合器装置，压控振荡器的输出频率间隔设置受到相位比较器的比较频率的限制。为了获得更精密的间隔设置，必须降低比较频率，使得锁定时间不能被缩短。作为可以降低锁定时间的频率综合器装置，存在着一种被称为分数N系统的频率综合器装置。
图21表示频率综合器装置的组成。在图21中，PLL(锁相环)电路9包括：相位比较器1、低通滤波器(LPF)2、压控振荡器3和可变分频器4。压控振荡器(VCO)3是振荡产生具有响应于输入电压的频率信号的一种电路。可变分频器4是分频VCO的输出信号(fvco)的频率的一种电路。相位比较器1是比较可变分频器4的输出信号(fdiv)的相位与基准信号(fref)的相位并将相位差进行输出的一种电路。低通滤波器2是平滑相位比较器1的输出的一种电路。分频比控制电路5是利用fdiv作为时钟控制分频比的一种电路，使得分频比及时改变并且其时间平均值含有低于小数点的值。
分频比控制电路5包括：累加器部分80、分数部分计算电路70、和分频比加法器6。累加器80是按fdiv的定时(timing)输出分数部分数据累加结果的电路，该分数部分数据是由外部设置的。分数部分计算电路70是在每个fdiv定时相加累加器部分80的输出结果的电路。分频比加法器6是相加由分数部分计算器电路70计算的结果和由外部设置的整数部分数据的电路。在分频比加法器6中的相加结果给出一个可变分频器4的分频比。因为这个分频比控制电路5的控制，不存在fvco的频率应当设置为fref频率的整数倍数的必要。因此，fref的频率可以被设置得较高，而不考虑在fvco中期望的频率间隔。因此，可以降低锁定时间。此刻，如果可变分频器的分频比只是周期性变化，则在VCO的输出中产生作为寄生信号的变化周期的频率分量。为了避免这种现象，例如，在美国专利4609881号、日本专利2844398号、和日本专利公开号Hei 8-8741中所述的，存在使用按多级方式连接的多个累加器的方法。
按多级方式连接的累加器部分的组成如图22所示。累加器801到804的每个具有加法器和寄存器并利用fdiv作为时钟进行工作。在第一级的累加器801利用加法器相加由外部设置的分数部分的数据和寄存器的输出，然后更新该寄存器的值。在第二级的累加器802利用加法器相加寄存器的输出和累加器801中的加法器的输出，然后更新该寄存器的值。累加器803和累加器804执行与累加器802相同的操作。在图23的时序图中表示以这种方式所连接的各个累加器中的各加法器的操作和各寄存器的时钟的变化情况。各寄存器与fdiv同步地更新从各加法器馈送的数据。加法器重复分数部分数据和前级加法器的输出的操作，然后发送结果到后级。相反，在累加器中的加法器输出最高有效位的进位信号作为进位信号，然后输入该信号到分数部分计算电路70。
图24表示分数部分计算电路70的组成。在图24中，加法器701是通过相加二项式系数计算分数部分的电路。延迟电路702到707是延迟各累加器进位信号，顺序产生由Pascal三角代表的二项式系数的电路。分数部分计算电路70按照如下方式相对于由相应的各累加器产生的进位信号进行操作。也就是说，当从累加器801输入进位信号时，该电路产生+1。当从累加器802输入进位信号时，该电路产生+1然后在一个时钟以后产生-1。当从累加器803输入进位信号时，该电路产生+1，然后在一个时钟以后产生-2，并在2个时钟以后产生+1。当从累加器804输入进位信号时，该电路产生+1，然后在1个时钟以后产生-3，并在2个时钟以后产生+3，并且在3个时钟以后产生-1。这种情况表示在图25中的时序图中。各累加器按fdiv的定时进行操作，并且各加法器溢出输出进位信号。利用fdiv作为时钟信号，连接到累加器802、累加器803和累加器804的进位信号的延迟单元每fdiv周期延迟进位信号。按相同的fdiv定时，加法器701相加在相应各个级输出的进位信号，并输出其结果。
分频比加法器6相加由外部设置的整数部分的数据与加法器701的输出。该加法器的结果是分频比控制电路5的输出，设置可变分频器4的分频比。这个分频比基本上在每个fdiv定时进行变化，因此在分频比变化中的频率分量被设置得高并从而低频分量被减少。
由从累加器802、累加器803和累加器804产生的进位信号引起的分频比变化各自在时间平均上变为0，并且不影响平均分频比。因此，仅从累加器801产生的进位信号对平均分频比有贡献。
但是，在这样的背景技术的频率综合器装置中，在各自的累加器部分中的所有寄存器与fdiv同步地更新数据，并且响应于各寄存器的每次数据更新和在前级加法器输出中的每次变化，各加法器执行计算，然后发送结果到各后级。因此，多个累加器的操作被集中到一个定时上，并且该操作的发送所需要的电路操作时间被延长了。在同一半导体衬底上集成了模拟电路和数字电路的集成电路中，因为最大功率消耗在数字电路的时钟变化点上，半导体衬底的电位和电源的电位都随着时钟同步地变化。因此，存在着这些电位的变化会产生噪声、恶化频率综合器装置的C/N和不利于高C/N和高速锁定的实现的这样一些问题。
另外，还存在另外一个问题，由于将比较频率设置得较高以实际应用分数N系统的特性，但增加了由分频比控制电路产生的噪声，进而增加了C/N的恶化。另外，还存在着另外一个问题，即，如果发送机部分和接收机部分两者被集成在同一半导体衬底上，即使可以满足作为频率综合器装置的特性，但是由于由分频比控制电路产生的噪声的干扰，发送/接收的特性也会恶化。再有，存在着另外一个问题，如果锁定时间被延迟以保证C/N，在移动无线电装置的间歇操作中的功耗会增加并且也会缩短待机时间。
本发明已经被完成来克服上述问题，并且本发明的目的是提供一种能够减少由分频比控制电路产生的噪声、改善C/N比、降低锁定时间、和降低功耗的频率综合器装置以及利用这种频率综合器装置的移动无线电装置。
为了克服上述的一些问题，本发明提供一种频率综合器装置，包括：PLL电路，该电路包含基准信号输入装置、相位比较器、低通滤波器、压控振荡器、和可变分频器；和分频比控制电路，该电路包含：a)多个累加器，用于控制可变分频器，使得可变分频器的分频比及时改变并且分频比的时间平均值含有低于小数点的值，并且每个累加器具有一个寄存器和一个加法器；b)分数部分计算电路，用于接收由该加法器产生的进位信号，按次序相加二项式系数；c)分频比加法器，用于相加分数部分计算电路的输出和整数部分数据，设置可变分频器的分频比，其中分频比控制电路按具有不同定时的多个时钟进行操作，因此产生一个具有等于分频比的时间平均值与基准信号的频率的积的频率的信号。
按照这种组成，可以减少由于分频比控制电路的工作产生的衬底电位的变化和电源电压的变化。因此，可以降低频率综合器的C/N的恶化，并且还可以降低锁定时间。另外，可以降低在间歇操作中的功率消耗，并且还可以降低在同一衬底上构成的其它电路块的噪声。
图1是表示按照本发明的第一实施例的频率综合器装置的组成的图；
图2是表示按照本发明的第一实施例的频率综合器装置的累加器的组成的图；
图3是表示按照本发明的第一实施例的频率综合器的累加器装置的时序图；
图4是表示按照本发明的第二实施例的频率综合器装置的组成的图；
图5是表示按照本发明的第二实施例的频率综合器装置的累加器的组成的图；
图6是表示按照本发明的第二实施例的频率综合器装置的累加器的时序图；
图7是表示按照本发明的第三实施例的频率综合器装置的累加器的组成的图；
图8是表示按照本发明的第三实施例的频率综合器装置的累加器的时序图；
图9是表示按照本发明的第四实施例的频率综合器装置的累加器的组成的图；
图10是表示按照本发明的第四实施例的频率综合器装置的累加器的时序图；
图11是表示按照本发明的第四实施例的频率综合器装置的分数部分计算器电路的组成的图；
图12是表示按照本发明的第四实施例的频率综合器装置的分数部分计算器电路的时序图；
图13是表示按照本发明的第五实施例的频率综合器装置的组成的图；
图14是表示按照本发明的第五实施例的频率综合器装置的累加器的组成的图；
图15是表示按照本发明的第五实施例的频率综合器的累加器装置的时序图；
图16是表示按照本发明的第五实施例的频率综合器装置的分数部分计算器电路的组成的图；
图17是表示按照本发明的第五实施例的频率综合器装置的分数部分计算器电路的时序图；
图18是表示按照本发明的第六实施例的频率综合器装置的累加器的组成的图；
图19是表示按照本发明的第六实施例的频率综合器的累加器装置的时序图；
图20是表示按照本发明的第七实施例的多个频率综合器装置的组成的图；
图21是表示本发明的背景技术的频率综合器装置的组成的图；
图22是表示本发明的背景技术的频率综合器装置的累加器的组成的图；
图23是表示本发明的背景技术的频率综合器装置的累加器的时序图；
图24是表示本发明的背景技术的频率综合器装置的分数部分计算器电路的组成图；
图25是表示本发明的背景技术的频率综合器装置的分数部分计算器电路的时序图。
下面参照图1到图20将详细地描述本发明的各个实施例。在这种情况下，相同的标号被标注在与图21所示的背景技术的相同的部件上，并对这些部件的详细的描述予以省略。
(第一实施例)
本发明的第一实施例提供了一种频率综合器装置，其中提供一个延迟部件到分频比控制电路并且可变分频器的输出信号和通过延迟部件延迟输出信号获得的延迟信号被利用作为累加器部分的操作时钟。
图1是表示按照本发明的第一实施例的频率综合器装置的组成的图。在图1中，提供了PLL(锁相环)电路，该电路包括：相位比较器1、低通滤波器2、压控振荡器3、可变分频器4和分频比控制电路5。压控振荡器3是振荡产生具有响应于输入电压的频率信号的电路。可变分频器4是分频压控振荡器3的输出信号频率的电路。相位比较器1是经由低通滤波器2输出可变分频器4与基准信号之间的相位差的信号到压控振荡器3的电路。分频比控制电路5是控制可变分频器4使控制可变分频器4的分频比及时改变并且时间平均值含有低于小数点的值的电路。分频比控制电路5包括分频比加法器6、分数部分加法器电路70、累加器部分81、和延迟部件10。除了累加器部分81和延迟部分10以外的部件是与如图21所示背景技术中的那些部件是一样的。
图2是表示累加器部分81的组成的图。累加器部分81包括累加器811到814。每个累加器具有加法器和寄存器。图3表示各加法器和各寄存器通过时钟在各自的累加器中操作变化状态的时序图。
下面将解释按照本发明的第一实施例如上所构成的频率综合器装置的操作。除了分频比控制电路5以外的各个部件的操作类似于如图21所示的背景技术。如图1所示，可变分频器4的输出fdiv和延迟部件10的输出fdiv2作为时钟被输入到累加器部分81。
如图2所示的第一级的累加器811使用加法器将由外部设置的分数部分数据和利用fdiv作为时钟的寄存器的输出相加，然后更新该寄存器的值。在第二级的累加器812利用加法器将利用fdiv2作为时钟的寄存器的输出和在累加器811中加法器的输出相加，然后更新该寄存器的值。累加器813、814执行与累加器812相同的操作。
图3表示各加法器和各寄存器通过时钟在以这种方式连接的各自的累加器中操作变化状态的时序图。在累加器811中的寄存器与fdiv同步地更新从加法器馈送的数据。该加法器顺序地执行各位的操作，如果有进位的话，输出进位信号。当接收到前级加法器的输出数据的变化时，在后级的加法器执行相加。因为按这种方式重复相加操作，在以后各级中的操作时间被大大地延长了。在累加器812中的寄存器与fdiv2同步地更新从加法器馈送的数据。类似于累加器812，累加器813、814与fdiv2同步地更新寄存器的数据。也就是说，在累加器中的数据变化点利用fdiv和fdiv2进行了分配，使得电路的操作不集中到一种定时。
可以通过在同一半导体衬底上集成频率综合器装置、发送机部分、和接收机部分构成单片无线电部分装置。该频率综合器装置或单片无线电部分装置可以被安装在诸如移动电话等之类的移动无线电装置上。
如上所述，按照本发明的第一实施例，延迟部件被设置在分频比控制电路上，并且可变分频器的输出信号和通过延迟输出信号的延迟信号被使用作为累加器部分的操作时钟。因此，可以降低由于分频比控制电路的工作产生的衬底电位的变化和电源电位的变化。另外，可以降低频率综合器C/N恶化，并且还可以降低锁定时间。另外，可以降低在间歇工作期间的功耗，并且和可以降低对在同一衬底上构成的其它电路块的噪声干扰。
(第二实施例)
本发明的第二实施例提供一种频率综合器装置，其中可变分频器的输出信号和基准信号被使用作为累加器部分的操作时钟。
图4是表示按照本发明的第二实施例的频率综合器装置的组成图。第二实施例的基本组成类似于第一实施例。与第一实施例的差别是可变分频器4的fdiv输出与基准信号fref被使用作为累加器81的操作时钟。
图5是表示累加器81的组成的图。累加器部分81包括累加器821到824，并且每个累加器具有加法器和寄存器。图6是表示各加法器和各寄存器通过时钟在各自的累加器中的操作变化状态的时序图。
下面将解释按照本发明的第二实施例如上所构成的频率综合器装置的操作。除了分频比控制电路5以外各个部件的操作类似于如图21所示的背景技术。可变分频器4的输出fdiv和基准信号fref被使用作为累加器部分81的操作时钟。
如图5所示在第一级的累加器821利用加法器相加由外部设置的分数部分数据与寄存器的输出，然后利用fref作为时钟更新寄存器的值。在第二级中的累加器822利用加法器相加寄存器的输出和累加器821中的加法器的输出，然后利用fdiv作为时钟更新寄存器的值。累加器823、824执行与累加器822相同的操作。
图6表示各加法器和各寄存器通过时钟在按这种方式连接的各累加器中操作变化状态的时序图。在累加器821中的寄存器按与fref同步更新从加法器馈送的数据。加法器按顺序执行各个位的操作，如果出现进位时输出该进位。当接收到前级中的加法器的数据变化时，在后级中的加法器执行相加操作。因为加法操作是按这种方式重复地进行，所以在后级的操作时间大大地被延长。
在累加器822中的寄存器按与fdiv同步的方式更新从加法器馈送的数据。类似于累加器822，累加器823、824按与fdiv同步的方式更新寄存器的数据。亦即，利用fref和fdiv，分散在该累加器中的数据变化点，使得电路操作不集中在一种定时。
通过在同一半导体衬底上集成频率综合器装置、发送机部分和接收机部分可以构成一个单片无线电部分装置。频率综合器装置或单片无线电部分装置可以安装在诸如移动电话等之类的移动无线电装置上。
如上所述，按照本发明的第二实施例，使用可变分频器的输出信号和基准信号作为累加器部分的操作时钟。因此，可以降低由分频比控制电路的工作产生的衬底电位的变化和电源电压的变化。另外，可以减少频率综合器的C/N的恶化，并且还可以降低锁定时间。此外，可以降低在间歇工作下的功耗，并且还可以减少对在同一衬底上构成的其它各电路块的噪声干扰。另外，利用fref和fdiv作为时钟，可以去除延迟部件。因此，也可以去除延迟的优化，此外不需要进行由于延迟部件变化产生的两个时钟之间的相位偏移的调整。
(第三实施例)
本发明的第三实施例提供一种频率综合器装置，其中可变分频器的输出信号和基准信号被用作累加器部分的操作时钟，多个累加器在数量上被分为两个半部分(如果累加器的数量是奇数，则几乎是数量的一半)，并且在前半部分中的寄存器利用基准信号作为时钟进行工作和在后半部分中的寄存器利用可变分频器的输出作为时钟进行工作。
图7是表示按照本发明的第三实施例的频率综合器装置的累加器部分81的组成的图。在图7中，累加器部分81包括累加器831到834，并且每个累加器具有加法器和寄存器。第三实施例的基本组成类似于第二实施例的组成。与第二实施例的不同在于累加器的前半部分中的寄存器是利用基准信号fref作为时钟进行工作的，和累加器的后半部分的寄存器是利用可变分频器4的输出fdiv作为时钟进行工作的。
图8是表示加法器和寄存器通过时钟在累加器中操作变化状态的时序图。
下面将解释按照本发明的第三实施例如上所构成的频率综合器装置的操作。除了分频比控制电路5以外各个部件的操作类似于如图21所示背景技术。可变分频器4的输出fdiv和基准信号fref被用作累加器部分81的操作时钟。累加器部分的前半部分中的寄存器利用基准信号fref作为时钟，累加器部分的后半部分中的寄存器利用可变分频器4的输出fdiv作为时钟。
如图7所示的第一级的累加器831利用加法器相加由外部设置的分数部分的数据和寄存器的输出，然后利用fref作为时钟更新寄存器的值。在第二级的累加器832利用加法器相加寄存器的输出和累加器831中的加法器的输出，然后利用fref作为时钟更新寄存器的值。在第三级的累加器833和在第四级的累加器834利用加法器相加寄存器的输出和前级中累加器的加法器的输出，并且分别利用fdiv作为时钟更新寄存器的值。
图8表示通过时钟在按照这种方式连接的累加器中的各加法器和各寄存器的操作变化状态的时序图。在累加器831、832中的寄存器与fref同步地更新从各个加法器馈送的数据。各加法器按顺序执行相应位的操作，然后如果有进位的话输出进位信号。当接收到在前级中的数据变化时，在后级中的加法器执行相加。因为相加操作以这种方式重复进行，所以各个后级的操作时间被大大地延长。
在累加器833、834中的寄存器与fdiv同步地更新从各加法器馈送的数据。亦即，利用fref和fdiv分散在各累加器中的数据的变化点，使得电路操作不集中在一种定时。特别是，因为各累加器的前半部分和后半部分分别使用fref和fdiv，可以最小化包括多级并同时工作的累加器的电路数量。
单片无线电部分装置可以由集成频率综合器装置、发送机部分和接收机部分在同一半导体衬底上构成。频率综合器装置或单片无线电部分装置可以半安装到诸如移动电话之类的移动无线电装置上。
如上所述，按照本发明的第三实施例，使用可变分频器的输出信号和基准信号作为累加器部分的操作时钟，多个累加器在数量上被分为两个半部分(如果累加器的数量是奇数，则几乎是数量的一半)，并且在前半部分中的寄存器利用基准信号作为时钟进行工作，和在后半部分中的寄存器利用可变分频器的输出作为时钟进行工作。因此，可以降低由于分频比控制电路的工作产生的衬底电位的变化和电源电压的变化。另外，可以降低频率综合器的C/N的恶化，并且还可以减少锁定时间。此外，可以降低间歇操作中的功耗，并且还可以减少对在同一衬底上构成的各电路块的噪声干扰。另外，因为由累加器的前半部分和后半部分分别使用fref和fdiv，与第一和第二实施例不同，可以减少工作噪声。
(第四实施例)
本发明的第四实施例提供一种频率综合器装置，其中在分频比控制电路设置延迟部件，可变分频器的输出信号和输出信号的延迟信号被用作累加器部分的操作时钟，并且多个累加器经在相应各级中的寄存器的输出连接到下一级的累加器。
图9是表示按照本发明的第四实施例的频率综合器装置的累加器81的组成的图。在图9中，累加器部分81包括累加器841到844，并且每个累加器具有加法器和寄存器。第四实施例的基本结构类似于第一实施例。与第一实施例的不同点在于累加器部分81和分数部分计算器电路70的组成不同。
图10是表示通过时钟累加器中的加法器和寄存器的操作变化状态的时序图。
图11是表示分数部分计算器电路70的组成的图。在图11中，加法器701是通过计算二项式系数检测分数部分的一种电路。延迟电路702到707、711到716是产生二项式系数的的电路，该系数是通过顺序地延迟累加器的进位利用Pascal三角表示的。
下面将描述按照本发明的第四实施例如上所构成的频率综合器装置的操作。除了分频比控制电路5以外的各个部件的操作是类似于表示在图21中的背景技术的。可变分频器4的输出fdiv和通过延迟fdiv获得的信号fdiv2被用作累加器部分81的操作时钟。
在如图9所示的第一级的累加器841利用加法器相加由外部设置的分数部分数据和寄存器的输出，然后利用fdiv作为时钟更新寄存器的值。在第二级的累加器842利用加法器相加寄存器的输出和在累加器841中的寄存器的输出，然后利用fdiv2作为时钟更新寄存器的值。累加器843、844执行与累加器842相同的操作。
图10表示通过时钟在按这种方式连接的各自的累加器中的各加法器和各寄存器的操作的时序图。在累加器841中的寄存器与fdiv同步地更新从加法器馈送的数据。加法器顺序地执行各个位操作，并且如果产生进位，则输出进位信号。当接收到前级的寄存器的数据时，后级中的加法器执行操作，该数据是随fdiv的定时发生变化。累加器842中的寄存器与fdiv2同步地更新从加法器馈送的数据。类似于累加器842，累加器843、844与fdiv2同步地更新寄存器的数据。也就是说，在累加器中的数据变化点利用fdiv和fdiv2被分散，使得电路的操作不集中在一种定时。
图11是表示分数部分计算器电路70的组成的图。与背景技术组成的不同在于提供了延迟电路711到716。为匹配相应的附加的定时需要这些延迟电路，因为经由在累加器部分组成中的寄存器相应的各个级被连接到各个后级。这种状态表示在图12的时序图中。在第一级中的累加器利用fdiv2的3个时钟延迟信号，直至计算的结果被发送到第四级，此后通过fdiv2计算的结果被输入到后级。在第二级的累加器延迟利用fdiv的2个时钟延迟信号，并且在第三级的累加器利用fdiv的一个时钟延迟信号。因此，累加器的计算结果可以按fdiv的定时精确地被发送到加法器701。
通过集成频率综合器装置、发送机部分和接收机部分在同一半导体衬底上可以构成一种单片无线电部分装置。频率综合器装置或单片无线电部分装置可以被安装在诸如移动电话之类的移动无线电装置上。
如上所述，按照本发明的第四实施例，延迟部件被设置在分频比控制电路上，此外可变分频器的输出信号和该输出信号的延迟信号被作用作为累加器部分的操作时钟。因此，可以降低由于分频比控制电路的操作产生的衬底电位的变化和电源电位的变化。另外，可以降低频率综合器的C/N的恶化并且还可以减少锁定时间。再有，可以减少在间歇操作中的功耗，并且还可以降低对在同一衬底上构成的其他电路块的噪声干扰。另外，多个累加器经由相应各级的寄存器的输出被连接到各后级中的累加器上。因此，加法器的计算结果再不需要顺序地发送到后级中的累加器的加法器上，从而减少总的电路操作时间，并与第一实施例不同，因此可以实现噪声降低的效果。
(第五实施例)
本发明的第五实施例提供一种频率综合器装置，其中可变分频器的输出信号和基准信号被使用作为累加器部分的操作时钟，多个累加器在数量上被分为两个半部分(如果累加器的数量是奇数，则几乎是数字的一半)，在奇数级中的寄存器是利用基准信号作为时钟信号进行工作的，在偶数级中的寄存器是利用可变分频器的输出作为时钟进行工作的，并且经由相应各级中的寄存器的输出多个累加器连接到各后级的各自累加器上的。
图13是表示按照本发明的第五实施例的频率综合器的组成的图。在图13中，累加器81的组成、分数部分计算器电路71的组成和使用两个信号fdiv和fref作为时钟是与第四实施例不同的。
图14是表示累加器部分81的组成的图。累加器部分81包括累加器851到854，并且每个累加器具有加法器和寄存器。
图15是表示通过时钟在累加器中的加法器和寄存器的操作变化状态的时序图。图16是分数部分计算器71的功能方框图。
下面将解释按照本发明的第五实施例如上所组成的频率综合器的操作。除了分频比控制电路5以外的各个部件的操作与如图21所示的背景技术的类似。
在第一级中的累加器851利用加法器相加由外部设置的分数部分和寄存器的输出，然后利用fref作为时钟更新寄存器的值。在第二级中的累加器852利用加法器相加寄存器的输出和在累加器851中的寄存器的输出，然后利用fdiv作为时钟更新寄存器的值。在第三级中累加器利用加法器相加寄存器的输出和在累加器852中的寄存器的输出，然后利用fref作为时钟更新寄存器的值。在第四级中的累加器854利用加法器相加寄存器的输出和在累加器853中的寄存器的输出，然后利用fdiv作为时钟更新寄存器的值。
图15的时序图表示在按这种方式连接的累加器中的各加法器和寄存器通过时钟的操作的变化状态。在累加器851和累加器853中的寄存器与fref同步地更新从各加法器馈送的数据。各个加法器顺序地执行各个位的操作，如果有进位产生的话，输出进位信号。在累加器852和累加器854中的寄存器与fdiv同步地更新从各加法器馈送的数据。各个加法器顺序地执行各个位的操作，如果有进位发生的话，输出进位信号。即，利用fref和fdiv，将累加器中的数据变化点予以分散，使得电路的操作不集中在一种定时上。
图16是分数部分计算器电路71的功能方框图。与第四实施例的不同在于提供了延迟电路721和延迟电路722。匹配加法的各自附加定时需要这些延迟电路，因为累加器部分的时钟定时改变了。这种状态表示在图17的时序图上。为了实现在第四级的输出的同步，在第一级的累加器的计算结果被延迟了利用fdiv的2.5个时钟，在第二级的累加器的计算结果被延迟了利用fdiv的1.5个时钟，在第三级的累加器的计算结果被延迟了利用fref的0.5个时钟和利用fdiv的0.5个时钟，在第四级的累加器的计算结果被延迟了利用fdiv的0.5个时钟。相应地，累加器的计算结果可以按fdiv的定时被精确地发送到加法器701。
可以通过在同一半导体衬底上集成频率综合器装置、发送机部分和接收机部分构成单片无线电部分装置。频率综合器装置或单片无线电部分装置可以安装到诸如移动电话之类的移动无线电装置上。
如上所述，按照本发明的第五实施例，使用可变分频器的输出信号和基准信号作为累加器部分的操作时钟，多个累加器在数量上被分为两个半部分(如果累加器的数量是奇数，则几乎是数量的一半)，在奇数级中的各寄存器利用基准信号作为时钟信号进行操作，在偶数级中的各寄存器利用可变分频器的输出作为时钟。因此，可以降低由于分频比控制电路的工作产生的衬底电位的变化和电源电压的变化。另外，可以降低频率综合器的C/N的恶化，并且还可以减少锁定时间。此外，可以降低在间歇工作中的功耗，并且还可以降低在同一衬底上构成的各个电路块的噪声干扰。再有，由于利用了fref和fdiv作为时钟，不再需要在第四实施例中使用的延迟部件。因此，可以去除延迟部件的优化和由于变化两个时钟之间的相位调整。
(第六实施例)
本发明的第六实施例提供一种频率综合器装置，其中可变分频器的输出信号和基准信号被使用作为累加器部分的操作时钟，并且多个累加器经各自各级中的寄存器的输出被连接到下一级。
在按照本发明的第六实施例的频率综合器装置的组成中，与第四实施例的不同之处在于累加器部分81的组成。
图18是表示累加器部分81的组成的图。累加器部分81包括累加器861到864，并且每个累加器具有加法器和寄存器。
下面将解释按照第六实施例如上所构成的频率综合器装置的操作。除了分频比控制电路5以外的各部件的工作与图21所示的背景技术类似。
在第一级的累加器861利用加法器相加由外部设置的分数部分数据和寄存器的输出，然后利用fref作为时钟更新寄存器的值。在第二级中的累加器862利用加法器相加寄存器的输出和在累加器861中的寄存器的输出，然后利用fdiv作为时钟更新寄存器的值。累加器863、864执行类似于累加器862的操作。
图19表示通过时钟在按照这种方式连接的累加器中各加法器和各寄存器的变化状态的时序图。在累加器861中的寄存器与fref同步地更新从加法器馈送的数据。该加法器按顺序执行各个位操作，如果有进位产生，则输出进位。当接收到数据的变化时，在后级中的加法器执行操作。在累加器862中的寄存器与fdiv同步地更新从加法器馈送的数据。类似于累加器862，累加器863和累加器864与fdiv同步地更新寄存器中的数据。亦即，利用fref和fdiv分散在累加器中的数据的各变化点，使得电路操作不集中在一种定时。
通过集成频率综合器装置、发送机部分和接收机部分在同一半导体衬底上可以构成一个单片无线电部分装置。频率综合器装置或单片无线电部分装置可以安装到诸如移动电话等之类的移动无线电装置上。
如上所述，按照本发明的第六实施例，使用可变分频器的输出信号和基准信号作为累加器部分的操作时钟。因此，可以降低由于分频比控制电路的工作产生的衬底电位的变化和电源电压的变化。另外，可以降低频率综合器的C/N的恶化，并且还可以降低锁定时间。此外，可以减少在间歇操作中的功耗，并且还可以降低对在同一衬底上构成的其它各个电路块的干扰噪声。另外，由于利用fref和fdiv作为时钟，所以不再需要使用在第四实施例中的延迟部件。因此，可以去除延迟部件的优化和由于变化两个时钟之间的相位调整。基本上，在各加法器的操作中，可以减少寄存器的数据更新与前级中的寄存器的数据更新的重叠操作，因此与第四实施例不同，可以实现噪声降低的效果。
(第七实施例)
本发明的第七实施例提供多个频率综合器装置，其中分别具有不同相位的基准信号被分配给频率综合器装置中的多个累加器，这些累加器分别工作在不同时钟定时上。
图20是按照本发明的第七实施例的多个频率综合器装置的功能方框图。在图20中，标号20和21表示在第一到第六实施例中所示的任何频率综合器装置。反相器22是改变基准信号的相位的电路。
下面将解释按照本发明的第七实施例如上所构成的频率综合器装置的操作。基准信号不改变相位按原样被输入到频率综合器装置20。利用反相器22反相基准信号的相位获得的第二基准信号被输入到频率综合器装置21。按照这种组成，用于两个频率综合器装置中的分频比控制电路的各操作时钟之一具有必然不同的定时。因此，在累加器中数据的变化点被分散，使得电路操作不集中在一种定时上。
通过在同一半导体衬底上集成频率综合器装置、发送机部分和接收机部分可以构成单片无线电部分装置。频率综合器装置或单片无线电部分装置可以被安装在诸如移动电话等之类的移动无线电装置上。
如上所述，按照本发明的第七实施例，在改变各基准信号的相位的情况下，使用各基准信号。因此，可以降低由于分频比控制电路的工作产生的衬底电位的变化和电源电压的变化。另外，可以降低频率综合器的C/N的恶化，并且还降低锁定时间。此外，可以降低间歇工作的功耗，并且还可以降低对在同一衬底上构成的其它各个电路块的噪声干扰。
从上面的解释中明显看出，按照本发明，可以提供一种频率综合器装置，包括：PLL电路，该电路包含基准信号输入装置、相位比较器、低通滤波器、压控振荡器和可变分频器；分频比控制电路，该电路包括a)多个累加器，用于控制可变分频器的，使得可变分频器的分频比及时变化并且分频比的时间平均值含有低于小数点的值，并且每个累加器具有一个寄存器和一个加法器；b)分数部分计算器电路，用于接收由加法器按顺序相加二项式系数产生的进位信号；c)和分频比加法器，用于相加分数部分计算器电路的输出与的整数部分数据以在可变分频器中设置分频比，其中分频比控制电路在具有不同定时的多个时钟下工作，因此产生了具有等于分频比的时间平均值频率和基准信号的的频率的信号。因此，可以实现可以降低由于分频比控制电路的工作产生衬底电位的变化和电源电压的变化、可以降低频率综合器的C/N恶化、可以降低锁定时间、可以降低在间歇工作的功耗和可以降低对同一衬底上构成的其它各电路块的噪声干扰的这样一些优点。

Claims (19)

1．一种频率综合器装置，包括：
一个PLL(锁相环)电路，该电路包括基准信号输入装置、相位比较器、低通滤波器、压控振荡器和可变分频器；和
一个分频比控制电路，用于控制可变分频器，使得可变分频器的分频比及时改变并且分频比的时间平均值含有低于小数点的值，该分频比控制电路包括：
多个累加器，每个累加器具有一个寄存器和一个加法器；
一个分数部分计算电路，用于接收由加法器按顺序相加二项式系数产生的进位信号；
一个分频比加法器，用于相加分数部分计算电路的输出和整数部分，设置可变分频器的分频比；
其中分频比控制电路在具有不同定时的多个时钟下进行操作；
因此，产生具有等于分频比的时间平均值与基准信号的频率之积的频率的信号。
2．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：
一个装置，用于利用可变分频器的输出作为时钟操作第一级的累加器的寄存器；
一个延迟装置，用于利用可变分频器的输出的延迟信号作为时钟操作第二级和后续各级的累加器的寄存器；
一个连接器，用于馈送加法器的输出作为后续级累加器的输入；和
一个装置，使用分数部分计算电路的延迟电路将比前级进位信号长的进位信号延迟一个时钟，该分数部分计算电路利用可变分频器的输出作为时钟工作的。
3．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：
一个装置，用于利用基准信号作为时钟操作第一级的累加器的寄存器；
一个装置，用于在第二级和后续各级利用可变分频器的输出作为时钟操作累加器的寄存器；
一个连接器，用于馈送加法器的输出作为下一级累加器的输入；和
一个装置，使用分数部分计算电路的延迟电路将比前级进位信号长的进位信号延迟一个时钟，该分数部分计算电路利用可变分频器的输出作为时钟工作的。
4．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：
一个装置，用于利用基准信号作为时钟操作前半部分各累加器的寄存器；
一个装置，用于利用可变分频器的输出作为时钟操作后半部分各累加器的寄存器；
一个连接器，用于馈送加法器的输出作为在后级累加器的输入；和
一个装置，使用分数部分计算电路的延迟电路将比前级进位信号长的进位信号延迟一个时钟，该分数部分计算电路利用可变分频器的输出作为时钟工作的。
5．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：
一个装置，用于利用可变分频器的输出作为时钟操作第一级的累加器的寄存器；
一个延迟装置，用于利用可变分频器的输出的延迟信号作为时钟操作第二级和后续各级的累加器的寄存器；
一个连接器，用于馈送寄存器的输出作为后级的累加器的输入；和
一个装置，用于利用分数部分计算电路的延迟电路以相同的量延迟所有进位信号，该分数部分计算电路是利用可变分频器的输出作为时钟进行工作的。
6．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：
一个装置，用于利用基准信号作为时钟操作各奇数级的累加器的寄存器；
一个装置，用于利用可变分频器的输出作为时钟操作各偶数级的累加器的寄存器；
一个连接器，用于馈送寄存器的输出作为后级的累加器的输入；和
一个装置，用于利用分数部分计算电路的延迟电路匹配进位信号的附加定时，该分数部分计算电路的利用基准信号与可变分频器的输出的两种类型的时钟进行工作的。
7．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：
一个装置，用于操作第一级的累加器的寄存器，该操作是利用基准信号作为时钟进行操作的；
一个装置，用于使第二级和后续各级的累加器的寄存器进行操作，该操作是利用可变分频器的输出作为时钟进行的
一个连接器，用于馈送寄存器的输出作为后级的累加器的输入；和
一个装置，用于利用分数部分计算电路的延迟电路以相同的量延迟所有进位信号，该分数部分计算电路是利用可变分频器的输出作为时钟进行工作的。
8．一种频率综合器装置，包括：
按照权利要求1的多个频率综合器；
一个装置，用于产生具有与公共基准信号不同的相位的第二基准信号并且分配该第二基准信号。
9．一种无线电部分装置，包括；
按照权利要求1的频率综合器装置；和
发送机部分和接收机部分；
其中发送机部分和接收机部分以及频率综合器部分集成在同一半导体衬底上。
10．一种移动无线电装置，包括按照权利要求1的频率综合器装置。
11．一种移动无线电装置，包括按照权利要求9的无线电部分装置。
12．一种操作频率综合器装置的方法，包括以下步骤：
向分频比控制电路中的第一级的累加器输入分数部分数据，该分频比控制电路控制PLL电路中的可变分频器，PLL电路包括：基准信号输入装置、相位比较器、低通滤波器、压控振荡器和可变分频器；
利用在相应各级中的累加器按顺序地相加分数部分数据产生进位信号；
根据进位信号通过顺序地产生二项式系数并相加各二项式系数计算分数部分；
通过相加整数部分数据到分数部分，计算其时间平均值及时改变并含有低于小数点的值的分频比，设置可变分频器中的分频比；和
产生一个信号，该信号具有等于时间平均值与基准信号的频率之积的频率；
其中各累加器是按具有不同定时的时钟进行操作的。
13．按照权利要求12的操作频率综合器装置的方法，还包括以下步骤：
利用可变分频器的输出作为时钟操作在第一级中的累加器的寄存器；
利用可变分频器的输出的延迟信号作为时钟操作在第二级和后续各级的累加器的寄存器；
将在后级累加器中的加法器的输出加到寄存器的输出上；和
使用分数部分计算电路的延迟电路将比前级进位信号长的进位信号延迟一个时钟，该分数部分计算电路使用可变分频器的输出作为时钟。
14．按照权利要求12的操作频率综合器装置的方法，还包括以下步骤：
利用基准信号作为时钟操作在第一级的累加器的寄存器；
利用可变分频器的输出作为时钟操作第二级和后续各级；
相加后级的累加器的加法器的输出到寄存器的输出上；和
延迟比在前级进位信号长的进位信号，该延迟是利用操作分数部分计算电路的延迟电路的一个时钟进行的，该分数部分计算电路利用可变分频器的输出作为时钟工作的。
15．按照权利要求12的操作频率综合器装置的方法，还包括以下步骤：
利用基准信号作为时钟操作前半部分累加器的寄存器；
利用可变分频器的输出作为时钟操作后半部分累加器的寄存器；
相加后级的累加器中的加法器的输出到寄存器的输出上；和
通过操作分数部分计算电路的延迟电路将比前级进位信号长的进位信号延迟一个时钟，该分数部分计算电路利用可变分频器的输出作为时工作的。
16．按照权利要求12的频率综合器装置的操作方法，还包括以下步骤：
利用可变分频器的输出作为时钟操作在第一级的累加器的寄存器；
利用可变分频器的输出的延迟信号作为时钟操作在第二级和后续各级的累加器的寄存器；
相加后级的累加器中的寄存器的输出到该寄存器的输出上；和
利用可变分频器的输出作为时钟，通过操作分数部分计算器电路的延迟电路，以相同的量延迟所有进位信号。
17．按照权利要求12的频率综合器装置的操作方法，还包括以下步骤：
利用基准信号作为时钟操作奇数级的累加器的各寄存器；
利用可变分频器的输出作为时钟操作在偶数级的累加器的各寄存器；
相加在后级的累加器的寄存器的输出到该寄存器的输出上；和
利用基准信号和可变分频器的输出的两种类型时钟，通过操作分数部分计算器电路的延迟电路，匹配进位信号的各附加定时。
18．按照权利要求12的操作频率综合器装置的方法，还包括以下步骤：
利用基准信号作为时钟操作第一级的累加器的寄存器；
利用可变分频器的输出作为时钟操作第二级和后续各级的累加器的寄存器；
相加后级的累加器的寄存器的输出到该寄存器的输出上；和
利用可变分频器的输出作为时钟，通过操作分数部分计算器电路的延迟电路，以相同的量延迟所有进位信号。
19．一种操作频率综合器装置的方法，包括以下步骤：
产生基准信号；
从基准信号中产生具有与基准信号不同相位的各第二基准信号；和
分配该各第二基准信号到多个频率综合器；该频率综合器包括PLL电路，该PLL电路包括：基准信号输入装置、相位比较器、低通滤波器、压控振荡器、和可变分频器；和可变分频比控制电路，用于控制可变分频器，使得可变分频器的分频比及时地改变并且该分频比的时间平均值含有低于小数点的值；多个累加器，每个具有一个加法器和一个寄存器；分数部分计算器电路，用于接收通过加法器顺序相加各二项式系数产生的进位信号；分频比加法器，用于相加分数部分计算器电路的输出与整数部分数据，在可变分频器中设置分频比，其中分频比控制电路是按具有不同定时的多个时钟进行操作的。
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