CN1839549A - Pll电路的σ△调制器 - Google Patents

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Abstract

本发明是一种生成将PLL电路的比较分频器的分频比进行调制的调制信号的∑Δ调制器。多个串联连接的积分器(9a～9c)将输入信号F进行累计，同时，当累加值超过规定值时，输出溢出信号OF1～OF3。微分器(10a～10e)转送各积分器(9a～9c)的溢出信号OF1～OF3。加法器(11)对从微分器输出的输出信号(a～f)乘以规定的系数，将该乘法值相加。在末级的积分器(9c)与其前级的积分器(9b)之间，连接与各积分器的时钟信号(fp)的分频信号同步地转送累加值的控制电路(12)。通过设置控制电路(12)，能够不减少次数而减少调制信号的调制幅度。

Description

PLL电路的∑Δ调制器
技术领域
本发明涉及PLL电路，详细地说涉及使用了∑Δ调制器的PLL电路。
近年来，在移动电话等移动通信设备中所使用的PLL电路在高集成化、低功耗化的同时，需要提高信道转换速度及提高C/N特性。为了满足这样的要求，使用了∑Δ调制器的PLL电路正在实用化中。而且，在使用了∑Δ调制器的PLL电路中，需要提高信道转换速度及进一步提高C/N特性。
背景技术
作为PLL电路的环路特性的重要的特性，有信道转换时间和C/N特性。即，需要缩短从任意的锁定频率转换到其他的锁定频率所需要的时间，而且需要降低在输出信号频率中所包含的相位噪声。
为了满足这样的要求，近年来，将构成PLL环路的比较分频器的分频比作为分数的Fractional-NPLL频率合成器(PLL电路)正在实用化中。众所周知，在这样的分数分频型的PLL电路中，由于能够增高基准信号的频率，有利于改善信道转换时间和C/N特性。
但是，通过随时间变化整数分频值，分数分频比能够等效地及平均地得到分数值。即，通过对固定分频值N周期性地进行N+1分频，等效地得到分数分频比。例如，如果是1/8分频，则对于8次的分频动作，重复7次的N分频与1次的N+1分频，如果是3/8分频，则对8次的分频动作，重复5次的N分频与3次的N+1分频。
但是，当用相位比较器比较通过这样的分数分频动作进行分频的比较信号与基准信号时，由于周期性地重复N分频与N+1分频，发生周期性的相位误差，其结果是，在电压控制振荡器的输出信号中，发生寄生噪声。
因此，作为防止伴随分数分频发生寄生噪声的一种方法，提出配备了图13所示的Multi Stage Noise Shaping(MASH：多级噪声整形)型的∑Δ调制器的∑ΔFractional-NPLL频率合成器100的方案。∑Δ调制器是使进行分数分频的分频值按随机数发生变化，用于防止发生寄生噪声的一种方法。
在图13中，振荡器1将基于石英振子的振荡的固有频率的基准时钟信号输出到基准分频器2中。基准分频器2用计数电路构成，基于预先设定的分频比，将通过对基准时钟信号进行分频而生成的基准信号fr输出到相位比较器3中。
在相位比较器3中，从比较分频器4输入比较信号fp。而且，相位比较器3将与基准信号fr和比较信号fp的相位差相应的脉冲信号输出到充电泵5中。
充电泵5基于从相位比较器3输出的脉冲信号，将输出信号输出到低通滤波器(LPF)6中。
该输出信号是在直流分量中包含脉冲分量的信号，该直流分量随着脉冲信号的频率变动而变化，脉冲分量基于脉冲信号的相位差而变化。
LPF6使充电泵5的输出信号平滑，将除去了高频分量的输出信号作为控制电压输出到电压控制振荡器(VCO)7中。
VCO7将具有与控制电压相应的频率的输出信号fVCO输出到外部电路中，同时输出到比较分频器4中。
比较分频器4的分频比被设定为由∑Δ调制器8任意地变化。
∑Δ调制器8作为由n位的积分器(∑)9a～9c、用触发电路构成的微分器(Δ)10a～10f、以及由加法器11构成的3次调制器构成。积分器9a～9c、微分器10a～10f将从比较分频器4输入的比较信号fp用作时钟信号进行动作。
在积分器9a中，从外部装置(没有图示)输入∑Δ调制器8的分子值F。积分器9a基于时钟信号将输入值F进行累加，当该累加值大于分母值(模数值)Q时，输出溢出信号OFI。而且，在溢出后，积分器9a由累加值除分母值Q，进而继续输入值F的累加。
分母值(模数值)Q用2n设定，分子值F对分母值Q的乘方数n，用n-1位的数字信号输入。积分器9a～9c的分母值Q是同一值，例如是1024，分子值F是30。
积分器9a的溢出信号OFI通过微分器10a、10b作为输入信号a供给加法器11。此外，积分器9a的累加值X1供给积分器9b。
积分器9b进行累加值X1的输入信号的累加动作，将该累加值X2输出到积分器9c。此外，从积分器9b输出的溢出信号OF2通过微分器10c作为输入信号b供给加法器11，通过微分器10c、10d作为输入信号c供给加法器11。
积分器9c进行累加值X2的输入信号的累加动作，输出溢出信号OF3。该溢出信号OF3作为输入信号d供给加法器11，通过微分器10e作为输入信号e供给加法器11，通过微分器10e、10f作为输入信号f供给加法器11。
为了校正由按照时钟信号的微分器10c、10e、10f的动作引起的各输入信号a～f的定时的偏离，插入微分器10a、10b、10d。
加法器11基于输入信号a～f，进行下述运算
(+1)a+(+1)b+(-1)c+(+1)d+(-2)e+(+1)f
在各输入信号a～f中进行乘法的系数基于帕斯卡(Pascal)三角形设定。
图7表示由上述的加法器11的运算动作引起的运算结果(除+N)。如该图所示，加法器11生成在+4～-2之间任意地变化的随机数。
对加法器11输入预先设定的固定分频比N。而且，加法器11对固定分频比N将上述运算结果相加，输出到比较分频器4。
通过这样的加法器11的动作，输入到比较分频器4的分频比相对于固定分频比N，按随机数变化成例如N、N+1、N、N-2、N+3、N-1、N+4、N-1。
于是，在比较分频器4中，基于从加法器11输出的分频比，平均地进行分数分频动作。
图7表示作为从图13所示的3次∑Δ调制器8的加法器11输出的运算值的随机数的例子。此外，图10表示在2次∑Δ调制器中所生成的随机数例子。如两图所示，随着∑Δ调制器的次数增大，∑Δ调制器的输出信号的振幅增大，在比较分频器4中的分频比的调制幅度增大。
图15表示使用了上述3次∑Δ调制器的Fractional-NPLL频率合成器100的输出信号的频谱，图14表示使用了2次∑Δ调制器，图16表示使用了4次∑Δ调制器的Fractional-NPLL频率合成器的输出信号的频谱。
当使∑Δ调制器的次数增大时，通过图14～图16的比较可知，存在PLL环路的锁定动作时的噪声电平增大，C/N特性恶化的问题。
另一方面，当使次数减少时，C/N特性提高。但是，存在∑Δ调制不稳定，对输出信号带来恶劣影响的问题。
发明内容
本发明的目的在于，提供一种能够不使次数减少，而使在比较分频器中的调制幅度减少的∑Δ调制器。
在本发明的第1实施方式中，提供一种生成对PLL电路的比较分频器的分频比进行调制的调制信号的∑Δ调制器。∑Δ调制器包含：多个积分器，被串联连接，各自基于时钟信号将输入信号进行累加，同时，当累加值超过规定值时，输出溢出信号；多个微分器，与上述多个积分器有选择地连接，各自转送对应的积分器的溢出信号；以及加法器，对从多个微分器转送来的溢出信号乘以规定的系数，将该乘法值相加，生成上述调制信号。在末级的第一积分器与其前级的第二积分器之间，连接与通过对上述时钟信号进行分频而得到的分频信号同步地将上述第二积分器的输出信号供给上述第一积分器的控制电路。
附图说明
图1是具有本发明一种实施方式的3次∑Δ调制器的PLL频率合成器的概略的方框图。
图2是表示图1的3次∑Δ调制器的控制电路的方框图。
图3是表示图2的门电路的具体结构的图。
图4是图2的分频器的概略的方框图。
图5是表示图4的触发电路的输出信号的说明图。
图6是表示从分频器输出的分频信号的说明图。
图7是表示现有例的3次∑Δ调制器的调制输出的调制幅度的例子的说明图。
图8是表示本发明的3次∑Δ调制器的调制输出的调制幅度的例子的说明图。
图9是表示本发明的3次∑Δ调制器的调制输出的调制幅度的例子的说明图。
图10是表示2次∑Δ调制器的调制输出的调制幅度的例子的说明图。
图11是表示具有现有的3次∑Δ调制器的PLL频率合成器的输出信号的模拟的说明图。
图12是表示具有本发明的3次∑Δ调制器的PLL频率合成器的输出信号的模拟的说明图。
图13是表示具有现有的3次∑Δ调制器的PLL频率合成器的概略的方框图。
图14是表示具有2次∑Δ调制器的PLL频率合成器的输出信号的频谱的说明图。
图15是表示具有3次∑Δ调制器的PLL频率合成器的输出信号的频谱的说明图。
图16是表示具有4次∑Δ调制器的PLL频率合成器的输出信号的频谱的说明图。
具体实施方式
图1表示本发明一种实施方式的∑ΔFractional-NPLL频率合成器200。本实施方式是在图13所示的现有例的∑Δ调制器8中追加控制电路12而成的电路，其他的结构与上述现有例一样。
频率合成器200包含：振荡器1、基准分频器2、相位比较器3、比较分频器4、充电泵5、LPF(低通滤波器)6、电压控制振荡器(VCO)7及3次∑Δ调制器50。
3次∑Δ调制器50包含3个积分器9a～9c、6个微分器10a～10f、加法器11及控制电路12。而且，积分器9a～9c及微分器10a～10f与图13所示的现有例同样地动作，对加法器11输入输入信号a～f。
加法器11基于输入信号a～f，进行下述运算：
(+1)a+(+1)b+(-1)c+(+1)d+(-2)e+(+1)f
在各输入信号a～f中进行乘法运算的系数，与上述现有例同样地基于帕斯卡三角形进行设定。
上述加法器11由公知的自动逻辑合成装置进行设计，该自动逻辑合成装置基于上述运算公式的输入，自动地进行逻辑合成。
加法器11将从外部装置(没有图示)输入的固定分频比N与上述运算结果相加，并将该运算值输出到比较分频器4。即，从加法器11输出在N+4～N-2之间任意变化的随机数。
上述控制电路12介于上述积分器9b、9c之间，将从比较分频器4输入的比较信号fp作为时钟信号进行动作。而且，用预先设定的分频比将该时钟信号进行分频，基于该分频信号，将从积分器9b输出的累加值X2输出到积分器9c。
接着，说明上述控制电路12的具体结构。如图2所示，控制电路12配备：介于积分器9b、9c之间的门电路13、移位寄存器14及分频器15。
上述移位寄存器14基于从外部输入的时钟信号CK、数据data、启动信号LE，生成多位的分频比设定信号Y1～Yn，输出到上述分频器15。
上述分频器15基于分频比设定信号Y1～Yn，将从上述比较分频器4输入的比较信号fp进行分频，将该分频信号Z输出到上述门电路13。
按照图4说明上述分频器15的具体结构。分频器15配备：串联连接的多级触发电路16a～16d、基于各触发电路16a～16d的输出信号FFL1～FFL4生成分频信号Z的逻辑电路部17。触发电路16a～16d构成通常的二进制计数器。
对初级的触发电路16a输入比较信号fp，对次级的触发电路16b～16d输入其前级的触发电路16a～16c的输出信号FF1～FF3。
如图5所示，触发电路16a输出将比较信号fp进行了1分频的输出信号FF1，触发电路16b输出将触发电路16a的输出信号FF1进行了2分频的输出信号FF2，触发电路16c输出将触发电路16b的输出信号FF2进行了2分频的输出信号FF3，触发电路16d输出将触发电路16c的输出信号FF3进行了2分频的输出信号FF4。
从而，触发电路16c输出将比较信号fp进行了4分频的输出信号FF3，触发电路16d输出将比较信号fp进行了8分频的输出信号FF4。
对上述触发电路16a～16d分别输入上述分频比设定信号Y1～Y4，当分频比设定信号Y1～Y4为H电平时，将输出信号FFL1～FFL4输出到上述逻辑电路部17。上述输出信号FF1～FF4与输出信号FFL1～FFL4是同相的信号。
从而，例如当只有分频比设定信号Y1、Y2为H电平时，仅仅将输出信号FFL1、FFL2输出到逻辑电路部17中。此外，通过分频比设定信号Y1～Y4，能够以任意的组合将输出信号FFL1～FFL4输出到逻辑电路部17。
上述逻辑电路部17基于各触发电路16a～16d的输出信号FFL1～FFL4，生成并输出将比较信号fp进行了N分频的分频信号Z。
例如，当仅仅从触发电路16a将输出信号FFL1输出到逻辑电路部17中时，如图6所示，从逻辑电路部17输出的分频信号Z1成为将比较信号fp进行了1分频的信号，即与比较信号fp同相，当仅仅从触发电路16a、16b将输出信号FFL1、FFL2输出到逻辑电路部17中时，分频信号Z3成为将比较信号fp进行了3分频的信号。
按照这样的结构，通过适当地设定分频比设定信号Y1～Y4，在图4所示的结构中，从分频器15输出的分频信号Z的分频比能够在1～15的范围内任意地设定。此外，通过增大触发电路的级数，也能够设定更多样的分频比。
对上述门电路13输入从上述积分器9b输出的累加值X2和上述分频信号Z。累加值X2例如是10位的信号K1～K10。
而且，在门电路13中，如图3所示，各信号K1～K10及分频信号Z分别输入到AND电路18中。从而，只有在分频信号Z是H电平时，累加值X2通过门电路13输出到积分器9c中。
接着，说明上述结构的∑Δ调制器50的动作。当利用从移位寄存器14输出的分频比设定信号Y1～Y4，仅仅从分频器15的触发电路16a、16b将输出信号FFL1、FFL2输出到逻辑电路部17中时，分频器15将对比较信号fp进行了3分频的分频信号Z3输出到门电路13。
于是，门电路13以比较信号fp的3个周期中1次的比例，将从积分器9b输出的累加值X2输出到积分器9c，在除此以外时，全部输出0。其结果是，由于在积分器9c中的累加动作在比较信号fp的3个周期之间仅为1次，因而降低了从积分器9c输出的溢出信号OF3的频度。
通过这样的动作，如图8所示，在加法器11中生成的随机数与在图13所示的通常的3次∑Δ调制器中生成的随机数相比，没有成为+4的情况，振幅缩小，而且，成为+3或者-2的频度降低。
图9表示在分频器15的分频比为9的情况下，在加法器11中生成的随机数。在这种情况下，进一步降低了成为+3或者-2的频度。
图10表示使分频器15的分频比进一步增大几乎成为∞的情况。在这种情况下，无限接近在2次∑Δ调制器中生成的随机数。
此外，在分频器15的分频比为1的情况下，成为在图7所示的通常的3次∑Δ调制器中生成的随机数。
图11是通过模拟求出使用了现有的3次∑Δ调制器的Fractional-NPLL频率合成器的输出信号的噪声分量，与图15所示的频谱的A部相当。
图12是通过模拟求出使用了图1所示的本实施方式的3次∑Δ调制器的Fractional-NPLL频率合成器的输出信号的噪声分量。
从图11及图12的比较可知，在本实施方式中与现有例相比，能够使噪声分量整体衰减约5dB。
在本实施方式的∑Δ调制器及∑ΔFractional-NPLL频率合成器中，能够得到以下所示的作用效果。
(1)能够基于∑Δ调制器50的输出信号，在比较分频器4中进行分数分频动作。从而，由于能够将基准信号fr高频化，因而能够实现信道转换速度的提高，即能够实现PLL电路的输出信号fVCO的锁定速度的高速化及C/N特性的提高。
(2)能够一边增大∑Δ调制器50的次数，一边缩小作为∑Δ调制器50的运算值的随机数的振幅。其结果是，能够缩小在比较分频器4中的调制幅度，能够减少PLL电路的输出信号fVCO的噪声电平，提高C/N特性。
(3)由于能够一边增大∑Δ调制器50的次数，一边缩小作为∑Δ调制器50的运算值的随机数的振幅，因而能够防止因次数增大引起的锁定速度的降低。
(4)能够增大∑Δ调制器50的次数，稳定PLL电路的输出信号中的噪声电平。
(5)仅仅通过针对现有例追加控制电路12，就能够缩小作为∑Δ调制器50的运算值的随机数的振幅。
(6)通过调整构成控制电路12的分频器15的分频比，能够使作为∑Δ调制器50的运算值的随机数的振幅连续地变化。在本实施方式中，能够使随机数的振幅在2次与3次之间连续地变化。
(7)分频器15的分频比能够通过变更输入到移位寄存器14中的数据data进行调整。因此，通过从外部输入数据data，调整随机数的振幅，能够容易地调整PLL电路的输出信号fVCO的噪声电平。
再有，本发明不仅能够应用于3次∑Δ调制器，也能够应用于4次和4次以上的∑Δ调制器。在这种情况下，只要使上述控制电路介于末级的积分器与其前级的积分器之间即可。
此外，控制电路12内的分频器也可以是以固定的分频比进行动作的结构。
此外，本发明的∑ΔFractional-NPLL频率合成器也可以使用于基站的PLL电路或者移动站的PLL电路的任何一个中。

Claims (11)

1.一种∑Δ调制器，生成对PLL电路的比较分频器的分频比进行调制的调制信号，其特征在于，
配备：
多个积分器，被串联连接，各自基于时钟信号将输入信号进行累加，同时当累加值超过规定值时，输出溢出信号；
多个微分器，与所述多个积分器有选择地连接，各自转送对应的积分器的溢出信号；
加法器，对从多个微分器转送来的溢出信号乘以规定的系数，将该乘法值相加，生成所述调制信号；以及
控制电路，连接在末级的第一积分器与其前级的第二积分器之间，与通过对所述时钟信号进行分频而得到的分频信号同步地将所述第二积分器的输出信号供给所述第一积分器。
2.如权利要求1所述的∑Δ调制器，其特征在于，
上述控制电路包含：
对所述时钟信号进行分频，生成分频信号的分频电路；
连接在所述第二积分器与第一积分器之间，与所述分频电路的分频信号同步地将所述第二积分器的累加值输出到所述第一积分器中的门电路。
3.如权利要求1所述的∑Δ调制器，其特征在于，
所述控制电路包含：
生成设定用于对所述时钟信号进行分频的分频比的分频比设定信号的设定单元；
基于所述分频比设定信号，对所述时钟信号进行分频，生成分频信号的分频电路；以及
连接在所述第二积分器与第一积分器之间，与所述分频电路的分频信号同步地将所述第二积分器的累加值供给所述第一积分器的门电路。
4.如权利要求2所述的∑Δ调制器，其特征在于，
所述设定单元能够基于从外部输入的数据，调整所述分频比设定信号。
5.如权利要求2所述的∑Δ调制器，其特征在于，
所述设定单元包含：基于从外部输入的数据，生成多位的所述分频比设定信号的移位寄存器。
6.如权利要求2所述的∑Δ调制器，其特征在于，
所述分频器包含由串联连接的多个触发电路构成的二进制计数器。
7.如权利要求3至5中的任何一项所述的∑Δ调制器，其特征在于，
所述分频器包含：
包含各自按照所述分频比设定信号，生成输出信号的多个串联连接的触发电路的二进制计数器；以及
将所述各触发电路的输出信号进行合成，生成所述分频信号的逻辑电路部。
8.如权利要求7所述的∑Δ调制器，其特征在于，
所述分频器能够通过按照所述分频比设定信号选择从n级的触发电路输出到所述逻辑电路部中的输出信号，选择1～2n-1中的任何一个的分频比。
9.如权利要求2至8中的任何一项所述的∑Δ调制器，其特征在于，
所述门电路包含各自接受与所述第二积分器的多位的输出信号对应的位和所述分频信号的多个AND电路。
10.一种PLL电路，其特征在于，
配备：
权利要求1至19中的任何一项所述的∑Δ调制器；以及
与∑Δ调制器连接，按照∑Δ调制器的调制信号进行分数分频动作的比较分频器。
11.一种Fractional-NPLL频率合成器，其特征在于，
配备：
权利要求1至9中的任何一项所述的∑Δ调制器；
与∑Δ调制器连接，按照∑Δ调制器的调制信号进行分数分频动作，生成比较信号的比较分频器；
生成基准信号的基准分频器；以及
与所述比较分频器及所述基准分频器连接，将所述基准信号与所述比较信号进行比较，生成相位比较信号的相位比较器。
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