WO2005053162A1 - Ｐｌｌ回路のσδ変調器 - Google Patents

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WO2005053162A1
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frequency
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integrator
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Morihito Hasegawa
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Fujitsu Limited
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    • H—ELECTRICITY
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    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
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    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3022—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

Definitions

  • the present invention relates to a PLL circuit, and more particularly, to a PLL circuit using a ⁇ modulator.
  • Important characteristics of the loop characteristics of the PLL circuit include channel switching time and C / N characteristics. That is, it is necessary to reduce the time required to switch from an arbitrary lockup frequency to another lockup frequency, and to reduce the phase noise included in the output signal frequency.
  • Fractional-NPLL frequency synthesizer in which the frequency division ratio of the comparison frequency divider constituting the PLL loop is a fraction has been put to practical use in recent years. It is known that such a fractional-frequency-divided PLL circuit is advantageous in improving channel switching time and CZN characteristics because the frequency of the reference signal can be increased.
  • the fractional frequency division ratio obtains equivalent and average fractional values by changing the integer frequency division value with time. That is, by performing N + 1 frequency division periodically for the fixed frequency division value N, the fractional frequency division ratio is equivalently obtained. For example, if the frequency is 1/8 frequency, 7 frequency divisions and 1 time N + 1 frequency division are repeated for 8 frequency division operations. For the division operation, 5 N divisions and 3 N + 1 min Repeat with Zhou.
  • a StageA Fractional-NP LL frequency synthesizer equipped with a Stage ⁇ modulator of the Multi Stage Noise Shaping (MASH) type shown in Fig. 13 100 has been proposed.
  • the ⁇ modulator is one means for preventing the occurrence of spurious noise by changing the frequency division value for fractional frequency division in a random manner.
  • the oscillator 1 outputs a reference clock signal having a natural frequency based on the oscillation of the crystal oscillator to the reference frequency divider 2.
  • the reference frequency divider 2 is composed of a power counter circuit, and outputs a reference signal fr generated by dividing the frequency of the reference clock signal to the phase comparator 3 based on a preset dividing ratio.
  • the phase comparator 3 receives the comparison signal fp from the comparison frequency divider 4. Then, the phase comparator 3 outputs a pulse signal corresponding to the phase difference between the reference signal fr and the comparison signal fp to the charge pump 5.
  • the charge pump 5 outputs an output signal to a low-pass filter (LPF) 6 based on the pulse signal output from the phase comparator 3.
  • LPF low-pass filter
  • This output signal is a direct current component containing a pulse component, and the direct current component changes with the frequency fluctuation of the pulse signal, and the pulse component changes based on the phase difference of the pulse signal.
  • the LPF 6 smoothes the output signal of the charge pump 5 and outputs the output signal from which the high frequency component has been removed to a voltage controlled oscillator (VCO) 7 as a control voltage.
  • VCO voltage controlled oscillator
  • V CO 7 outputs an output signal f vco having a frequency corresponding to the control voltage to an external circuit and to the comparison frequency divider 4.
  • the frequency division ratio of the comparison frequency divider 4 is set to be arbitrarily changed by the ⁇ modulator 8.
  • the room modulator 8 includes an n-bit integrator ( ⁇ ) 9 a to 9 c and a flip-flop circuit It is configured as a third-order modulator consisting of a differentiator ( ⁇ ) 10 a to 10 f composed of and an adder 11.
  • the integrators 9a to 9c and the differentiators 10a to 10f operate using the comparison signal f input from the comparison frequency divider 4 as a clock signal.
  • the numerator value F of the ⁇ modulator 8 is input to the integrator 9a from an external device (not shown).
  • the integrator 9a accumulates the input value F based on the clock signal, and outputs the overflow signal 0F1 when the accumulated value becomes larger than the denominator value (modulo value) Q. Then, after the overflow, the integrator 9a divides the denominator value Q from the accumulated value, and continues accumulation of the input value F.
  • the denominator value (modulo value) Q is set by 2 n , and the numerator value F is input as an n-1 bit digital signal for the power n of the denominator value Q.
  • the denominator value Q of the integrators 9 a to 9 c is the same value, for example, 1024, and the numerator value F is 30.
  • the overflow signal 0F1 of the integrator 9a is supplied as an input signal at to the adder 11 via the differentiators 10a and 10b. Further, the accumulated value X1 of the integrator 9a is supplied to the integrator 9b.
  • the integrator 9b performs an accumulating operation on the input signal of the accumulated value X1, and outputs the accumulated value X2 to the integrator 9c.
  • the overflow signal 0F2 output from the integrator 9b is supplied as an input signal b to the adder 11 via the differentiator 10c, and is input to the adder '1 1 via the differentiator 10C 10d. Provided as signal c.
  • the integrator 9c performs an accumulation operation on the input signal of the accumulated value X2, and outputs an overflow signal 0F3.
  • the overflow signal 0F3 is supplied to the adder 11 as an input signal d, supplied to the adder 11 via the differentiator 10 e as the input signal e, and supplied to the adder 11 via the differentiators 10 e and 10 f. 1 1 is supplied as input signal f.
  • the differentiators 10a, 10b, and 10d are inserted to correct the timing shift of each of the input signals a to f due to the operation of the differentiators 10c, 10e, and 10f according to the clock signal.
  • the adder 1 1 is based on the input signals a to f
  • FIG. 7 shows a calculation result (excluding + N) by the calculation operation of the adder 11 as described above. As shown in the figure, the adder 11 generates a random number arbitrarily changed between +4 and 12.
  • a fixed frequency division ratio N set in advance is input to the adder 11. Then, the adder 11 adds the above operation result to the fixed frequency dividing ratio N and outputs the result to the comparative frequency divider 4.
  • the division ratio input to the comparison divider 4 is, for example, N, N + 1, N, N—2, N + 3 with respect to the fixed division ratio N. , N ⁇ 1,, N + 4, N ⁇ 1, and so on.
  • the comparison frequency divider 4 performs the fractional frequency division operation on average based on the frequency division ratio output from the adder 11.
  • FIG. 7 shows an example of a random number which is an operation value output from the adder 11 of the third-order ⁇ modulator 8 shown in FIG.
  • FIG. 10 shows an example of a random number generated in the second-order ⁇ modulator.
  • the amplitude of the output signal of the ⁇ modulator increases, and the modulation width of the dividing ratio in the comparison frequency divider 4 increases. .
  • FIG. 15 shows the frequency spectrum of the output signal of the Fractional-NP LL frequency synthesizer 100 using the third-order ⁇ modulator as described above.
  • FIG. Shows the frequency spectrum of the output signal of the Fractional-NPLL frequency synthesizer using a fourth-order ⁇ modulator.
  • An object of the present invention is to provide a ⁇ modulator capable of reducing the modulation width in a comparison frequency divider without reducing the order.
  • a ⁇ modulator for generating a modulation signal for modulating a frequency division ratio of a comparison frequency divider of a PLL circuit.
  • a plurality of integrators connected in series, each of which accumulates an input signal based on a clock signal, and outputs an overflow signal when an accumulated value exceeds a predetermined value;
  • a plurality of differentiators selectively connected to the integrators, each of which transfers an overflow signal of the corresponding integrator, and multiplying the overflow signal transmitted from the plurality of differentiators by a predetermined coefficient.
  • An adder for adding the multiplied value to generate the modulated signal. Between the first integrator at the final stage and the second integrator at the preceding stage, the second integrator is synchronized with the frequency-divided signal obtained by dividing the clock signal. A control circuit for supplying an output signal to the first integrator is connected.
  • FIG. 1 is a schematic block diagram of a PLL frequency synthesizer having a third-order ⁇ modulator according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a control circuit of the third-order ⁇ modulator of FIG.
  • FIG. 3 is a diagram showing a specific configuration of the gate circuit of FIG.
  • FIG. 4 is a schematic block diagram of the frequency divider of FIG.
  • FIG. 5 is an explanatory diagram showing output signals of the flip-flop circuit of FIG.
  • FIG. 6 is an explanatory diagram showing a frequency-divided signal output from the frequency divider.
  • FIG. 7 is an explanatory diagram showing an example of the modulation width of the modulation output of the third-order ⁇ modulator of the conventional example.
  • FIG. 8 is an explanatory diagram showing an example of the modulation width of the modulation output of the third-order ⁇ modulator of the present invention.
  • FIG. 9 is an explanatory diagram showing an example of the modulation width of the modulation output of the third-order ⁇ modulator of the present invention.
  • FIG. 10 is an explanatory diagram illustrating an example of the modulation width of the modulation output of the secondary ⁇ modulator.
  • FIG. 11 is an explanatory diagram showing a simulation of an output signal of a conventional PLL frequency synthesizer having a third-order ⁇ modulator.
  • FIG. 12 shows a PLL frequency synthesizer having a third-order ⁇ modulator of the present invention.
  • FIG. 4 is an explanatory diagram illustrating a simulation of an output signal.
  • FIG. 13 is a schematic block diagram of a conventional PLL frequency synthesizer having a third-order ⁇ modulator.
  • FIG. 14 is an explanatory diagram showing a frequency spectrum of an output signal of a PLL frequency synthesizer having a second-order ⁇ modulator.
  • FIG. 15 is an explanatory diagram showing a frequency spectrum of an output signal of a PLL frequency synthesizer having a third-order ⁇ modulator.
  • FIG. 16 is an explanatory diagram showing a frequency spectrum of an output signal of a PLL frequency synthesizer having a fourth-order ⁇ modulator.
  • FIG. 1 shows a ⁇ Fractional-NPLL frequency synthesizer 200 according to an embodiment of the present invention. This embodiment is obtained by adding a control circuit 12 to the conventional ⁇ modulator 8 shown in FIG. 13, and the other configuration is the same as that of the conventional example.
  • the frequency synthesizer 200 consists of an oscillator 1, a reference divider 2, a phase comparator 3, a comparison divider 4, a charge pump 5, an LPF (low-pass filter) 6, and a voltage-controlled oscillator.
  • VCO 7 and a third-order ⁇ modulator 50 are included.
  • the third-order ⁇ modulator 50 includes three integrators 9 a to 9 c, six differentiators 10 a to 10 f, an adder 11, and a control circuit 12. Then, the integrators 9 a to 9 c and the differentiators 10 a to 10 f operate in the same manner as in the conventional example shown in FIG. 13, and the adder 11 receives input signals a to f.
  • the adder 11 calculates, based on the input signals a to f,
  • Coefficients to be multiplied by each of the input signals a to f are set based on Pascal's triangle as in the conventional example.
  • the adder 11 is designed by a known automatic logic synthesizer that automatically performs logic synthesis based on the input of the above-mentioned arithmetic expression.
  • the adder 11 adds a fixed component input from an external device (not shown) to the operation result.
  • the division ratio N is added, and the calculated value is output to the comparison divider 4. That is, a random number that is arbitrarily changed between the adder 11 and N + 4 to N ⁇ 2 is output.
  • the control circuit 12 is interposed between the integrators 9b and 9c, and operates using the comparison signal fp input from the comparison frequency divider 4 as a clock signal. Then, the clock signal is frequency-divided at a preset frequency division ratio, and based on the frequency-divided signal, the accumulated value X2 output from the integrator 9b is output to the integrator 9c.
  • the control circuit 12 includes a gate circuit 13 interposed between the integrators 9b and 9c, a shift register 14 and a frequency divider 15.
  • the shift register 14 generates a plurality of bits of a division ratio setting signal Y1 to Yn based on a clock signal CK, data data, and an enable signal LE input from the outside. Output to container 15
  • the frequency divider 15 divides the comparison signal fp input from the comparison frequency divider 4 based on frequency division ratio setting signals Y1 to Yn, and divides the frequency-divided signal Z into the gate circuit 1 Output to 3.
  • the frequency divider 15 is based on a plurality of stages of flip-flop circuits 16 a to 16 d connected in series and the output signals FFL of the respective flip-flop circuits 16 a to 16 d: FFL:!
  • the flip-flop circuits 16a to 16d constitute a normal binary counter.
  • the comparison signal fp is input to the first-stage flip-flop circuit 16a, and the output signal FF of the previous-stage flip-flop circuit 16a to 16c is input to the next-stage flip-flop circuit 16b to 16d: ! To FF 3 are input.
  • the flip-flop circuit 16a outputs the output signal FF1 obtained by dividing the comparison signal fp by 1, and the flip-flop circuit 16b outputs the output signal FF1 of the flip-flop circuit 16a by two.
  • the divided output signal FF2 is output
  • the flip-flop circuit 16c outputs the output signal FF3 obtained by dividing the output signal FF2 of the flip-flop circuit 16b by 2
  • the flip-flop circuit 16d outputs the flip-flop circuit 16d.
  • the output signal FF 4 is obtained by dividing the output signal FF 3 of the loop circuit 16 c by two. Accordingly, the flip-flop circuit 16c outputs an output signal FF3 obtained by dividing the comparison signal fp by 4, and the flip-flop circuit 16d outputs an output signal FF4 obtained by dividing the comparison signal fp by 8.
  • the division ratio setting signals Y 1 to Y 4 are input to the flip-flop circuits 16 a to 16 d, respectively.
  • the output signal FFL 1 to FFL4 are output to the logic circuit section 17.
  • the output signals FF1 to FF4 and the output signals FFL:! To FFL4 are in-phase signals.
  • the output signals F FL1 to FFL4 can be output to the logic circuit section 17 in any combination by the division ratio setting signals Y1 to Y4.
  • the logic circuit section 17 generates and outputs a frequency-divided signal Z obtained by dividing the comparison signal p by N based on the output signals FFL 1 to 1 ⁇ 4 of the flip-flop circuits 16a to 16d. Power.
  • the divided signal Z1 output from the logic circuit section 17 becomes A signal obtained by dividing the comparison signal fp by 1, that is, the same phase as the comparison signal fp, and when the output signals FFL1 and FFL2 are output from the flip-flop circuits 16a and 16b only to the logic circuit section 17, the divided signal Z 3 is a signal obtained by dividing the comparison signal fp by three.
  • the division ratio of the divided signal ⁇ ⁇ output from the divider 15 in the configuration shown in FIG. can be set arbitrarily in the range of 5. Further, by increasing the number of stages of the flip-flop circuit, it is possible to set more various division ratios.
  • the accumulated value ⁇ 2 output from the integrator 9b and the divided signal Z are input to the gate circuit 13.
  • the accumulated value X2 is, for example, a 10-bit signal K1 to K10.
  • the signals ⁇ 1 to ⁇ 10 and the divided signal ⁇ are input to the AND circuit 18. Therefore, the divided signal Z is at H level.
  • the accumulated value X2 is output to the integrator 9c via the gate 13 only when the following condition is satisfied.
  • the output signals FFL 1 and FFL 2 are output only from the flip-flop circuits 16 a and 16 b of the frequency divider 15 by the frequency division ratio setting signals Y 1 to Y 4 output from the shift register 14.
  • the frequency divider 15 outputs a frequency-divided signal Z3 obtained by dividing the comparison signal fp by 3 to the gate circuit 13.
  • the gate circuit 13 outputs the accumulated value X2 output from the integrator 9b to the integrator 9c once every three periods of the comparison signal fp, and otherwise outputs all 0s. Power.
  • the accumulating operation in the integrator 9c is performed only once during three cycles of the comparison signal fp, and the frequency of the overflow signal 0F3 output from the integrator 9c is reduced.
  • the random number generated by the adder 11 is +4 compared to the random number generated by the normal third-order ⁇ modulator shown in FIG. Figure 9 shows that the swing width is reduced and the frequency of +3 or 1 2 is reduced. Indicates the random number to be used. In this case, the frequency of +3 or 12 is further reduced.
  • FIG. 10 shows a case where the frequency division ratio of the frequency divider 15 is further increased to be approximately ⁇ . In this case, the random number generated by the second-order ⁇ modulator approaches as much as possible.
  • the random number is generated by the usual third-order ⁇ modulator shown in FIG.
  • FIG. 11 shows a simulation of the noise component of the output signal of the Fractional-NP LL frequency synthesizer using the conventional third-order ⁇ modulator
  • FIG. 15 shows the A of the frequency spectrum shown in FIG. Part.
  • FIG. 12 shows the noise component of the output signal of the Fractional-NPLL frequency synthesizer using the third-order ⁇ modulator of the present embodiment shown in FIG. 1 obtained by simulation.
  • the present embodiment is compared with the conventional example.
  • the noise component can be attenuated by about 5 dB overall.
  • the ⁇ modulator and AFractional-NPLL frequency synthesizer of the present embodiment can obtain the following operation and effect.
  • the comparison frequency divider 4 can perform a fractional frequency division operation. Therefore, since the frequency of the reference signal fr can be increased, the channel switching speed, that is, the lockup speed of the output signal f vco of the PLL circuit can be increased, and the C / N characteristics can be improved.
  • the order of the ⁇ modulator 50 can be increased to stabilize the noise level in the output signal of the PLL circuit.
  • the amplitude of the random number which is the operation value of the ⁇ modulator 50, can be reduced by simply adding the control circuit 12 to the conventional example.
  • the amplitude of the random number which is the operation value of the ⁇ modulator 50, can be continuously changed.
  • the amplitude of the random number can be continuously changed between the second order and the third order.
  • the frequency division ratio of the frequency divider 15 can be adjusted by changing the data input to the shift register 14. Therefore, the noise level of the output signal f vco of the PLL circuit can be easily adjusted by externally inputting the data data and adjusting the amplitude of the random number.
  • the present invention may be applied to not only a third-order ⁇ modulator but also a fourth-order or ⁇ modulator.
  • the control circuit may be interposed between the last-stage integrator and the preceding-stage integrator.
  • the frequency divider in the control circuit 12 may be configured to operate at a fixed frequency division ratio.
  • the AFractional_NPLL frequency synthesizer of the present invention may be used for either a PLL circuit of a base station or a PLL circuit of a mobile station.

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Abstract

ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器。複数の直列接続された積分器（９ａ～９ｃ）は、入力信号Ｆを積算するとともに、積算値が所定値を超えたときオーバーフロー信号OF1～OF3を出力する。微分器（１０ａ～１０ｅ）は各積分器（９ａ～９ｃ）のオーバーフロー信号OF1～OF3を転送する。加算器（１１）は微分器から出力される出力信号（ａ～ｆ）に所定の係数を乗算し、その乗算値を加算する。終段の積分器（９ｃ）と、その前段の積分器（９ｂ）との間には、各積分器のクロック信号（ｆｐ）の分周信号に同期して積算値を転送する制御回路（１２）が接続されている。制御回路（１２）を設けることにより、次数を減少させることなく、変調信号の変調幅が減少される。

Description

明細書
P L L回路の∑ Δ変調器 技術分野
本発明は、 P L L回路に関し、 詳しくは Σ Δ変調器を使用した P L L回路に関 するものである。
近年、 携帯電話等の移動体通信機器に使用される P L L回路は、 高集積化、 低 消費電力化とともに、 チャネル切替え速度の向上及ぴ C/N特性の向上が必要と なっている。 このような要請を満足させるために、 ∑ Δ変調器を使用した P L L 回路が実用化されている。 そして、 ∑ Δ変調器を使用した P L L回路において、 チャネル切替え速度の向上及び CZN特性をさらに向上させることが必要となつ ている。 背景技術
P L L回路のループ特性の重要な特性として、 チャネル切替え時間と C/N特 性がある。 すなわち、 任意のロックアップ周波数から別のロックアップ周波数に 切替えるために要する時間を短縮し、 かつ出力信号周波数に含まれる位相ノイズ を低減する必要がある。
このような要求を満足するために、 近年 P L Lループを構成する比較分周器の 分周比を分数とした Fractional- NP L L周波数シンセサイザ （P L L回路） が実 用化されている。 このような分数分周型の P L L回路では、 基準信号の周波数を 高くすることができるので、 チャネル切替え時間と CZN特性の改善に有利であ ることが知られている。
ところが、 分数分周比は整数分周値を時間的に変化させることで、 等価的及び 平均的に分数値を得ている。 すなわち、 固定分周値 Nに対し周期的に N + 1分周 を行うことにより、 等価的に分数分周比を得ている。 例えば、 1 / 8分周であれ ば、 8回の分周動作について、 7回の N分周と 1回の N + 1分周とを繰り返し、 3 / 8分周であれば、 8回の分周動作について、 5回の N分周と 3回の N + 1分 周とを繰り返す。
しかし、 このような分数分周動作により分周された比較信号と基準信号とを位 相比較器で比較すると、 N分周と N + 1分周とを周期的に繰り返すため、 周期的 な位相誤差が発生し、 この結果、 電圧制御発振器の出力信号にスプリアスノイズ が発生する。
そこで、 分数分周にともなうスプリアスノィズの発生を防止するための一手段 として、図 1 3に示す Multi Stage Noise Shaping (MASH)型の∑ Δ変調器を備え た∑ A Fractional-NP L L周波数シンセサイザ 1 0 0が提案されている。 ∑ Δ変 調器は、 分数分周を行うための分周値を乱数的に変化させて、 スプリアスノイズ の発生を防止するための一手段である。
図 1 3において、 発振器 1は水晶振動子の発振に基づく固有周波数の基準ク口 ック信号を基準分周器 2に出力する。 基準分周器 2は力ゥンタ回路で構成され、 あらかじめ設定された分周比に基づいて、 基準クロック信号を分周することによ り生成された基準信号 f rを位相比較器 3に出力する。
位相比較器 3には、 比較分周器 4から比較信号 f pが入力される。 そして、 位 相比較器 3は基準信号 f rと比較信号 f pとの位相差に応じたパルス信号をチヤ ージポンプ 5に出力する。
チャージポンプ 5は、 位相比較器 3から出力されるパルス信号に基づいて、 出 力信号をローパスフィルタ （L P F ) 6に出力する。
この出力信号は、 直流成分にパルス成分が含まれたものであり、 その直流成分 はパルス信号の周波数変動にともなって変化し、 パルス成分はパルス信号の位相 差に基づいて変化する。
L P F 6は、 チャージポンプ 5の出力信号を平滑して高周波成分が除去された 出力信号を電圧制御発振器 （V C O) 7に制御電圧として出力する。
V C O 7は、制御電圧に応じた周波数を有する出力信号 f vcoを外部回路に出力 するとともに、 比較分周器 4に出力する。
比較分周器 4の分周比は、 ∑ Δ変調器 8により任意に変化するように設定され る。
∑厶変調器 8は、 nビッ トの積分器（∑) 9 a〜9 cと、 フリ ップフロップ回路 で構成される微分器（Δ) 10 a〜l 0 f と、 加算器 1 1とからなる 3次の変調器 として構成される。 積分器 9 a〜 9 c、 微分器 10 a〜 1 0 f は、 比較分周器 4 から入力される比較信号 f をクロック信号として用いて動作する。
積分器 9 aには Σ Δ変調器 8の分子値 Fが外部装置 （図示せず） から入力され る。 積分器 9 aはクロック信号に基づいて入力値 Fを累算し、 その累算値が分母 値（モジュロ値） Qより大きくなると、オーバーフロー信号 0F1を出力する。そして 、 オーバーフロー後、 積分器 9 aは累算値から分母値 Qを除算し、 さらに入力値 Fの累算を継続する。
分母値 (モジュロ値） Qは、 2nで設定されており、 分子値 Fは、 分母値 Qの累乗 数 nに対し、 n— 1ビットのデジタル信号で入力される。 積分器 9 a〜9 cの分 母値 Qは同一値で例えば 1024であり、 分子'値 Fは 30である。
積分器 9 aのオーバーフロー信号 0F1は、微分器 1 0 a， 1 0 b 介して加算器 1 1に入力信号 a tして供給される。 また、 積分器 9 aの累算値 X 1は積分器 9 bに供給される。
積分器 9 bは、 累算値 X 1の入力信号の累算動作を行い、 その累算値 X 2を積 分器 9 cに出力する。 また、 積分器 9 bから出力されるオーバーフロー信号 0F2 は、 微分器 10 cを介して加算器 1 1に入力信号 bとして供給され、 微分器 10 C 10 dを介して加算器' 1 1に入力信号 cとして供給される。
積分器 9 cは、累算値 X 2の入力信号の累算動作を行い、オーバーフロー信号 0 F3を出力する。そのオーバーフロー信号 0F3は、加算器 1 1に入力信号 dとして供 給され、 微分器 10 eを介して加算器 1 1に入力信号 eとして供給され、 微分器 10 e, 10 f を介して加算器 1 1に入力信号 f として供給される。
微分器 10 a, 10 b, 10 dは、 クロック信号に従う微分器 10 c， 1 0 e , 10 f の動作による各入力信号 a〜 f のタイミングのずれを補正するために揷 入されている。
加算器 1 1は、 入力信号 a〜 f に基づいて、
(+ l) a +(+l) b+(-l) c+(+l) d + (-2) e +(+l) f
という演算を行う。 各入力信号 a〜f に乗算される係数は、 パスカルの三角形に 基づいて設定される。 図 7は、 上記のような加算器 1 1の演算動作による演算結果 （+ Nを除く） を 示す。 同図に示すように、 加算器 1 1は + 4〜一 2の間で任意に変化する乱数を 生成する。
加算器 1 1には、 あらかじめ設定されている固定分周比 Nが入力される。 そし て、 加算器 1 1は、 固定分周比 Nに対し上記演算結果を加算して比較分周器 4に 出力する。
このような加算器 1 1の動作により、 比較分周器 4に入力される分周比は、 固 定分周比 Nに対し、 例えば N， N + 1 , N, N— 2， N + 3 , N— 1， , N + 4 ， N— 1というように乱数的に変化する。
すると、 比較分周器 4では、 加算器 1 1から出力される分周比に基づいて平均 的に分数分周動作が行われることになる。
図 7は、 図 1 3に示す 3次の∑ Δ変調器 8の加算器 1 1から出力される演算値 である乱数の例を示す。 また、 図 1 0は 2次の∑ Δ変調器において生成される乱 数例を示す。 両図に示すように、 ∑ Δ変調器の次数が増大するにつれて、 Σ Δ変 調器の出力信号の振れ幅が増大され、 比較分周器 4での分周比の変調幅が増大さ れる。
図 1 5は、 上記のような 3次の∑ Δ変調器を使用した Fractional- NP L L周波 数シンセサイザ 1 0 0の出力信号の周波数スぺクトラムを示し、 図 1 4は 2次、 図 1 6は 4次の∑ Δ変調器を使用した Fractional - NP L L周波数シンセサイザの 出力信号の周波数スぺクトラムを示す。
∑ Δ変調器の次数を増大させると、 図 1 4〜図 1 6の比較によりわかるように 、 P L Lループのロックアップ動作時におけるノイズレベルが増大して、 CZN 特性が悪化するという問題点がある。
一方、 次数を減少させると、 C/N特性が向上する。 しかし、 Σ Δ変調が不安 定で、 出力信号に悪影響を及ぼすという問題点がある。 発明の開示
本発明の目的は、 次数を減少させることなく、 比較分周器での変調幅を減少さ せ得る∑ Δ変調器を提供することにある。 本発明の第 1の態様において、 P L L回路の比較分周器の分周比を変調する変 調信号を生成する∑ Δ変調器が提供される。 Σ Δ変調器は、 直列に接続され、 各 々が入力信号をクロック信号に基づいて累算するとともに、 累算値が所定値を超 えたときオーバーフロー信号を出力する複数の積分器と、 前記複数の積分器に選 択的に接続され、 各々が対応する積分器のオーバーフロー信号を転送する複数の 微分器と、 複数の微分器から転送されたオーバーフ口一信号に所定の係数を乗算 し、 その乗算値を加算して前記変調信号を生成する加算器とを含む。 終段の第一 の積分器とその前段の第二の積分器との間には、 前記クロック信号を分周するこ とにより得られた分周信号に同期して前記第二の積分器の出力信号を前記第一の 積分器に供給する制御回路が接続される。 図面の簡単な説明
図 1は、 本発明の一実施の形態の 3次の∑ Δ変調器を有する P L L周波数シ ンセサイザの概略的なブロック図である。
図 2は、 図 1の 3次の∑ Δ変調器の制御回路を示すプロック図である。 図 3は、 図 2のゲート回路の具体的構成を示す図である。
図 4は、 図 2の分周器の概略的なブロック図である。
図 5は、 図 4のフリップフロップ回路の出力信号を示す説明図である。 図 6は、 分周器から出力される分周信号を示す説明図である。
図 7は、 従来例の 3次の∑ Δ変調器の変調出力の変調幅の例を示す説明図で める。
, 図 8は、 本発明の 3次の∑ Δ変調器の変調出力の変調幅の例を示す説明図で ある。
図 9は、 本発明の 3次の∑ Δ変調器の変調出力の変調幅の例を示す説明図で ある。
図 1 0は、 2次の∑ Δ変調器の変調出力の変調幅の例を示す説明図である。 図 1 1は、 従来の 3次の∑ Δ変調器を有する P L L周波数シンセサイザの出 力信号のシミュレーションを示す説明図である。
図 1 2は、 本発明の 3次の∑ Δ変調器を有する P L L周波数シンセサイザの 出力信号のシミュレーションを示す説明図である。
図 13は、 従来の 3次の∑ Δ変調器を有する PL L周波数シンセサイザの概 略的なプロック図である。
図 14は、 2次の ΣΔ変調器を有する PL L周波数シンセサイザの出力信号 の周波数スぺクトラムを示す説明図である。
図 15は、 3次の ΣΔ変調器を有する PL L周波数シンセサイザの出力信号 の周波数スぺクトラムを示す説明図である。
図 16は、 4次の ΣΔ変調器を有する PL L周波数シンセサイザの出力信号 の周波数スペクトラムを示す説明図である。 発明を実施するための最良の形態
図 1には、 本発明の一実施の形態の∑ Δ Fractional- NP L L周波数シンセサイ ザ 200が示されている。 この実施の形態は、 図 13に示す従来例の∑ Δ変調器 8に制御回路 12を追加したものであり、 その他の構成は前記従来例と同様であ- る。
周波数シンセサイザ 200は、 発振器 1、 基準分周器 2、 位相比較器 3、 比較 分周器 4、 チャージポンプ 5、 LPF (ローパスフィルタ） 6、 電圧制御発振器
(VCO) 7、 及び 3次の∑ Δ変調器 50を含む。
3次の ΣΔ変調器 50は、 3個の積分器 9 a〜9 c、 6個の微分器 10 a〜1 0 f 、 加算器 1 1及び制御回路 12を含む。 そして、 積分器 9 a〜9 c及び微分 器 10 a〜l 0 f は、 図 13に示す従来例と同様に動作し、 加算器 11には入力 信号 a〜 f が入力される。
加算器 11は、 入力信号 a〜f に基づいて、
(+l) a+(+l)b + (-l) c+(+l) d + (-2) e+(+l) f
という演算を行う。 各入力信号 a〜f に乗算される係数は、 前記従来例と同様に パスカルの三角形に基づいて設定される。
前記加算器 1 1は、 上記のような演算式の入力に基づいて自動的に論理合成を 行う公知の自動論理合成装置により設計される。
加算器 11は、 上記演算結果に外部装置 （図示しない） から入力される固定分 周比 Nを加算し、 その演算値を比較分周器 4に出力する。 即ち、 加算器 1 1から N + 4〜N— 2の間で任意に変化する乱数が出力される。
前記制御回路 1 2は、 前記積分器 9 b , 9 c間に介在され、 比較分周器 4から 入力される比較信号 f pをクロック信号として動作する。 そして、 そのクロック 信号をあらかじめ設定された分周比で分周し、 その分周信号に基づいて、 積分器 9 bから出力される累算値 X 2を積分器 9 cに出力する。
次に、 前記制御回路 1 2の具体的構成を説明する。 図 2に示すように、 制御回 路 1 2は積分器.9 b， 9 c間に介在されるゲート回路 1 3と、 シフトレジスタ 1 4及び分周器 1 5を備える。
前記シフトレジスタ 1 4は、外部から入力されるクロック信号 C Kと、データ d ataと、ィネーブル信号 L Eとに基づいて、複数ビットの分周比設定信号 Y 1〜 Y nを生成し、 前記分周器 1 5に出力する。
前記分周器 1 5は、 前記比較分周器 4から入力される比較信号 f pを分周比設 定信号 Y 1〜Y nに基づいて分周し、 その分周信号 Zを前記ゲート回路 1 3に出 力する。
前記分周器 1 5の具体的構成を図 4に従って説明する。 分周器 1 5は、 直列に 接続される複数段のフリップフロップ回路 1 6 a〜1 6 dと、 各フリップフロッ プ回路 1 6 a〜l 6 dの出力信号 F F L：!〜 F F L 4に基づいて分周信号 Zを生 成する論理回路部 1 7とを備える。 フリップフロップ回路 1 6 a〜l 6 dは、 通 常のバイナリーカウンタを構成する。
初段のフリップフロップ回路 1 6 aには比較信号 f pが入力され、 次段のフリ ップフロップ回路 1 6 b〜 1 6 dにはその前段のフリップフロップ回路 1 6 a〜 1 6 cの出力信号 F F ：!〜 F F 3が入力される。
図 5に示すように、 フリップフロップ回路 1 6 aは比較信号 f pを 1分周した 出力信号 F F 1を出力し、 フリップフロップ回路 1 6 bはフリップフロップ回路 1 6 aの出力信号 F F 1を 2分周した出力信号 F F 2を出力し、 フリップフロッ プ回路 1 6 cはフリップフロップ回路 1 6 bの出力信号 F F 2を 2分周した出力 信号 F F 3を出力し、 フリップフロップ回路 1 6 dはフリップフロップ回路 1 6 cの出力信号 F F 3を 2分周した出力信号 F F 4を出力する。 従って、 フリップフロップ回路 16 cは比較信号 f pを 4分周した出力信号 F F 3を出力し、 フリップフロップ回路 16 dは比較信号 f pを 8分周した出力信 号 FF 4を出力する。
前記フリップフロップ回路 1 6 a〜 1 6 dには、 前記分周比設定信号 Y 1〜Y 4がそれぞれ入力され、 分周比設定信号 Υ 1〜Υ 4が Ηレベルとなるとき、 出力 信号 FFL 1〜FFL4を前記論理回路部 1 7に出力する。 前記出力信号 FF 1 〜FF4と、 出力信号 FFL：!〜 FFL4とは同相の信号である。
従って、 例えば分周比設定信号 Y 1， Y 2のみが Hレベルとなると、 出力信号 FFL 1, FFL 2のみが論理回路部 1 7に出力される。 また、 分周比設定信号 Y 1〜Y 4により、 出力信号 F FL 1〜FFL4を任意の組み合わせで論理回路 部 1 7に出力可能である。
前記論理回路部 1 7は、 各フリップフロップ回路 16 a〜l 6 dの出力信号 F FL 1〜 1^4に基づぃて比較信号 pを N分周した分周信号 Zを生成して出 力する。
例えば、 フリップフロップ回路 1 6 aのみから論理回路部 1 7に出力信号 FF L 1が出力されると、 図 6に示すように、 論理回路部 1 7から出力される分周信 号 Z 1は比較信号 f pを 1分周した信号、 すなわち比較信号 f pと同相となり、 フリップフロップ回路 16 a， 16 bのみから論理回路部 1 7に出力信号 FFL 1, FFL 2が出力されると、 分周信号 Z 3は比較信号 f pを 3分周した信号と なる。
このような構成により、 分周比設定信号 Y1〜Y 4を適宜設定することにより 、 図 4に示す構成では分周器 1 5から出力される分周信号 Ζの分周比は、 1〜1 5の範囲で任意に設定可能である。 また、 フリップフロップ回路の段数を増大さ せることにより、 さらに多様な分周比を設定することも可能である。
前記ゲート回路 1 3には、 前記積分器 9 bから出力される累算値 Χ2と、 前記 分周信号 Zが入力される。 累算値 X 2は、 例えば 10ビットの信号 K1〜K10 である。
そして、 ゲート回路 1 3では、 図 3に示すように、 各信号 Κ1〜Κ10及ぴ分 周信号 Ζが AND回路 1 8にそれぞれ入力される。 従って、 分周信号 Zが Hレべ ルとなるときに限り、 累算値 X 2がゲート 1 3を介して積分器 9 cに出力される 次に、 上記のように構成された∑ Δ変調器 5 0の動作を説明する。 シフトレジ スタ 1 4から出力される分周比設定信号 Y 1〜Y 4により、 分周器 1 5のフリツ プフロップ回路 1 6 a , 1 6 bのみから出力信号 F F L 1， F F L 2が論理回路 部 1 7に出力されると、 分周器 1 5は比較信号 f pを 3分周した分周信号 Z 3を ゲート回路 1 3に出力する。
すると、 ゲート回路 1 3は積分器 9 bから出力される累算値 X 2を比較信号 f pの 3周期に 1回の割合で積分器 9 cに出力し、 それ以外のときはオール 0を出 力する。 この結果、 積分器 9 cでの累算動作は、 比較信号 f pの 3周期の間に 1 回のみとなるため、積分器 9 cから出力されるオーバーフ口一信号 0F3の頻度が低 下する。
このような動作により、 図 8に示すように、 加算器 1 1で生成される乱数は、 図 1 3に示す通常の 3次の∑ Δ変調器で生成される乱数に比して、 + 4となるこ とがなくなって振れ幅が縮小され、 かつ + 3あるいは一 2となる頻度が低下する 図 9は、 分周器 1 5の分周比を 9とした場合に加算器 1 1で生成される乱数を 示す。 この場合には、 + 3あるいは一 2となる頻度がさらに低下する。
図 1 0は、 分周器 1 5の分周比をさらに増大させてほぼ∞とした場合を示す。 この場合には、 2次の∑ Δ変調器で生成される乱数に限りなく近づく。
また、 分周器 1 5の分周比を 1とした場合には、 図 7に示す通常の 3次の∑ Δ 変調器で生成される乱数となる。
図 1 1は、 従来の 3次の∑ Δ変調器を使用した Fractional- NP L L周波数シン セサイザの出力信号のノイズ成分をシミュレーションにより求めたものであり、 図 1 5に示す周波数スぺクトラムの A部に相当する。
図 1 2は、 図 1に示す本実施の形態の 3次の∑ Δ変調器を使用した Fractional -NP L L周波数シンセサイザの出力信号のノイズ成分をシミュレーションにより 求めたものである。
図 1 1及ぴ図 1 2の比較からわかるように、 本実施の形態では従来例に比して ノィズ成分を全体的に約 5 d B減衰させることができる。
本実施の形態の∑ Δ変調器及ぴ∑ AFractional-NP L L周波数シンセサイザで は、 次に示す作用効果を得ることができる。
(1) ∑ Δ変調器 50の出力信号に基づいて、 比較分周器 4で分数分周動作を行 うことができる。 従って、 基準信号 f rを高周波数化することができるので、 チ ャネル切替え速度すなわち P L L回路の出力信号 f vcoのロックァップ速度の高 速化及ぴ C/N特性の向上を図ることができる。
(2) ∑ Δ変調器 50の次数を増大させながら、 ∑ Δ変調器 50の演算値である 乱数の振れ幅を縮小することができる。 この結果、 比較分周器 4での変調幅を縮 小して、 PLL回路の出力信号 f vcoのノイズレベルを減少させ、 CZN特性を向 上させることができる。
(3) ∑ Δ変調器 50の次数を増大させながら、 ∑ Δ変調器 50の演算値である 乱数の振れ幅を縮小することができるので、 次数の増大によるロックアツプ速度 の低下を防止することができる。
(4) ∑ Δ変調器 50の次数を増大させて、 PLL回路の出力信号におけるノィ ズレベルを安定ィ匕させることができる。
(5) 従来例に対し、 制御回路 12を追加するのみで、 ΣΔ変調器 50の演算値 である乱数の振れ幅を縮小することができる。
(6) 制御回路 12を構成する分周器 15の分周比を調整することにより、 ΣΔ 変調器 50の演算値である乱数の振れ幅を連続的に変化させることができる。 本 実施の形態では、 2次と 3次の間で、 乱数の振れ幅を連続的に変化させることが できる。
(7) 分周器 15の分周比は、 シフトレジスタ 14に入力するデータ dataを変更 することにより調整可能である。 従って、 データ dataを外部から入力して、 乱数 の振れ幅を調整することにより、 PLL回路の出力信号 f vcoのノイズレベルを容 易に調整することができる。
なお、 本発明は、 3次の∑ Δ変調器のみならず、 4次以上の∑ Δ変調器に適用 されてもよい。 この場合には、 終段の積分器とその前段の積分器との間に上記制 御回路を介在させるようにすればよい。 また、 制御回路 1 2内の分周器は、 固定された分周比で動作する構成としても よい。
また、 本発明の∑ AFractional_NP L L周波数シンセサイザは、 基地局の P L L回路又は移動局の P L L回路のいずれに使用されてもよい。

Claims

請求の範囲
1 . P L L回路の比較分周器の分周比を変調する変調信号を生成する∑ Δ変 調器であって、
直列に接続され、 各々が入力信号をクロック信号に基づいて累算するとともに 、 累算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、 前記複数の積分器に選択的に接続され、 各々が対応する積分器のオーバーフロ 一信号を転送する複数の微分器と、
複数の微分器から転送されたオーバーフロー信号に所定の係数を乗算し、 その 乗算値を加算して前記変調信号を生成する加算器と、 '
終段の第一の積分器とその前段の第二の積分器との間に接続され、 前記クロッ ク信号を分周することにより得られた分周信号に同期して前記第二の積分器の出 力信号を前記第一の積分器に供給する制御回路とを備える∑ Δ変調器。
2 . 請求項 1記載の∑ Δ変調器において、
前記制御回路は、
前記クロック信号を分周して分周信号を生成する分周回路と、
前記第二の積分器と第一の積分器との間に接続され、 前記分周回路の分周信号 に同期して前記第二の積分器の累算値を前記第一の積分器に出力するゲート回路 とを含むことを特徴とする∑ Δ変調器。
3 . 請求項 1記載の∑ Δ変調器において、
前記制御回路は、
前記ク口ック信号を分周するための分周比を設定する分周比設定信号を生成す る設定手段と、
前記分周比設定信号に基づいて前記クロック信号を分周して分周信号を生成す る分周回路と、
前記第二の積分器と第一の積分器との間に接続され、 前記分周回路の分周信号 に同期して前記第二の積分器の累算値を前記第一の積分器に供給するゲート回路 とを含むことを特徴とする Σ Δ変調器。
4 . 請求項 2記載の∑△変調器において、
前記設定手段は、 外部から入力されるデータに基づいて前記分周比設定信号を 調整可能であることを特徴とする∑ Δ変調器。
5 . 請求項 2記載の∑ Δ変調器において、
前記設定手段は、 外部から入力されるデータに基づいて複数ビットの前記分周 比設定信号を生成するシフトレジスタを含むことを特徴とする∑△変調器。
6 . 請求項 2に記載の∑ Δ変調器において、
前記分周器は、 直列に接続された複数のフリップフロップ回路からなるバイナ リーカウンタを含むことを特徴とする∑ Δ変調器。
7 . 請求項 3乃至 5のいずれか 1項に記載の∑ Δ変調器において、 前記分周器は、
' 各々が前記分周比設定信号に従って出力信号を生成する複数の直列接続された フリップフロップ回路を含むバイナリーカウンタと、
前記各フリップフロップ回路の出力信号を合成して前記分周信号を生成する論 理回路部とを含むことを特徴とする∑ Δ変調器。
8 . 請求項 7に記載の∑ Δ変調器において、
前記分周器は、 n段のフリップフロップ回路から前記論理回路部に出力される 出力信号を前記分周比設定信号に従って選択することにより、 1〜 2 n— 1のいず れかの分周比を選択可能であることを特徴とする∑ Δ変調器。
9 . 請求項 2乃至 8のいずれか 1項に記載の∑ Δ変調器において、 前記ゲート回路は、 各々が前記第二の積分器の複数ビットの出力信号の対応す るビットと前記分周信号とを受け取る複数の AN D回路を含むことを特徴とする ∑ Δ変調器。
1 0 . P L L回路であって、
請求項 1乃至 1 9のいずれか 1項に記載の Σ Δ変調器と、
∑ Δ変調器に接続され、 ∑ Δ変調器の変調信号に従って分数分周動作を行う比 較分周器とを備えたことを特徴とする P L L回路。
1 1 . Fractional- NP L L周波数シンセサイザであって、
請求項 1乃至 9のいずれか 1項に記載の∑ Δ変調器と、
∑ Δ変調器に接続され、 ∑ Δ変調器の変調信号に従って分数分周動作を行い、 比較信号を生成する比較分周器と、 .
基準信号を生成する碁準分周器と、
前記比較分周器及び前記基準分周器に接続され、 前記基準信号と前記比較信号 とを比較して位相比較信号を生成する位相比較器とを備えたことを特徴とする Fr actional- NP L L周波数シンセサイザ。 ·
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