JPH0846514A

JPH0846514A - 周波数シンセサイザ

Info

Publication number: JPH0846514A
Application number: JP6177971A
Authority: JP
Inventors: Yuichi Tazaki; 祐一田崎; Takayasu Ito; 隆康伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-29
Filing date: 1994-07-29
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】ディジタル信号処理でＰＬＬを制御する周波数
シンセサイザの論理回路規模を低減すること。【構成】数値データで表現される位相誤差情報の所定時
間内の変動量を算出し、算出結果を所定値と比較し、そ
の比較結果を出力するデータ変動量検出回路２３と、位
相誤差情報を上位ｍビットと下位ｎビットの２つに分割
し、データ変動量検出回路２３の出力結果によって位相
誤差情報の上位デーまたは下位データのどちらかを信号
処理部２０へ出力するセレクタ２４と、データ変動量検
出回路２３の出力結果によって、電圧変換部２１に入力
するデータを選択し、記憶するレジスタ２５を設ける。【効果】信号処理部に入力するデータ数を低減し、信号
処理部２０の論理回路の規模が低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期ループを用い
た周波数シンセサイザに係り、特に、位相比較結果がデ
ィジタル数値データで出力される周波数シンセサイザに
用いて、論理回路の規模と消費電力の低減に関する。

【０００２】

【従来の技術】周波数シンセサイザの構成法は各種の方
法が知られており、特に集積回路の発達により位相同期
ループを用いた構成法がよく用いられる。多数の通信チ
ャネルを有する移動通信装置では、電圧制御発振器（以
下、ＶＣＯと称す。）、可変分周器と水晶発振器を用い
て位相同期ループを構成し、可変分周器の分周数を選択
して必要な通信チャネル周波数を発生させる。ＶＣＯの
出力信号を可変分周器で分周した信号と、水晶発振器出
力から生成した基準信号との位相を位相比較器で比較
し、アナログ値の比較結果をフィルタにより積分して
後、ＶＣＯの周波数制御端子に印加する。

【０００３】発振周波数の高い周波数シンセサイザを実
現する方法として、２つの分周比(１／Ｐ，１／（Ｐ＋
１）：Ｐは整数）を持つ２モジュラスプリスケーラ（以
下、プリスケーラと称す。）を用いて上記可変分周器を
構成する方法が提案されている。この方式を用いること
により、任意の分周回路が実現できるので、位相比較を
行う基準周波数を可変することなく発振周波数の高い周
波数シンセサイザを実現できる。

【０００４】この種の装置として関連するものは、柳沢
編、「ＰＬＬ（位相同期ループ）応用回路」総合電子出
版、pp118-pp121、1977年9月が挙げられる。

【０００５】

【発明が解決しようとする課題】上記位相同期ループを
用いた周波数シンセサイザでは、上記２つの位相比較出
力のディジタル信号をアナログ信号に変換する際に、Ｌ
ＰＦが必須になる。一方、周波数シンセサイザの用途と
して、多数の通信チャネルを有する移動通信装置があ
り、通信チャネル周波数を短時間で切替ることが必要に
なる。この時、上記ＬＰＦを構成するコンデンサの充放
電に時間を要するので、その実現に難があるという問題
点がある。

【０００６】これを解決する周波数シンセサイザの構成
法が提案されている。（参考文献、梶原、中川「高速周
波数ホッピングが可能なＰＬＬシンセサイザ」、電子情
報通信学会論文誌、Ｂ−II、vol.j73-B-II、No2、pp95-
102、1990年2月）この提案方式では位相比較そのものを
数値演算処理により行い、比較結果に含まれる高調波成
分を単純な演算によって除去することにより、ＬＰＦを
不要とすることによって周波数切替時間の短縮化を図る
ものである。

【０００７】本発明の目的は、上記方式の周波数シンセ
サイザを実際の移動通信装置に適用する際の、論理回路
の規模と消費電流を低減することのできる周波数シンセ
サイザ方式を提供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、上記位相比較方式の位相比較器出力あるいは微分位
相比較方式の積分器出力から得られる、位相誤差情報の
数値データの変動量を検出する。すなわち、上記数値デ
ータを記憶し、次の位相比較データと差分を取る。この
差分データを所定値と比較する比較器に入力し、所定値
以上であれば、位相誤差情報の上位のｍビットを信号処
理部へ入力し、所定値以下であれば、位相誤差情報の下
位のｎビットを信号処理部へ入力し、信号処理部の論理
回路の規模を縮小することができる。

【０００９】

【作用】上記位相誤差情報の数値データはＰＬＬ発振周
波数が所定の周波数に近づくに従って、その変動量は小
さくなる。この変動量が所定値以下である（ディジタル
データの所定ビット以下のビットしか変動しない）こと
を検出して、信号処理部へ入力する位相誤差情報の数値
データを上位データ（ビット数をｍとする）と下位デー
タ（ビット数をｎとする）とを入れ替える。このことに
より、信号処理部の必要なビット数は上位または下位の
大きい方のビット数によって決まり、従来のようにビッ
ト数をｍ＋ｎにする必要が無くなる。

【００１０】

【実施例】以下、本発明の一実施例を図１〜図９により
説明する。本発明を、微分位相周波数シンセサイザに適
用した例を示す。

【００１１】図１は本発明のブロック図、図２は周波数
シンセサイザの周波数制御特性図、図３は信号処理部の
従来例、図４は本発明の回路規模縮小のための回路、図
５はそのタイミングチャート、図６から図９は、信号処
理部へのデータの入れ方例を示す。

【００１２】図１で、１０は微分位相周波数シンセサイ
ザ、１１は基準発振器、１２は階段状波基準位相信号発
生部、１３は基準信号微分位相発生部、１４はタイミン
グクロック発生部、１５は電圧（あるいは、電流）制御
発振器、１６は階段状波位相信号発生部、１７は階段状
信号微分位相発生部、１８は微分位相比較器、１９は積
分器、２０は信号処理部、２１は電圧（あるいは、電
流）変換部、２２はインタフェイス部、２３はデータ変
動量検出回路、２４はセレクタ、２５はレジスタであ
る。

【００１３】タイミングクロック発生部１４は、基準発
振器１１の出力信号から周波数ｆｒ１を有する第１クロ
ック、周波数ｆｒ１のＫ（ただし、Ｋは自然数）倍の周
波数ｆｒ２を有する第２クロック、及び、構成各部の動
作に必要な各種タイミングクロックを発生し、構成要素
各部１２，１３，１７〜２０，２３〜２５に必要なクロ
ックを供給する。階段状波基準位相信号発生部１２は、
分周器、または数値制御発振器、または分周器と数値制
御発振器の組合せにより構成されており、基準発振器１
１の出力信号から繰返し周波数ｆｒ１の階段状波形を有
する基準信号を発生する。基準信号微分位相発生部１３
は、周波数ｆｒ２毎に基準信号の微分位相情報を発生す
る。階段状波位相信号発生部１６は、分周器、または数
値制御発振器、または分周器と数値制御発振器の組合せ
により構成されており、電圧（あるいは、電流）制御発
振器１５の出力信号から繰返し周波数ｆｒ１の階段状波
形を有する階段状信号を発生する。階段状信号微分位相
発生部１７は、周波数ｆｒ２毎に階段信号の微分位相情
報を発生する。微分位相比較器１８は、基準信号微分位
相情報と階段状信号微分位相情報との微分位相差分を求
める。積分器１９は、その微分位相差分を積分すること
によって基準信号と階段状信号との位相誤差情報とす
る。信号処理部２０は、積分器１９からの位相誤差情報
に対してフィルタリングしたり、初期値を加算する等の
信号処理を施す。電圧変換部２１は、信号処理部２０の
出力信号を電圧制御発振器１５の周波数制御に適した電
圧または電流信号に変換し、電圧制御発振器１５の周波
数を制御する。インタフェイス部２２は、例えば上記分
周器の分周数や上記初期値などを、例えばマイクロプロ
セッサ（図示せず）から受け取り、必要な構成要素各部
に送出する。

【００１４】本実施例では、基準信号と階段状信号との
微分位相差分、すなわち周波数差を求めた後、積分する
ことによって位相情報を得ているので、基準信号と階段
状信号との位相差分を直接求めた場合に発生する位相飛
びが発生しない。すなわち、本実施例で求めた位相誤差
情報は必然的に直流化されており、直流化回路が不要
で、かつ位相同期ループの高速引込みが可能となる。

【００１５】本実施例において、階段状波位相信号発生
部１６が発生する階段状信号が周波数ｆｒ１の一周期Ｔ
内に有する最大値を基準信号微分位相情報とする。すな
わち、周波数ｆｒ２毎に上記最大値ずつ増加する周期Ｔ
の数値制御発振器を想定し、その出力信号の微分位相を
求めることと等価である。更に、この基準信号微分位相
情報と周波数ｆｒ２毎の階段信号微分位相情報のＫ倍と
の差分を微分位相差分とすることによって、正規化処理
が不要となる。また、これによって階段状波基準位相信
号発生部１２と基準信号微分位相発生部１３が事実上不
要となり、回路構成が簡単になるという特徴がある。

【００１６】以上のように構成することにより、上記階
段状波基準位相信号発生部１２〜タイミングクロック発
生部１４、階段状波位相信号発生部１６〜信号処理部２
０の各ブロックは、ディジタル信号で処理することがで
きる。したがって、信号処理部２０の出力信号は数値デ
ータで表されることになる。この数値データを電圧変換
部２１で発振器１５の周波数制御に適した電圧、又は電
流信号に変換し、電圧制御発振器１５の周波数を制御す
る。

【００１７】位相誤差情報の数値データはＰＬＬが所定
の周波数に近づくにしたがい、その変動量は小さくなり
（安定状態）又、所定の周波数へ収束している途中では
変動量は大きい（過渡状態）。この変動量が所定値以下
である（ディジタルデータの所定ビット以下のビットし
か変動しない）ことを検出して、信号処理部２０へ入力
するデータを制御することにより、回路規模の低減を図
るものである。データ変動量検出回路２３は、積分器１
９の出力である位相誤差情報の変動量が所定値以下か否
かを検出し、それによりセレクタ２４とレジスタ２５を
制御する。セレクタ２４は、データ変動量検出回路２３
の結果が所定値以下の場合、積分器１９の出力であるＬ
ビットの位相誤差情報の最下位ビットからｎビットまで
の数値データを信号処理部２０に入力し、所定値以上の
場合、最上位ビットから（Ｌ−ｎ）ビットまでの数値デ
ータを信号処理部２０へ入力する。レジスタ２５は、デ
ータ変動量検出回路２３の結果が所定値以下の場合、信
号処理部２０の出力信号を電圧変換部２１の入力端子の
最下位からｎビットに入力し、所定値以上の場合、電圧
変換部２１の入力端子の最上位ビットから（Ｌ−ｎ）ビ
ットまでに数値データを入力する。電圧変換部２１では
それらを加算し、電圧制御発振器１５を制御する。従っ
て信号処理部２０は積分器１９の出力と同じビット数を
持つ必要がなくなり、それにより、回路規模が小さくな
る。

【００１８】次に周波数制御について図２で説明する。

【００１９】図２で（ａ）は電圧変換部２１の変換特性
の一例であり、横軸は上記信号処理部２０の出力信号
（数値データ）、縦軸は電圧変換部２１で変換した電圧
を示す。また（ｂ）は電圧制御発振器１５の電圧制御特
性の一例であり、横軸は電圧制御発振器１５に印加され
る制御電圧、縦軸は電圧制御発振器１５の出力信号の周
波数を示す。以上の（ａ）（ｂ）より信号処理部２０の
出力信号と電圧制御発振器１５の出力信号の周波数との
関係は、（ｃ）のようになる。このように、信号処理部
２０の出力信号の数値データは、電圧制御発振器１５の
出力信号の所定周波数範囲をカバーする必要がある。ま
た、信号処理部２０の出力信号の最小変化量（電圧変換
部２１の１ＬＳＢ）は、電圧制御発振器１５の出力信号
の安定度の仕様を十分満足する必要がある。そのため、
信号処理部２０の有効数字の桁数は多大になり、論理回
路で実現すると非常にビット数が多くなる。例えば、電
圧制御発振器１５の発振周波数帯域を２０ＭＨｚ、電圧
変換部２１の制御すべき周波数分解能を５０Ｈｚとする
と、ビット数は１９ビットになる。

【００２０】以下、信号処理部２０の従来例について移
動平均フィルタ（ディジタルフィルタ）を例に取って説
明する。

【００２１】移動平均フィルタＨ（ｚ）は数値データの
算術平均によって表現できる。その表現例を（式１）に
示す。

【００２２】

【数１】

【００２３】ここでは、ｚを公比とみなし、項数ｎの等
比数列と考えて、式１を式２のように変形する。

【００２４】

【数２】

【００２５】ここでｚ~¹はｚ変換における遅延器を示
す。ｚの−ｎ乗は遅延器ｚ~¹をｎ個連続に接続して、ｎ
遅延の遅延器に相当する。よって、上式は、初段の遅延
器の入力データとｎ段目の遅延器出力とを差分する操作
を行うことになる。

【００２６】一方、１／（１−ｚ~¹）は（式３）のよう
に展開できる。

【００２７】１／（１−ｚ~¹）＝１＋ｚ~¹＋ｚ~²＋ｚ~³＋ｚ~⁴…（式３）（式３）は、無限遅延までの加算と表現できるため、動
作としては、積分器を表現している。１／ｎは割算を表
現し、これは割算器で構成でき、その構成因子として
は、加算器，かけ算器，ビットシフト等によって表現で
きる。

【００２８】図３で従来の信号処理部２０について差分
器と積分器を用いて表現できる移動平均フィルタを例に
とり説明する。ここでは、割算器の係数１／ｎは１とす
る。図３で図１と同一箇所及び同等部分には同一符号を
付している。２０１〜２０３，２０５２はレジスタ、２
０４，２０５１は加算器、２０５は積分器である。ここ
では位相誤差情報をＬビットのディジタル数値データと
する。

【００２９】積分器１９出力である位相誤差情報Ｓ３１
はクロックＳ３８ごとにレジスタ２０１に入力し、その
後クロックＳ３８ごとにレジスタ２０２、レジスタ２０
３と転送される。加算器２０４ではレジスタ２０１の入
力Ｓ３１とクロック３８の３遅延前の位相誤差情報であ
るレジスタ２０３の出力Ｓ３４との引き算を行ない、信
号Ｓ３５として出力する。積分器２０５は加算器２０５
１とレジスタ２０５２からなる。加算器２０５１は、信
号Ｓ３５とレジスタ２０５１の出力信号Ｓ３７を加算
し、信号Ｓ３６を出力する。レジスタ２０５２は加算器
２０５１出力Ｓ３６をクロックＳ３９ごとにラッチし、
信号Ｓ３７として、加算器２０５１および電圧変換部２
１へ出力する。Ｌビットのディジタル数値データの場
合、１ビットのレジスタ及び加算器を用いると、本信号
処理部２０に必要な論理回路の数は、レジスタが４×Ｌ
個、加算器が２×Ｌ個になる。一般に加算器２０４に入
力する信号Ｓ３４を発生するための遅延回路用レジスタ
の段数をＮとすると、このＮ段遅延を用いたときの信号
処理部の最小限必要な論理回路数はレジスタが（Ｎ＋
１）×Ｌ個、引算器が２×Ｌ個になり回路規模が非常に
大きくなる。

【００３０】以下、本実施例について説明する。

【００３１】図４では信号処理部の回路規模を縮小する
ための回路について説明する。

【００３２】図４で図１と同一個所および同等部分には
同一符号を付している。２３はデータ変動量検出回路、
２３１は差分器、２３２は比較器、２３３はカウンタ、
２６０，２６１はレジスタ、２８および２９はＡＮＤゲ
ート、３０はインバータである。図５は図４各部のタイ
ミングチャートである。

【００３３】データ変動量検出回路２３は、差分器２３
１、比較器２３２、カウンタ２３３で構成される。差分
器２３１は積分器１９から出力される位相誤差情報の数
値データＳ３１の所定時間ごとの変動量（時間微分）Ｓ
４２を算出し、比較器２３２へ出力する。比較器２３２
はＳ４２が所定値以下か否かを検出し、検出結果を信号
Ｓ４３として出力する。カウンタ２７は、端子ＰＲに比
較器２３２出力信号Ｓ４３が、端子ＣＫにクロックＳ４
５が入力する。カウンタ２７は、端子ＰＲがハイレベル
の時にクロックＳ４５が入力するとカウントし、所定の
計数を行なうと端子ＣＡＲＲＹからＳ４４をハイレベル
で出力する。そして、ＰＲ端子がハイレベルの状態が続
くかぎりクロックＳ４５が入力してもＳ４４はハイレベ
ルのままである。端子ＰＲがローレベルの時にクロック
Ｓ４５が入力するとカウンタの初期値を計数として書き
込み、端子ＣＡＲＲＹからＳ４４をローレベルで出力す
る。一方、積分器１９のＬビットの数値データである出
力信号Ｓ３１は、最下位からのｎビットと最上位からｍ
ビット２つに分割され、最上位からｍビットはセレクタ
２４の入力端子Ａに入力され、最下位からのｎビットは
入力端子Ｂに入力される。この時、積分器１９の出力デ
ータのビット数Ｌとｍ，ｎの関係は、(式４）で表され
る。

【００３４】Ｌ＝ｎ＋ｍ（式４）セレクタ２４は信号Ｓ４４がローレベルの時、出力端子
Ｙは入力端子ＡのデータであるＳ３１の上位ｍビット
を、Ｓ４４がハイレベルの時は、入力端子Ｂデータであ
るＳ３１の下位ｎビットを信号処理部２０へ出力する。
信号処理部２０は、セレクタ２４の出力信号に対してフ
ィルタリングを行ない、レジスタ２６０およびレジスタ
２６１へ出力する。ＡＮＤゲート２８は、Ｓ４４がロー
レベルの時クロックＳ４６をレジスタ２６０へ出力し、
ハイレベルの時クロックＳ４６を出力しない。インバー
タ３０はＳ４４を反転してＡＮＤゲート２８へ出力す
る。

【００３５】ＡＮＤゲート２９は、Ｓ４４がハイレベル
の時クロックＳ４６をレジスタ２６０へ出力し、ローレ
ベルの時クロックＳ４６を出力しない。レジスタ２６０
は、Ｓ４４がローレベルの時、出力端子Ｑは信号処理部
２０の出力信号Ｓ４７を電圧変換部２１の上位ｍビット
へ出力し、Ｓ４４がハイレベルの時、出力端子Ｑは、前
の出力状態を保持する。レジスタ２６１は、Ｓ４４がハ
イレベルの時、出力端子Ｑは信号処理部２０の出力信号
Ｓ４７を電圧変換部２１の下位ｎビットへ出力し、Ｓ４
４がローレベルの時、出力端子Ｑは、前の出力状態を保
持する。電圧変換部２１は、信号処理部２０の出力信号
を電圧制御発振器１５の周波数制御に適した電圧または
電流信号に変換し、電圧制御発振器１５を制御する。

【００３６】以上により、信号処理部２０のビット数は
上位側ｍビットまたは下位側ｎビットのビット数の大き
い方によって決まり、従来のようにＬ＝ｍ＋ｎビットの
信号処理を行なわなくてよい。そして必要なビット数の
最小値はＬが偶数の時Ｌ／２、Ｌが奇数の時（Ｌ＋１）
／２となる。例えば、先程の例のように、電圧制御発振
器１５の発振周波数帯域を２０ＭＨｚ、電圧変換部２１
の制御すべき周波数分解能を５０Ｈｚとすると、電圧変
換部２１の必要なビット数は１９ビットとなる。この
時、安定状態の周波数変動量を２ｋＨｚ（振幅で１ｋＨ
ｚ）とすると、電圧変換部２１が安定状態で必要となる
入力信号は下位６ビットとなり、これより、ｎ＝６，ｍ
＝１３ととればよい。

【００３７】Ｎ回の移動平均を用いた信号処理部２０の
必要最小限の論理回路の数はｎ＞ｍのとき、レジスタ
（ｎ＋１）×Ｎ個、引算器２×ｎ個で実現でき、従来例
の信号処理部２０に対し、信号処理部２０のレジスタ
（Ｌ−ｎ）×Ｎ個、引き算器２×（Ｌ−ｎ）個の回路規
模が縮小できる。ｎ＜ｍのときは同様にｎのかわりにｍ
を上述に当てはめればよい。

【００３８】一方、本発明による回路規模の増加はデー
タ変動量検出回路２３内のレジスタ２×Ｌ個、引算器Ｌ
個、比較器Ｌ個、レジスタ２６０，２６１のＬ個であ
る。しかし、データ変動量検出回路２３を周波数シンセ
サイザのロック検出回路（ロックを安定状態、アンロッ
クを過渡状態とする）で兼用することで新たな回路の増
加はなくすことができる。よって、移動平均の回数Ｎが
大きいほど、かつ、積分器出力Ｓ３１のビット数Ｌが大
きいほど回路規模の縮小の効果があり、それにともない
消費電力も低減できる。本発明ではアンロックからロッ
クへ状態遷移する収束動作において、下位側ｎビットの
データを用いないで制御するため、下位側ｎビットのデ
ータを含めて制御する場合に比べて、制御電圧に誤差が
生じる。しかし、下位側のデータより変動する上位側デ
ータのほうが制御電圧として支配的であるから、レジス
タ２６０の出力でＰＬＬを制御する際、レジスタ２６１
の出力は無視し得る。又、上位側データのみで制御する
時は、下位側のレジスタ２６１の出力が中点になるデー
タに固定することで、この時の制御電圧の誤差を低減す
ることができる。

【００３９】次に、信号処理部２０への入力データを選
択するセレクタ２４の入力データの入れ方について図
６，図７，図８，図９で説明する。

【００４０】図６から図９はＬビットの積分器出力デー
タＳ３１を最下位からｎビット目までデータ（ビット数
ｎ）と最下位からｎ＋１ビット目から最上位までのデー
タ(ビット数ｍ＝Ｌ−ｎ）に分けるときのセレクタ２４
へのデータの入れ方を説明する。

【００４１】図６はｍ＝ｎの時の例である。

【００４２】セレクタ２４の入力端子はＡ，Ｂ共にｍビ
ットとする。入力端子ＡはＳ３１の最上位（Ｓ３１の最
上位をＤ_Lと書くことにする）からｍビット（Ｄ_L-m+1）
までを入力し、入力端子ＢにはＳ３１の最上位からｍ＋
１ビット目（Ｄ_L-m）と最下位のデータＤ₁の間のｍビッ
トのデータを入力する。従って、セレクタ２４出力端子
Ｙ｛Ｙ₁…Ｙ_n｝のｎビットのうちＡが選択されていると
き、Ｄ_LからＤ_L-m+1までが出力され、Ｂが選択されてい
るとき、Ｄ_L-m＝Ｄ_nからＤ₁が出力される。

【００４３】図７はｍ＜ｎでｎ−ｍ＝ｋの時の例であ
る。

【００４４】セレクタ２４の入力端子はＡ，Ｂ共にｎビ
ットとする。入力端子ＡはＳ３１の最上位（Ｓ３１の最
上位をＤ_Lと書くことにする）からｎビット（Ｄ_L-n+1）
を入力し、Ａの最下位（Ａ₁）と最下位からｋビット目
（Ａ_k）の間のｋビットは「接続せず」（図中Ｎ．Ｃと
記す）の状態にする。実際の回路ではこの「接続せず」
のところはハイレベルまたはローレベルに固定する。一
方、入力端子ＢにはＳ３１の最上位からｎ＋１ビット目
（Ｄ_L-n）と最下位のデータＤ₁の間のｎビットのデータ
を入力する。従って、セレクタ２４出力端子Ｙ｛Ｙ₁…
Ｙ_n｝のｎビットのうち、セレクタ２４でＡが選択され
ているとき、最下位からｋビットは固定値になり、最下
位からｋ＋１ビット目と最上位のｎビット目までが積分
器１９出力Ｓ３１であるＤ_L-n+1からＤ_Lが出力される。
Ｂが選択されているときは、セレクタ２４出力端子Ｙ
｛Ｙ₁…Ｙ_n｝のｎビットのうち、最下位から最上位のｎ
ビット目までが積分器１９出力Ｓ３１であるＤ_L-nから
Ｄ₁が出力される。

【００４５】図８はｍ＞ｎでｍ−ｎ＝ｋの時の例であ
る。

【００４６】セレクタ２４の入力端子はＡ，Ｂ共にｍビ
ットとする。入力端子ＡはＳ３１の最上位（Ｓ３１の最
上位をＤ_L）からｍビット（Ｄ_L-m+1）を入力する。入力
端子Ｂには、最上位（Ｂ_m）と最上位からｋビット目
（Ｂ_m-k+1）の間のｋビットは「接続せず」（図中Ｎ．Ｃ
と記す）の状態にする。最上位からｋ＋１ビット目（Ｂ
_m-k）から最下位ビットまでのｍ−ｋビットは、Ｓ３１
の最上位からｍ＋１ビット目（Ｄ_L-m）と最下位のデー
タ（Ｄ₁）の間のｍビットのデータを入力する。従っ
て、セレクタ２４出力端子Ｙ｛Ｙ₁…Ｙ_n｝のｎビットの
うち、セレクタ２４でＡが選択されているとき、最下位
から最上位ｍビット目までが積分器１９出力Ｓ３１であ
るＤ_L-m+1からＤ_Lが出力され、Ｂが選択されていると
き、最上位と最上位からのｋビット目までが固定値であ
り、最上位からｋ＋１ビット目から最下位までは積分器
１９出力Ｓ３１であるＤ_L-mからＤ₁が出力される。

【００４７】図９はｍ＞ｎかつｍ−ｎ＝ｋで、Ｓ３１の
ｋ個のデータを入力端子Ａ，Ｂで共有するの時の例であ
る。

【００４８】セレクタ２４の入力端子はＡ，Ｂ共にｍビ
ットとする。入力端子ＡはＳ３１の最上位（Ｓ３１の最
上位をＤ_L）からｍビット目（Ｄ_L-m+1）までを入力す
る。一方、入力端子Ｂには、Ｂの最上位（Ｂ_m）と最上
位からｋビット目（Ｂ_m-k+1）までのデータはＡ_kからＡ
₁と同じデータを入力し、Ｂの最上位からｋ＋１ビット
目（Ｂ_m-k）と最下位ビット（Ｂ₁）の間はＳ３１の上位
からｍ＋１ビット目Ｄ_m-kから最下位Ｄ₁までのデータを
いれる。従って、セレクタ２４出力端子｛Ｙ₁…Ｙ_n｝の
ｎビットのうち、セレクタ２４でＡが選択されていると
き、最下位から最上位ｍビット目までが積分器１９出力
Ｓ３１であるＤ_L-m+1からＤ_Lが出力され、Ｂが選択され
ているとき、積分器１９出力Ｓ３１であるＤ_mからＤ₁が
出力される。これより、セレクタ２４の出力ｎビットの
うち、Ａが選択されているときの最下位と最下位からｋ
ビット目までのデータと、Ｂが選択されているとき、最
上位と最上位からｋビット目までのデータは共通であ
る。また、共通部分を含むときはｍ＜ｎでも同様にな
る。

【００４９】図９の構成によると、セレクタの上位側デ
ータと下位側データで共通データをもつことで、アンロ
ック状態からロック状態への遷移を検出するための比較
数値と、ロック状態からアンロック状態への遷移を検出
するための比較数値の２つをもち、誤動作を防止させた
ロック検出回路に対応できる。すなわち、ロック後の外
乱による周波数変動にたいし、ＰＬＬの制御範囲を広く
とることができる。

【００５０】次に本発明の他の実施例としてセレクタ２
４にかわり３ステートバッファを用いた例について説明
する。

【００５１】図１０ではセレクタに３ステートバッファ
を用いた場合の信号処理部２０の回路規模を縮小するた
めの回路について説明する。

【００５２】図１０で図４と同一個所及び同等部分には
同一符号を付している。７１，７２は３ステートバッフ
ァ、７３はインバータである。

【００５３】積分器１９の出力信号Ｓ３１は上位ｍビッ
トと下位ｎビットの２つに分割され、上位ｍビットは３
ステートバッファ７１の入力端子に入力され、下位ｎビ
ットは３ステートバッファ７２入力端子に入力される。

【００５４】３ステートバッファ７１は信号Ｓ４４がロ
ーレベルの時、出力端子は入力信号であるＳ３１の上位
ｍビットを信号処理部２０へ出力し、Ｓ４４がハイレベ
ルの時、出力端子はハイインピーダンスになる。インバ
ータ７３は信号Ｓ４４を反転して３ステートバッファ７
１へ信号Ｓ７１を出力する。３ステートバッファ７２は
信号Ｓ４４がハイレベルの時、出力端子は入力信号であ
るＳ３１の下位ｎビットを信号処理部２０へ出力し、Ｓ
４４がローレベルの時、出力端子はハイインピーダンス
になる。信号処理部２０以降の動作は前述図４と同じで
ある。

【００５５】上記実施例では、微分位相周波数シンセサ
イザに適用した例について説明したが、基準信号と階段
状信号の微分位相を発生しないで、直接に両者の位相を
比較する数値位相比較直流化周波数シンセサイザにも上
記と同様にして適用できる。図１１，図１２では数値位
相比較直流化周波数シンセサイザについて簡単に説明す
る。図１１は数値位相比較直流化周波数シンセサイザに
本発明を適用したブロック図である。

【００５６】図１１で、図１と同一個所、及び同等部分
には同一符号を付してある。８０は数値位相比較直流化
周波数シンセサイザ、８１は数値位相比較器、８２は信
号処理部である。

【００５７】上記数値位相比較直流周波数シンセサイザ
８０は、前述の参考文献で提案されているものである。
この方式では位相比較そのものを数値演算処理により行
うものである。そして、階段状波基準位相信号発生部１
２、階段状波位相信号発生部１６の出力を数値位相比較
器８１に入力し、数値引算を行い出力する。この時、数
値位相比較器８１に入力される２つの信号の周波数が一
致していても両位相情報の初期位相が一致していない
と、数値位相比較器８１の出力には±２πのジャンプが
生じる。そこで、信号処理部８２でこのジャンプの両側
の一方を２πシフトすることにより、位相比較値を直流
化する。この直流化操作（フィルタリング）は、数値位
相比較器８１の出力Ｅに（式５）の数学演算を行い、直
流化位相誤差を求める。

【００５８】Ｅ’＝ｍｏｄ｛（Ｅ＋３π），２π｝−π …（式５）ここで、ｍｏｄ｛Ａ，Ｂ｝はＡをＢで除した時の剰余を
示す。

【００５９】次に、位相比較結果に含まれる高調波成分
を単純な演算によって除去することにより、前述と同様
にＬＰＦを不要とできる。

【００６０】ディジタル数値では有効数字を保ちながら
πを表現することは難しいので、位相の規格化値をπの
かわりに２のべき乗で表現する。このとき、べきの次数
で有効桁が決定される。この場合にも、データ変動量検
出回路２３において数値位相比較器８１の数値データの
位相比較周期ごとの差分を取り、その変動量が所定値以
下か否かを検出し、検出結果が所定値より大きいときは
数値位相比較器８１出力の上位ｍビットを、小さいとき
は下位ｎビットを信号処理部８２に入力する。その後の
レジスタ２５は前述と同様の動作を行なう。また、数値
位相比較器出力を上位ｍビットと下位ｎビットに分け、
上位側データのみで制御することにより生ずる誤差につ
いても前述と同様である。

【００６１】また、図１２は信号処理部８２の実施例の
ブロック図である。

【００６２】図１２では信号処理部８２の実施例につい
て説明する。

【００６３】図１２で図２と同一個所および同等部分に
は同一符号を付している。信号処理部８２は、加算器８
２１，８２３とＸビットシフト部８２２からなる。ここ
では位相の規格化値２πの変わりに２のＸ乗を規格化値
Ａとする。それにより（式５）は（式６）のように変形
される。

【００６４】Ｅ’＝ｍｏｄ｛（Ｅ＋３Ａ／２），Ａ｝−Ａ／２ …（式６）加算器８２１はＬビットの整数部分とＲビットの小数点
部分を持つ数値位相比較器８１の出力Ｓ８１と（３Ａ／
２）とを小数点位置を合わせて加算を行い、数値データ
で表現される信号Ｓ８２１を出力する。Ｘビットシフト
部８２２では、Ｓ８２１の小数点の位置から上位へＸビ
ットに小数点の位置を移動し、その整数部の符号ビット
を拡張することでＳ８２１を「Ａで割った値の剰余をと
る」操作を実現し、信号Ｓ８２２として加算器８２３へ
出力する。加算器８２３では、Ｓ８２２に対応して小数
点以下をビット拡張した（−Ａ／２）とＳ８２２を加算
し、信号Ｓ８２３として、電圧変換部２１へ出力する。

【００６５】本実施例では、上記実施例と同様な手段で
データ変動量検出回路２３において数値位相比較器出力
Ｓ８１の変動量を算出し、算出結果を所定値と比較し、
その比較結果で信号処理部８２に入力するデータをＳ８
１の上位ｍビット又は下位ｎビットかをセレクタ２４で
選択することにより、信号処理部８２へのデータ数を低
減し、回路規模を縮小することができる。

【００６６】以上、今まで述べてきた信号処理部の回路
規模を縮小するための回路はすべてディジタル信号処理
でできるので、シンセサイザＬＳＩに内蔵できるという
効果がある。

【００６７】

【発明の効果】位相誤差情報が階段状に値が変化する数
値データで表現される、周波数シンセサイザにおいて、
位相比較周期ごとの位相誤差情報の差分値を所定値と比
較することにより、ＰＬＬが安定状態あるいは過渡状態
にあるかを判断し、信号処理部へのデータを最小限に
し、ＰＬＬを制御するための論理回路の規模を縮小でき
る効果がある。

【図面の簡単な説明】

【図１】本発明の微分位相比較方式周波数シンセサイザ
に適用した場合のブロック図である。

【図２】周波数制御特性図である。

【図３】移動平均フィルタの従来例を示す図である。

【図４】論理回路規模縮小のための回路のブロック図で
ある。

【図５】論理回路規模縮小のための回路のタイミングチ
ャートである。

【図６】本発明ブロックへの入力信号の結線の仕方を示
した図である。

【図７】同じく結線の仕方を示した図である。

【図８】同じく結線の仕方を示した図である。

【図９】同じく結線の仕方を示した図である。

【図１０】本発明の他の実施例のブロック図である。

【図１１】本発明を数値位相比較直流化周波数シンセサ
イザに適用した場合のブロック図である。

【図１２】数値位相比較直流化周波数シンセサイザの信
号処理部の一例を示す図である。

【符号の説明】

10…微分位相周波数シンセサイザ、11…基準発振器、12
…階段状波基準位相信号発生部、13…基準信号微分位相
発生部、14…タイミングクロック発生部、15…電圧（あ
るいは、電流）制御発振器、16…階段状波位相信号発生
部、17…階段状信号微分位相発生部、18…微分位相比較
器、19…積分器、20…信号処理部、21…電圧（あるい
は、電流）変換部、22…インタフェイス部、23…データ
変動量検出回路、231…差分器、232…比較器、233…カ
ウンタ、201，202，203…レジスタ、204…加算器、2051
…加算器、2052…レジスタ、24…セレクタ、25…レジス
タ、260，261…レジスタ、28，29…ＡＮＤゲート、30…
インバータ、71，72…３ステートバッファ、73…インバ
ータ、80…数値位相比較直流化周波数シンセサイザ、81
…数値位相比較器、82…信号処理部、821，823…加算
器、822…ｘビットシフト部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｌ 7/08 Ｅ

Claims

【特許請求の範囲】

【請求項１】基準発振器の出力信号から繰返し周波数ｆ
ｒの階段状波形を有する基準信号を発生する基準信号発
生部と、周波数ｆｖを有する発振信号を出力する電圧
（あるいは、電流）制御発振器と、前記発振信号から繰
返し周波数ｆｒの階段状波形を有する階段状信号を出力
する階段状波信号発生部と、基準信号発生部の出力信号
と階段状波信号発生部の出力信号の位相差を求める位相
比較器と、前記位相比較器の出力信号に信号処理を行う
信号処理部と、前記信号処理部の出力信号を電圧（ある
いは、電流）に変換する変換部とを備え、前記変換部の
出力信号によって前記電圧（あるいは、電流）制御発振
器の発振周波数を制御することにより、位相同期ループ
を構成した周波数シンセサイザにおいて、前記位相比較器出力の所定時間ごとの変動量を所定数値
と比較し、比較結果を出力する変動量検出回路と、上記変動量検出回路の検出結果が所定値以上のときは前
記位相比較器出力を上位ｍビットデータを、所定値以下
の時は下位ｎビットデータ（ｍ，ｎ≧１）を、上記信号
処理部へ出力するセレクタと、前記信号処理部出力を前記上位データと下位データに分
け、変換部へ出力するレジスタとを、備えてなる周波数
シンセサイザ。
【請求項２】上記請求項１において、上記セレクタを３
ステートバッファとしたことを特徴とする周波数シンセ
サイザ。
【請求項３】基準発振器の出力信号から繰返し周波数ｆ
ｒの階段状波形を有する基準信号を発生する基準信号発
生部と、周波数ｆｖを有する発振信号を出力する電圧
（あるいは、電流）制御発振器と、前記基準信号の微分
位相を求める基準信号微分位相発生部と、前記階段状信
号の微分位相を求める階段状信号微分位相発生部と、前
記基準信号微分位相発生部の出力信号と階段状信号微分
位相発生部の出力信号との差を求める微分位相比較器
と、前記微分位相比較器の出力信号を積分して位相誤差
を求める積分器と、前記積分器の出力信号に信号処理を
行う信号処理部と、前記信号処理部の出力信号を電圧
（あるいは、電流）に変換する変換部とを備え、前記変
換部の出力信号によって前記電圧（あるいは、電流）制
御発振器の発振周波数を制御することにより、位相同期
ループを構成した周波数シンセサイザにおいて、前記積分器出力の所定時間ごとの変動量を所定数値と比
較し、比較結果を出力する変動量検出回路と、上記変動量検出回路の検出結果が所定値以上のときは前
記位相比較器出力を上位ｍビットデータを、所定値以下
の時は下位ｎビットデータ（ｍ，ｎ≧１）を、上記信号
処理部へ出力するセレクタと、前記信号処理部出力を前記上位データと下位データに分
け、変換部へ出力するレジスタとを、備えてなる周波数
シンセサイザ。