CN1586041A - 信号处理装置及信号处理方法、△∑调制型分数分频pll频率合成器、无线通信设备、△∑调制型d/a变换器 - Google Patents

信号处理装置及信号处理方法、△∑调制型分数分频pll频率合成器、无线通信设备、△∑调制型d/a变换器 Download PDF

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Abstract

本发明的分数分频器(28)，具有：保持分频数据的锁存器(31)、ΔΣ调制器(33)；从锁存器(31)接收表示分频数据的分数部分的数字输入F，当k为某整数值时，将F+k和F－k交替变化的数字输出或F值本身向ΔΣ调制器供给的数字高频扰动电路(32)；基于分频数据中的整数部分(M值)和ΔΣ调制器(33)的输出，用于实施分数分频动作的电路装置(34－38)。数字高频扰动电路(32)当ΔΣ调制器(33)接收到某特定的F值(例如F＝2N－1)时，可抑制因量子化噪声集中在特定频率的结果而产生的寄生信号。

Description

信号处理装置及信号处理方法、Δ∑调制型分数分频PLL频率合成器、 无线通信设备、Δ∑调制型D/A变换器
技术领域
该发明涉及一种信号处理装置及信号处理方法、Δ∑调制型分数分频PLL频率合成器、无线通信设备、Δ∑调制型D/A变换器。
背景技术
Δ∑调制器具有将出现在输出中的量子化噪声经由延迟器反馈到输入侧的电路结构，它或被称为∑Δ调制器，或因具有使量子化噪声偏向高频带的作用而被称为噪声整形器。
将由锁相环(PLL)构成的频率合成器用于便携电话等无线通信设备时，为确保更多的可使用频带，要求以比基准信号频率小的步长切换输出频率。Δ∑调制型分数分频PLL频率合成器作为可满足所述要求的装置而被周知，其例子之一如美国专利第5,070,310号所示。该PLL频率合成器中的用于将电压控制振荡器的输出进行分频后返回到相位比较器的分数分频器具有Δ∑调制器，在该Δ∑调制器中将表示分频数中的分数部分(非整数部分)的数字值设为F。
另外，具有Δ∑调制器的高精度数字/模拟(D/A)变换器，即Δ∑调制型D/A变换器被用于音频设备等。
按照以往的Δ∑调制型分数分频PLL频率合成器，如果将施加到相位比较器的基准信号的频率设为Fref，表示分频数据中的分数部分的数字值F是n(n是整数)位的二进制数据，则可以实现与Fref×(F/2n)相等的输出频率步长。但当Δ∑调制器接收到某特定的F值(例如F＝2n-1)时，量子化噪声集中在特定频率的结果，会产生寄生信号这一问题以往也曾指出过。为此，以往采用取更大的n值(上述美国专利例子中Fref＝26MHz、n＝24)、并在此基础上用F+1或F-1的任一方值取代存在问题的F值。因此，出现了：(1)电路规模增大、(2)输出频率与希望的频率产生若干偏离的问题。
即使是以往的Δ∑调制型D/A变换器，也存在和上述依赖Δ∑调制器的数字输入同样的寄生信号不良情况。
发明内容
本发明的目的在于抑制量子化噪声向特定频率的集中。
为了达到上述目的，本发明的信号处理装置，是在Δ∑调制器基础上，还包括数字高频扰动电路，其介于数字输入和所述Δ∑调制器之间，选择性向Δ∑调制器供给根据该数字输入而离散变化并且其平均时间与该数字输入一致的数字输出。这样，既使不增大该数字输入的位宽，也可抑制量子化噪声向特定频率集中。
该信号处理装置可应用于分数分频PLL频率合成器、D/A变换器、无线通信设备等。
根据本发明，由于采用了介于数字输入和Δ∑调制器之间，选择性向Δ∑调制器供给根据该数字输入而离散变化并且其平均时间与该数字输入一致的数字输出、或者该数字输入本身的值，因此，既使不增大所述数字输入的位宽，也可抑制量子化噪声向特定频率集中。这样，可以消除以往的寄生信号的不良情况，并获得希望的输出频率。
附图说明
图1是表示该发明应用于便携电话机构成的框图。
图2是表示图1所示的Δ∑调制型分数分频PLL频率合成器的内部构成框图。
图3是表示图2所示的数字高频扰动电路的内部构成框图。
图4(a)及(b)是为了说明图3所示的数字高频扰动电路的动作的时序图。
图5是表示图2所示的Δ∑调制型分数分频PLL频率合成器中的量子化噪声的仿真结果的图。
图6是表示该发明实施方式的Δ∑调制型D/A变换器的构成框图。
具体实施方式
<便携电话机的构成>
图1是应用了本发明的Δ∑调制型分数分频PLL频率合成器的便携电话机(无线通信设备)的构成框图。图1所示的便携电话机具有Δ∑调制型分数分频PLL频率合成器2、分频器(DIV)3、调制解调器(混频器)4、增益控制放大器(GCA)5、低通滤波器(LPF)6、模拟/数字(A/D)变换器7、数字/模拟(D/A)变换器8、基带LSI9、扬声器10、麦克风11、切换开关12、天线13、低噪声放大器(LNA)14、驱动放大器15。Fo表示Δ∑调制型分数分频PLL频率合成器2的输出信号。
<PLL频率合成器2的构成>
图2是表示图1所示的Δ∑调制型分数分频PLL频率合成器2的内部构成框图。参照图2，PLL频率合成器2是由基准频率源21、偶合电容器22、基准分频器(R)23、相位比较器(PD)24、充电泵(CP)25、低通滤波器(LPF)26、电压控制振荡器(VCO)27、分数分频器28构成。由相位比较器24、充电泵25、低通滤波器26、电压控制振荡器27及分数分频器28构成锁相环(PLL)。分数分频器28是脉冲吸收式分频器，由锁存器31、数字高频扰动电路32、Δ∑调制器33、加法器34、预分频器35、A计数器36、N计数器37、系数控制器38构成。
<PLL频率合成器2的动作>
在图2所示的Δ∑调制型分数分频PLL频率合成器2中，分数分频器28对电压控制振荡器27的输出信号Fo进行分频。由该分频得到的比较信号Fdiv反馈到相位比较器24。相位比较器24检测出基准信号Fref与比较信号Fdiv的相位差，将对应该相位差的脉冲幅度的电压脉冲输入到充电泵25。充电泵25根据相位比较器24的输出，成为电流的吐出、吸入、高阻抗三种状态之一，将充电泵的输出电流输入到低通滤波器26。充电泵的输出电流通过低通滤波器26平滑化、电压变换后，作为电压控制振荡器27的控制电压。
<分数分频器28的动作>
下面说明图2所示的分数分频器的动作。电压控制振荡器27的输出信号Fo经由预分频器35(P+1)分频后，输入到A计数器36及N计数器37。A计数器36将(P+1)分频后的电压控制振荡器27的输出信号Fo进行A计数后输出脉冲。作为对此的响应，系数控制器38将预分频器35的分频数由(P+1)变换为P。然后，N计数器37将P分频后的电压控制振荡器27的输出信号Fo经(N-A)计数后，输出脉冲到相位比较器24及系数控制器38。作为对此的响应，预分频器35的分频数变换为(P+1)。
电压控制振荡器27的输出信号Fo的分频数是，到A计数器36输出脉冲为止是(P+1)×A，到N计数器37输出脉冲为止是P×(N-A)。因此，如果将输出信号及基准信号的频率分别设为Fo和Fref，则下式成立：
Fo＝((P+1)×A+P×(N-A))×Fref
＝(P×N+A)×Fref                              ......(1)
即使P＝2n(n是整数)，通过改变式(1)中的A，也能使可使用频带增多。
为了使可使用频带更多，设置了Δ∑调制器33。同时，为了消除寄生信号的不良情况，在锁存器31和Δ∑调制器33之间加入数字高频扰动电路32。锁存器31保存外加的分频数据DATA。而且，图2中的CLOCK是时钟信号，STROBE是选通信号。分频数据DATA包含表示整数部分的数字值M和表示分数部分(非整数部分)的数字值F。F值是n位的二进制数据。数字高频扰动电路32从锁存器31取得F值，从该F值取离散变化且时间平均和该F值一致的数据输出或对应SELECT信号将F值直接输入到Δ∑调制器33。具体是当SELECT信号为低时，将F值直接输入到Δ∑调制器33，当SELECT信号为高时，将输入到Δ∑调制器33的数据以F+k和F-k周期性地变化(k是整数、例如1)。而且，基于从锁存器31得到的M值和Δ∑调制器33的输出，由预分频器35·A计数器36·N计数器37进行分数分频。其结果是无论SELECT信号如何，下式成立：
Fo＝((P×N+A)+F/2n)×Fref                ......(2)
实现了与Fref×(F/2n)相等的输出频率步长。亦即在正常动作时，可以将输出信号的平均频率Fo以比基准信号还小的步长进行切换，可将基准频率Fref设定的大些。这样可得到具有良好的锁相特性的PLL频率合成器。
<数字高频扰动电路32的内部构成及动作>
图3是表示图2所示的数字高频振荡电路的内部构成框图。参照图3，数字高频扰动电路32包含1/2分频器41、选择器42、45、加法器43、选择电路44。
选择电路44在SELECT信号高时，把Fdiv作为EFdiv输出，在SELECT信号低时把某一固定值作为EFdiv输出。
1/2分频器41生成从选择电路44得到的比较信号EFdiv所具有频率的一半频率的时钟信号DFdiv。
选择器42将从1/2分频器41得到的时钟信号DFdiv作为S输入接收，当该S输入的逻辑电平为低时，输出正的常数值(+k(A输入))，当S输入的逻辑电平为高时输出负的常数值(-k(B输入))，这样交替选择正、负常数值作为Y输出。
加法器43分别以来自锁存器31的F值作为A输入，来自选择器42的常数(±k)作为B输入，当比较信号EFdiv的上升脉冲作为CK输入时，通过进行加法A+B运算，使Y输出以F+k和F-k周期性变化。
选择器45将以来自锁存器31的F值作为A输入、以来自加法器43的Y输出作为B输入、将SELECT信号作为S输入来接受。选择器45在S输入即SELECT信号的逻辑电平为低时，选则F(A输入)作为Y输出，而在SELECT信号的逻辑电平为高时，选择加法器43的Y输出(B输入)作为Y输出。
如上所述，最终由SELECT信号控制，选择器45的Y输出即F±k或F向Δ∑调制器33供给。关于SELECT信号的切换，将在后面叙述。图4(a)及(b)表示上述数字高频扰动电路32的动作。
<量子化噪声的仿真结果>
图5表示图2所示的Δ∑调制型分数分频PLL频率合成器的量子化噪声的仿真结果。其中，设Fref＝6.5MHz，M＝778，F＝128，n＝8，k＝1，Δ∑调制器33采用了2次2阶的调制器。
从图5可知，量子化噪声的频率特性呈线性分布，与没有Δ∑调制的情况相比，低频带的量子化噪声减少。分数分频器28中的分频时间平均是778.5，与所期望的分频数完全一致。而且，不会产生向特定频率的量子化噪声的集中。当不设置数字高频扰动电路32，而将F值(＝128＝27)原封不动地输入到Δ∑调制器33时，在800kHz附近出现很宽的频谱，可见所述数字高频扰动电路32的效果非常大。
<变形例>
另外，数字高频扰动电路32不限于图3的构成，对应于输入的F值，也可采用：(1)F值原值，或(2)在不特定的周期间隔随机取F+k和F-k，以平均时间将与该F值相一致的值输入到Δ∑调制器33的电路结构。
<SELECT信号的切换>
SELECT信号的切换是为了抑制作为量子化噪声向特定频率集中的结果而产生的寄生信号，限于特定的F值(例如：F＝2n-1、2n-2等)、以不特定的周期间隔随机取F+k和F-k、以平均时间将与该F值相一致的数字输出F输出到Δ∑调制器33、除此之外也用于输出F值。即，当给予的F值是特定的F值时，将SELECT信号设为高，除此之外将SELECT信号设为低。其结果是数字高频扰动电路32在给予的F值是特定的值(例如：F＝2n-1、2n-2等)时，将由该F值离散变化且时间平均与该F值相一致的数字值输出到Δ∑调制器33，当给予的F值是特定的值以外时，将F值原封不动地输出到Δ∑调制器33。由此，可抑制向特定分频比的电压控制振荡器27输出发生的寄生信号，在特定分频比以外具有和以往相同的特性。
<Δ∑调制型D/A变换器的构成>
图6表示本发明的Δ∑调制型D/A变换器构成例。图6的Δ∑调制型D/A变换器50，是在由Δ∑调制器51和积分器52构成的以往的D/A变换器的前级上，附加具有例如与图3相同结构的数字高频扰动电路32的装置。Δ∑调制器51具有加法器61、1位D/A变换器62、减法器63、延迟器64。积分器52是为了通过除去Δ∑调制器51输出中所包含的量子化噪声而得到所期望的模拟输出的滤波器装置，也称为后置滤波器。数字高频扰动电路32，是在数字输入和Δ∑调制器51之间，对应SELECT信号，有选择地将从数字输入F与离散变化且时间平均与该当数字输入相一致的数字值或将所述数字输入F原封不动地供给Δ∑调制器51。而且，图中省略了向各部件供给的时钟信号。
通过图6的Δ∑调制型D/A变换器50，既使不增大Δ∑调制器51的数字输入F的位宽，也可消除依存于所述Δ∑调制器51的数字输入F的寄生信号的不良情况。

Claims (9)

1、一种信号处理装置，其特征在于，具备：
Δ∑调制器；和
数字高频扰动电路，其介于数字输入和所述Δ∑调制器之间，根据所述数字输入的值，选择性向所述Δ∑调制器供给根据所述数字输入而离散变化并且其平均时间与所述数字输入一致的数字输出、或者所述数字输入。
2、如权利要求1所述的信号处理装置，其特征在于，
所述数字高频扰动电路，当所述数字输入为特定值时，向所述Δ∑调制器供给根据所述数字输入而离散变化并且其平均时间与所述数字输入一致的数字输出，
当所述数字输入为所述特定值以外时，向所述Δ∑调制器供给所述数字输入。
3、如权利要求1所述的信号处理装置，其特征在于：
所述数字高频扰动电路，作为根据所述数字输入而离散变化并且其平均时间与所述数字输入一致的数字输出，将以F+k和F-k周期性变化的信号向所述Δ∑调制器供给，其中F是所述数字输入的值，k是整数。
4、如权利要求3所述的信号处理装置，其特征在于，
所述k是1。
5、一种信号处理方法，其特征在于，
当给予的数字输入为特定值时，向所述Δ∑调制器供给根据所述数字输入而离散变化并且其平均时间与所述数字输入一致的数字输出；
当所述数字输入为所述特定值以外时，向所述Δ∑调制器供给所述数字输入。
6、一种Δ∑调制型分数分频PLL频率合成器，是由包含分数分频器的锁相环构成的频率合成器，其特征在于，
所述的分数分频器具备：
锁存器，用于保持给予的分频数据；
Δ∑调制器；
数字高频扰动电路，其介于所述锁存器和所述Δ∑调制器之间，从所述锁存器接收所述分频数据中表示分数部分的数字输入，根据所述数字输入的值，选择性向所述Δ∑调制器供给根据所述数字输入而离散变化并且其平均时间与所述数字输入一致的数字输出、或者所述数字输入；和
电路装置，其根据所述分频数据中的整数部分和所述Δ∑调制器的输出，执行分数分频动作。
7、如权利要求6所述的Δ∑调制型分数分频PLL频率合成器，所述数字高频扰动电路具备：
1/2分频器，其生成具有所述分数分频器的输出信号所具有的频率的一半频率的时钟信号；
第1选择器，当k为一整数值时，其响应来自所述1/2分频器的时钟信号的逻辑电平变化，交替选择正的常数值+k和负的常数值-k；
加法器，其将来自所述锁存器电路的数字输入值和由所述选择器选择的常数值相加；
第2选择器，当来自所述锁存器电路的数字输入值是特定值时，输出所述加法器的相加结果，当来自所述锁存器电路的数字输入值是所述特定值以外的值时，输出来自所述锁存器电路的数字输入。
8、一种无线通信设备，其特征在于，具备权利要求6所述的Δ∑调制型分数分频PLL频率合成器。
9、一种Δ∑调制型D/A变换器，其特征在于，具备：
Δ∑调制器；
数字高频扰动电路，其介于数字输入和所述Δ∑调制器之间，根据所述数字输入的值，选择性向所述Δ∑调制器供给根据所述数字输入而离散变化并且其平均时间与所述数字输入一致的数字输出、或者所述数字输入；和
滤波器装置，其除去所述Δ∑调制器的输出中所包含的量子化噪声，得到所期望的模拟输出。
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