CN111164895A - 具有逐通道数据速率独立性的串行器/解串器（serdes）通道 - Google Patents

具有逐通道数据速率独立性的串行器/解串器（serdes）通道 Download PDF

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Abstract

一种电路和方法使得物理层设备(PHY)的多个串行器/解串器(SerDes)数据通道能够跨从一个通道到另一个通道独立的多种多样的数据速率进行操作。多个SerDes数据通道可以以彼此独立的数据速率操作。单个低频率时钟被输入到PHY。单个低频率时钟的频率经由PHY上的公共整数‑N锁相环(PLL)被增大，以产生较高频率的时钟。每个SerDes数据通道作为采用该较高频率的时钟的分数‑N PLL独立地操作。公共整数N‑PLL的使用使得能够通过以下来抑制分数‑N PLL的调制噪声，从而避免使用高风险的噪声消除技术：将调制噪声移至调制噪声的水平在其中被滤波的较高频率。

Description

具有逐通道数据速率独立性的串行器/解串器(SERDES)通道
相关申请的交叉引用
本申请是2017年9月29日提交的美国申请No.15/721,334的继续。上述申请的全部教导通过引用并入本文。
背景技术
物理层设备(PHY)可以包括多个串行器/解串器(SerDes)通道。每个SerDes通道可以包括串行器块和解串器块。串行器块通常将数据从并行格式转换为串行格式。解串器块通常将数据从串行格式转换为并行格式。
发明内容
根据示例实施例，一种用于串行数据应用的芯片上的电路可以包括公共锁相环(PLL)。公共PLL可以被配置为接收片外参考时钟信号并且产生片上参考时钟信号，该片外参考时钟信号在芯片外部被生成。片上参考时钟信号可以相对于片外参考时钟信号在频率上较高。该电路可以包括多个串行器/解串器(SerDes)通道，每个SerDes通道包括相应的传输器、接收器、和分数-N(frac-N)PLL。片上参考时钟信号可以被分配给每个相应的frac-NPLL以用于生成具有相应频率的相应输出时钟信号。每个SerDes通道的相应的传输器和接收器可以被配置为以相应的传输和接收数据速率操作。该相应的传输和接收数据速率可以基于相应频率并且可以独立于多个SerDes通道中的其他SerDes通道的数据速率。
片外参考时钟信号可以被配置为在100MHz至156MHz的低频率范围内操作，并且片上参考时钟信号可以被配置为在400MHz至600MHz的较高频率范围内操作。
该电路可以被配置为通过以下来抑制由每个相应的frac-N PLL生成的相应调制噪声：增大相应调制噪声的频率以使得每个相应的frac-N PLL能够对相应调制噪声滤波。
多个SerDes通道的每个相应的frac-N PLL可以包括相应的划分器和∑-Δ调制器。每个相应的∑-Δ调制器可以被配置为随机地调制相应的划分器的相应划分值。
公共PLL可以是具有乘法因子的整数PLL，并且乘法因子可以被配置为抑制量化噪声的初始部分，该量化噪声通过调制多个SerDes通道的每个相应的frac-N PLL的每个相应的划分器的每个相应划分值而被引入。
多个SerDes通道的每个相应的frac-N PLL还可以包括相应的带外寄生极点，该相应的带外寄生极点被配置为抑制量化噪声的剩余部分。剩余部分可以相对于初始部分的偏移频率处于较高的偏移频率。初始部分和剩余部分可以被抑制在如下噪声的噪声水平以下，该噪声由芯片上的固有的相位检测器和压控振荡器(VCO)噪声源生成。
整数PLL可以是第一整数PLL，并且每个相应的带外寄生极点可以被配置为足够高以不影响相应的frac-N PLL的闭环行为。每个相应的带外寄生极点与乘法因子的配置相组合可以使得多个SerDes通道的每个相应的frac-N PLL的抖动和相位噪声性能与第二整数PLL的抖动和相位噪声性能可比较，所述第二整数PLL采用与相应的frac-N PLL相同的整数划分值。
多个SerDes通道的每个相应的frac-N PLL可以具有相对于相应的∑-Δ调制器的阶数较低的阶数。
每个相应的frac-N PLL的阶数可以为2，并且相应的∑-Δ调制器的阶数可以为3。
多个SerDes通道的每个相应的frac-N PLL可以包括相应的扩频时钟(SSC)模式生成器，该相应的扩频时钟(SSC)模式生成器被配置为根据相应的SSC轮廓来直接调制相应的frac-N PLL。
芯片可以是物理层设备(PHY)。每个SerDes通道可以被配置为采用相应的传输和接收数据速率与相应的媒体访问控制器(MAC)通信。相应的传输和接收数据速率可以独立于由PHY的其他SerDes通道采用的用于与其他MAC通信的数据速率而被配置。
根据另一示例实施例，一种方法可以包括：基于在芯片外部生成的片外参考时钟信号从芯片上的公共锁相环(PLL)产生片上参考时钟信号。片上参考时钟信号可以相对于片外参考时钟信号在频率上较高。该方法可以包括：将片上参考时钟信号分配给多个串行/解串器(SerDes)通道的每个相应的分数-N(frac-N)PLL，每个SerDes通道包括相应的传输器、接收器、和frac-N PLL。该方法可以包括：基于所分配的片上参考时钟信号从每个相应的frac-N PLL生成具有相应频率的相应输出时钟信号。该方法可以包括：以相应的传输和接收数据速率来操作每个SerDes通道的每个相应的传输器和接收器，该相应的传输和接收数据速率基于相应频率并且可以独立于多个SerDes通道中的其他SerDes通道的数据速率。
该方法可以包括：在100MHz至156MHz的低频率范围内操作片外参考时钟信号，并且在400MHz至600MHz的较高频率范围内操作片上参考时钟信号。
该方法可以包括通过以下来抑制由每个相应的frac-N PLL生成的相应调制噪声：增大相应调制噪声的频率以使得每个相应的frac-N PLL能够对相应调制噪声滤波。
多个SerDes通道的每个相应的frac-N PLL可以包括相应的划分器和∑-Δ调制器。该方法还可以包括：采用每个相应的∑-Δ调制器来随机地调制相应的划分器的相应划分值。
公共PLL可以是具有乘法因子的整数PLL，并且该方法还可以包括：配置乘法因子以抑制量化噪声的初始部分，该量化噪声通过调制多个SerDes通道的每个相应的frac-NPLL的每个相应的划分器的每个相应划分值而被引入。
多个SerDes通道的每个相应的frac-N PLL还可以包括相应的带外寄生极点，并且该方法还可以包括：配置每个相应的带外寄生极点以抑制量化噪声的剩余部分。剩余部分可以相对于初始部分的偏移频率处于较高的偏移频率。初始部分和剩余部分可以被抑制在如下噪声的噪声水平以下，该噪声由芯片上的固有的相位检测器和压控振荡器(VCO)噪声源生成。
整数PLL可以是第一整数PLL，并且配置每个相应的带外寄生极点可以包括：将每个相应的带外寄生极点配置为足够高以不影响相应的frac-N PLL的闭环行为。每个相应的带外寄生极点与乘法因子的配置相组合可以使得多个SerDes通道的每个相应的frac-NPLL的抖动和相位噪声性能与第二整数PLL的抖动和相位噪声性能可比较，该第二整数PLL采用与相应的frac-N PLL相同的整数划分值。
该方法还可以包括：将多个SerDes通道的每个相应的frac-N PLL配置为具有相对于相应的∑-Δ调制器的阶数较低的阶数。每个相应的frac-N PLL的阶数可以为2，并且相应的∑-Δ调制器的阶数可以为3。
多个SerDes通道的每个相应的frac-N PLL可以包括相应的扩频时钟(SSC)模式生成器，并且该方法还可以包括：配置每个相应的SSC模式生成器以根据相应的SSC轮廓来直接调制相应的frac-N PLL。
芯片可以是物理层设备(PHY)，并且该方法还可以包括：配置每个SerDes通道以采用相应的传输和接收数据速率来与相应的媒体访问控制器(MAC)通信，并且独立于由PHY的其他SerDes通道采用的用于与其他MAC通信的数据速率来配置相应的传输和接收数据速率。
应当理解，本文中公开的示例实施例可以以其上实施有程序代码的方法、装置、系统、或计算机可读介质的形式来实现。
附图说明
如附图所示，通过以下对示例实施例的更具体描述，前述内容将变得很清楚，在附图中，贯穿不同的视图，相似的附图标记指代相同的部分。附图不一定按比例绘制，而是将重点放在说明实施例上。
图1是用于串行数据应用的芯片上的电路的示例实施例的框图。
图2是用于串行数据应用的装置的示例实施例的框图。
图3是用于串行数据应用的电路的示例实施例的框图。
图4是用于串行数据应用的电路的另一示例实施例的框图。
图5是现有技术锁相环(PLL)的示例实施例的电路图。
图6是图5的现有技术PLL的相位噪声的示例实施例的曲线图。
图7是分数-N(frac-N)PLL的示例实施例的电路图。
图8是具有二阶∑-Δ调制器的图7的frac-N PLL的相位噪声的示例实施例的曲线图。
图9是相对于图8的相位噪声响应的改善的相位噪声响应的示例实施例的曲线图。
图10是相对于图8的相位噪声响应的另一改善的相位噪声响应的曲线图。
图11是在其中输入频率增大到500MHz的合成器的示例实施例的相位噪声响应的曲线图。
图12是采用高频率带外极点的frac-N PLL的相位响应的示例实施例的曲线图。
图13是具有调制器的合成器的示例实施例的相位响应的曲线图1300，该调制器以低频率颤动从而被充分地随机化。
图14是另一frac-N PLL的示例实施例的电路图。
图15是所模拟的PLL输出的示例实施例的曲线图。
图16A是用于实现串行/解串器(SerDes)通道数据速率独立性的方法的示例实施例的流程图。
图16B是用于实现SerDes通道数据速率独立性的方法的另一示例实施例的流程图。
具体实施方式
以下是对示例实施例的描述。
在串行数据应用中，使物理层设备(PHY)的串行器/解串器(SerDes)通道(在本文中也可互换地称为SerDes数据通道)在广泛范围的数据速率和串行协议上操作可能是有用的。此外，为了获取在连接外部组件时的最大灵活性，将PHY连接到多个逻辑层媒体访问控制器(MAC)也可能是有用的，使得可以在芯片启动时对PHY进行编程，以在使用相同块的供应方硅的同时与用于特定应用或电路板设计的特定协议通信。这样，具有被配置为跨越广泛范围的操作频率和协议要求的SerDes通道的PHY可能是有用的。
在PHY(在本文中也可互换地称为SerDes PHY)内，多个SerDes通道可以被配置为与外部设备通信。SerDes通道可以主要包括传输器(TX)和接收器(RX)，以实现这种通信。本文中公开的实施例使得PHY的多个SerDes数据通道能够跨从通道到通道的多种多样的数据速率进行操作，而不关于用于被提供给SerDes数据通道的时钟信号的时钟要求设置困难的约束。示例实施例使在其设计中采用PHY的客户免受这种困难的约束。例如，客户可以采用在其设计中容易获得的低频率时钟信号，而不必生成否则可能是PHY所需要的高频率时钟信号。
根据示例实施例，每个SerDes通道可以基于单个低频率参考时钟信号输入而以彼此完全独立的数据速率操作。实现这种逐通道数据速率独立性可以通过以下来实现：将每个SerDes通道作为分数-N(frag-N)频率合成器操作，并且使用PHY上的公共锁相环(PLL)作为频率提升PLL以增大单个低频率参考时钟信号输入的频率。
提升PLL的使用避免了必须进行现有技术中存在的任何高风险的量化噪声消除技术，并且提供了通过以下来抑制frac-N调制噪声的附加益处：将frac-N噪声移至这种噪声在其中可以由frac-N PLL滤波的较高频率。分数调制器、PLL环路动态、和附加PLL滤波极点的示例实施例使得frac-N调制噪声的水平能够被抑制到一程度，其中frac-N PLL的相位噪声和抖动看起来与整数N–PLL的相位噪声和抖动相同，如下面进一步公开的。
图1是用于串行数据应用的芯片104上的电路102的示例实施例的框图100。电路102包括公共锁相环(PLL)106。公共PLL 106被配置为接收片外参考时钟信号108并且产生片上参考时钟信号110，该片外参考时钟信号108在芯片104外部被生成。片上参考时钟信号110相对于片外参考时钟信号108在频率上较高。电路102包括多个串行器/解串器(SerDes)通道，即SerDes通道112a-n，其可以是任何合适数目的SerDes通道。SerDes通道112a-n中的每个分别包括相应的传输器、接收器、和分数-N(frac-N)PLL，诸如SerDes通道112a-n的传输器114a-n、接收器116a-n、和frac-N PLL 118a-n。片上参考时钟信号110被分配给每个相应的frac-N PLL(即，frac-N PLL 118a-n)以用于生成相应输出时钟信号(即，frac-N PLL118a-n的输出时钟信号120a-n，它们每个分别与相应频率相关联)。每个SerDes通道的相应的传输器和接收器(诸如SerDes通道112a-n的相应的传输器114a-n和接收器118a-n)可以每个分别被配置为以相应的传输和接收数据速率操作。相应的传输和接收数据速率可以基于相应频率，并且可以独立于包括SerDes通道112a-n的多个SerDes通道中的其他SerDes通道的数据速率。传输和接收数据速率可以是相同的数据速率。备选地，传输和接收数据速率可以是不同的数据速率。
片外参考时钟信号108可以被配置为在100MHz至156MHz的低频率范围内操作，并且片上参考时钟信号110可以被配置为在400MHz至600MHz的较高频率范围内操作。
芯片104可以是物理层设备(PHY)。每个SerDes通道112a-n可以被配置为采用相应的传输和接收数据速率来与相应的媒体访问控制器(MAC)(未示出)和外部设备(未示出)通信。相应的传输和接收数据速率可以独立于由PHY的其他SerDes通道采用的用于与其他MAC通信的数据速率而被配置。
图2是用于串行数据通信的装置201的示例实施例的框图200。装置201包括PHY204，该PHY 204包括诸如上面参考图1公开的电路102的电路(未示出)，该电路使得PHY 204的SerDes通道能够在逐通道的基础上以独立的数据速率操作。
PHY 204被配置为经由第一接口205与外部世界203(诸如外部网络或外部设备)通信。第一接口205可以是到物理介质(诸如光纤或铜缆)的接口，或者可以是无线接口或用于与外部设备通信的任何其他合适的接口。
装置201可以包括多个逻辑层媒体访问控制器(MAC)(诸如MAC 207a-n)、以及第二接口209。第二接口209可以是设置在PHY 204与多个MAC 207a-n之间的逻辑复用器或媒体独立接口(MII)。多个MAC 207a-n可以具有用于通信的相应要求，诸如用于数据速率的相应要求。多个MAC 207a-n中的每个MAC可以被配置为经由PHY 204的相应的SerDes通道(未示出)在装置201的内部总线211与外部世界203之间传递数据。根据示例实施例，这样的相应的SerDes通道可以被配置为以相应的传输和接收数据速率操作，该相应的传输和接收数据速率独立于由PHY 204的其他SerDes通道所采用的数据速率。
根据PHY 204的电路(未示出)的示例实施例，诸如上面公开的图1的电路102的示例实施例，PHY 204的每个SerDes通道(未示出)可以独立地操作并且不需要基于用于与多个MAC 207a-n中的其相应的MAC通信的公共接口要求而与任何其他SerDes通道分组。
图3是用于串行数据应用的电路302的示例实施例的框图300。电路302包括四个SerDes通道(即，SerDes通道312a-d)，以及公共(COM)块313。应当理解，这四个SerDes通道(在本文中也称为四通道模块(QLM)配置)是出于说明目的的，并且可以采用任何合适数目的SerDes通道。每个SerDes通道包括TX、RX、和frac-N PLL。例如，SerDes通道312a包括TX314a、RX 318a、和frac-N 316a。SerDes通道312b包括TX 314b、RX 318b、和frac-N 316b。SerDes通道312c包括TX 314c、RX 318c、和frac-N 316c，而SerDes通道312d包括TX 314d、RX 318d、和frac-N 316d。
每个SerDes通道还包括数字电路系统，该数字电路系统用于与相应的逻辑MAC(未示出)接口，该逻辑MAC可以通过布局布线(PNR)工具放置，并且在本文中可互换地称为PNR。例如，SerDes通道312a、312b、312c、和312d分别包括PNR 322a、322b、322c、和322d，用于与相应的逻辑MAC(未示出)接口。COM块313中包括控制电路系统，该控制电路系统包括PNR控制电路系统323，该PNR控制电路系统323可以用于控制PNR 322a、322b、322c、和322d。COM块313还包括可以是整数PLL的公共PLL 306和可以包括电路302中常见的各种电路系统的COM电路系统324。
图4是用于串行数据应用的电路402的另一示例实施例的框图400。电路402包括两个SerDes通道(即，SerDes通道412a和412b)，以及COM块413。应当理解，这两个SerDes通道(在本文中也被称为双通道模块(DLM)配置)是出于说明目的的，并且基于到MAC的实际连接性以及从COM模块413到电路402的个体SerDes通道的信号的任何分配约束，可以采用与COM模块413相组合的任何合适数目的SerDes通道。
每个SerDes通道包括TX、RX、和frac-N PLL。例如，SerDes通道412a包括TX 414a、RX 418a、和frac-N 416a，而SerDes通道412b包括TX 414b、RX 418b、和frac-N 416b。每个SerDes通道(即，SerDes通道412a和SerDes通道412b)还包括数字电路系统，该数字电路系统用于分别与相应的逻辑MAC(未示出)(即，PNR 422a和PNR 422b)接口。COM块413中包括控制电路系统，该控制电路系统可以包括可以用于控制PNR 422a和PNR 422b的PNR控件423。COM块413还包括可以是整数PLL的公共PLL 406以及可以包括电路402中常见的各种电路系统的COM电路系统424。
图5是现有技术的锁相环(PLL)530的示例实施例的电路图500。PLL 530可以由SerDes TX(未示出)使用为传出数据提供时钟，而SerDes RX(未示出)用于为传入数据提供时钟。PLL 530包括多个元件，包括(但不限于)压控振荡器(VCO)532、反馈划分器534、相位频率检测器(PFD)536、和环路滤波器(LF)538。PLL 530接收输入参考时钟(REF)540并且将其与PFD 536处的经向下划分的VCO输出542的相位相比较。在PFD 536的输出处的误差信号544由LF 538滤波以产生经滤波的输出546，该经滤波的输出546可以用于控制VCO 532，VCO532生成具有可以取决于经滤波的输出546的控制电压的输出频率的输出信号548。
LF 538可以是任何合适类型的环路滤波器，诸如积分环路滤波器，并且PFD 536可以包括电荷泵(未示出)。输出信号548的输出频率可以被配置为Fout＝N*Fref，其中N是整数值，诸如可以被组合并且输入到划分器534的整数N 550。这样，PLL 530可以被称为整数PLL。可以采用复位块552来复位PLL 530。
备选地，预定标器R(未示出)可以被配置为对参考时钟540进行向下划分，并且后定标器P(未示出)可以被配置为对输出信号548的输出频率进行向下划分。这样，输出信号548的输出频率可以替代地是Fout＝N*Fref/(R*P)，使得可以获得一些分数值。由这种PLL(称为分数PLL)生成的输出信号的稳定性与(Fref/R)/(PLL带宽)的比率密切相关。对于高性能应用，PLL带宽通常由其他考虑因素来设置，要求R＝1。后定标器P(未示出)通常被设置为固定比率，因为VCO 532可以以接近可能生成实现特定数据速率所需要的时钟的最高速率操作。后定标器P(未示出)可以用于生成输出相位。这样，在实际应用中，用于数据速率的输出信号548的频率分辨率通常由整数N来设置。
图6是图5的现有技术PLL 530(在本文中也可互换地称为合成器)的相位噪声的示例实施例的曲线图600。在曲线图600中，绘制了相位噪声658与频率偏移660的关系。曲线图600具有用于相位噪声的图，包括检测器相位噪声、VCO相位噪声、和总相位噪声的图，即分别是用于PLL 530的检测器噪声652、VCO噪声650、和总噪声654。这种相位噪声与频率偏移的关系是PLL的典型性能指标。
在曲线图600中，VCO噪声650是VCO 532的VCO相位噪声，并且检测器噪声652是PFD536的相位噪声。LF 538的LF噪声(未示出)也产生噪声，但是已经从曲线图600中扣留，以免混淆曲线图600。在示例实施例中，可以假设LF噪声(未示出)被设置得足够低，以使其在PLL530中不占优势。相对于频率偏移660，PLL 530的总PLL噪声654对应于两个噪声源(即，VCO噪声650和PFD噪声652)之和。
PFD噪声652被PLL 530低通滤波，而VCO噪声650被高通滤波。这样，PFD噪声652在低频率占优势，而VCO噪声650在高频率占优势。总PLL噪声654的积分可以被转换为总抖动，在示例实施例中，总抖动为372fs均方根(rms)。在PLL 530的示例实施例中，假设输入参考时钟信号540的频率在100-156MHz的范围内，这对于现代SerDes应用来说是典型的。为了使频率分辨率(以及因此数据速率分辨率)的挑选与参考时钟540解耦，示例实施例可以将PLL530转换成如下面关于图7所公开的分数-N合成器(在本文中也可互换地称为PLL)。
图7是分数-N(frac-N)PLL 716的示例实施例的电路图700。可以采用复位块752来复位PLL 716。frac-N PLL 716包括多个元件，包括(但不限于)压控振荡器(VCO)732、反馈划分器734、相位频率检测器(PFD)736、和环路滤波器(LF)738。frac-N PLL 716接收输入参考时钟信号(REF)740并且将其与PFD 736处的经向下划分的VCO输出742的相位相比较。PFD736的输出处的误差信号744由LF 738滤波以产生经滤波的输出746，该经滤波的输出746可以用于控制VCO 732，该VCO 732生成具有输出频率的输出信号748，该输出频率可以取决于经滤波的输出746的控制电压。LF 738可以是任何合适类型的环路滤波器，诸如积分环路滤波器，并且PFD 736可以包括电荷泵(未示出)。
在PLL 716的示例实施例中，在整数值之间调制划分值N 750，以这样的方式平均地获得分数划分值N.F 761，其中N是整数并且F是分数值。划分值N 750的调制可能引入量化噪声。示例实施例可以使用∑-Δ调制器760以随机方式调制PLL 716的划分器734，以对量化噪声进行整形，使得量化噪声被PLL 716高通滤波并且然后低通滤波。输入参考时钟信号(REF)740可以以任何合适的方式驱动∑-Δ调制器760。例如，输入参考时钟信号(REF)740可以直接或以缓冲形式762来驱动∑-Δ调制器760。此外，输入参考时钟信号(REF)740可以以其他合适的方式被反转或改变以满足PLL 716的定时余量。
图8是图7的frac-N PLL的相位噪声的示例实施例的曲线图800，其中采用二阶∑-Δ调制器作为∑-Δ调制器760。在曲线图800中，绘制了相位噪声858与频率偏移860的关系。分别绘制了∑-Δ调制器760的相位噪声(即，∑-Δ(S-D)噪声851)、以及PFD 736和VCO732的检测器噪声852和VCO噪声850、以及总噪声854。在示例实施例中，PLL输出信号748的PLL输出频率是Fout＝N.F*Fref，其中N是整数并且F是分数值。
根据示例实施例，可以改善图8的相位噪声响应，因为总相位噪声854中的主峰855是由于frac-N调制过程引起的。具体地，集成抖动从372fs rms增大到2.294ps rms。由于frac-N调制过程而产生的噪声表示为S-D噪声851，并且它之所以大，是因为划分器734的调制只能在Fref处发生，也就是说，输入参考时钟信号740的输入频率仅在100至156MHz，即，客户通常愿意提供的频率范围。这样的量化相位噪声的幅度(诸如主峰855)可以从以下等式得出：
Figure BDA0002429603360000121
在上面的等式(1)中，Δ表示量化步长(1个划分值步骤)，M是∑-Δ调制器的阶数，其中(在图8的示例实施例中，M＝2)，fref是参考频率，即输入到PLL的输入参考时钟信号740的参考频率。基于上面的等式(1)，用于减小S-D噪声751的影响的选项可以包括减小Δ，增大fref，调节M，或者执行其组合。
图9是相对于上面公开的图8的相位噪声响应的改善的相位噪声响应的示例实施例的曲线图900。在曲线图900中，绘制了相位噪声958与频率偏移960的关系。分别绘制了∑-Δ调制器760的相位噪声(即，∑-Δ(S-D)噪声951)、以及PFD 736和VCO 732的检测器噪声952和VCO噪声950、以及总噪声954。为了实现改善的相位噪声响应，减小了量化步长的幅度，即Δ。为了减小量化步长的幅度，在执行反馈选择和调制比较时，可以部分地消除量化噪声或者可以将VCO 732的子相位用作步长(使得Δ<1)。但是，这两种选项在面积和功率上都昂贵的并且有风险，因为它们依赖于相位或消除路径的匹配，因此无法保证减少量化噪声。本文中公开的示例实施例利用上面公开的等式(1)的设计以实际上移除量化噪声的影响，而无需使用任何复杂的噪声消除方法。
图10是相对于上面公开的图8的相位噪声响应的另一改善的相位噪声响应的曲线图1000。在曲线图1000中，绘制了相位噪声1058与频率偏移1060的关系。分别绘制了∑-Δ调制器760的相位噪声(即，∑-Δ(S-D)噪声)、以及PFD 736和VCO 732的检测器噪声1052和VCO噪声1050、以及总噪声1054。在图10的示例实施例中，采用三阶调制器作为∑-Δ调制器760。在图10的示例实施例中，根据上面公开的等式(1)，量化噪声已经移至较高的频率。虽然总rms抖动现在降至1.885ps，但是量化噪声仍然可能被认为是不可接受的高。
图11是其中输入频率增大到500MHz的合成器的示例实施例的相位噪声响应的曲线图1100。曲线图1100示出了相对于上面公开的图10的相位噪声响应的改善的相位噪声响应。在曲线图1100中，绘制了相位噪声1158与频率偏移1160的关系。分别绘制了∑-Δ调制器760的相位噪声(即，∑-Δ(S-D)噪声1151)、以及PFD 736和VCO 732的检测器噪声1152和VCO噪声1150、以及总噪声1154。在示例实施例中，输入参考时钟信号740的参考频率(即，输入频率Fref)增大到500MHz。
在示例实施例中，通过将量化噪声移至较高的频率来减少量化噪声，其中环路滤波器(诸如上面公开的图7的PLL 716的LF 738)在对量化噪声滤波时可能更有效。图11的示例实施例的rms抖动减小到381fs。较高的Fref可以由片上PLL生成，分别诸如图1、图3、或图4的公共PLL 106、公共PLL 306、或公共PLL 406。片上PLL可以被配置为将片外低频率参考时钟信号的频率乘以从100-156MHz范围内的频率到400-600MHz的范围内的另一频率(在本文中也称为∑-Δ参考)。
这种∑-Δ参考的确切频率并不重要。这样的频率可以被配置为使得其“足够高”以得到对量化噪声的充分抑制。这样的频率可能在400-600MHz的范围内，该频率可以从公共乘法器PLL(分别诸如图1、图3、或图4的公共PLL 106、公共PLL 306、或公共PLL 406)的所有SerDes通道容易地分布在大型裸片上。这种实施例的附加益处是，通过将SerDes通道PLL参考时钟移至较高的频率，参考时钟杂散抑制可能会较有效，因为SerDes通道PLL参考时钟现在可以被配置具有被认为是高频率的频率。
图12是用于采用高频率带外极点的frac-N PLL的相位响应的示例实施例的曲线图1200。分别绘制了∑-Δ调制器760的相位噪声(即，∑-Δ(S-D)噪声1251)、以及PFD 736和VCO 732的检测器噪声1252和VCO噪声1250、以及总噪声1254。根据示例实施例，极点可以被配置为在PLL带宽附近对闭环合成器性能具有最小的影响，也就是说，它对PLL带宽或峰值没有影响，但是在较高的偏移频率处提供附加的滤波抑制。这样，带外极点在不增加附加功率的情况下抑制了剩余量化噪声。
在图12的示例实施例中，rms抖动略微增大到390fs rms，这是由于在30MHz处存在寄生极点而导致闭环极点轻微移动的结果。这是可忽略的性能增量，并且可以进一步优化。这种寄生极点的附加益处是，它将基本上比PLL还要多的对500MHz处的任何参考杂散进行滤波。更重要的是，就抖动和相位噪声而言，这种frac-N合成器的性能现在与整数N-PLL可比较。应当理解，frac-N合成器采用分数划分值N.F，其中N是整数并且F是分数值，并且这样的frac-N合成器(即，frac-N PLL)的性能在抖动和相位噪声方面与整数N–PLL的抖动和相位噪声可比较，其中整数N-PLL采用与frac-N合成器相同的N的整数划分值。
公共PLL 106可以是具有乘法因子的整数PLL，并且该乘法因子可以被配置为抑制量化噪声的初始部分，该量化噪声通过调制多个SerDes通道112a-n的每个相应的frac-NPLL 116a-n的每个相应的划分器的每个相应划分值而被引入。多个SerDes通道112a-n的每个相应的frac-N PLL 116a-n还可以包括相应的带外寄生极点(未示出)，该相应的带外寄生极点被配置为抑制量化噪声的剩余部分。剩余部分可以相对于初始部分的偏移频率处于较高的偏移频率。初始部分和剩余部分可以被抑制在如下噪声的噪声水平以下，该噪声由芯片104上的固有的相位检测器(未示出)和压控振荡器(VCO)噪声源(未示出)生成。
每个相应的带外寄生极点(未示出)可以被配置为足够高，以不影响相应的frac-NPLL 116a-n的闭环行为。每个相应的带外寄生极点(未示出)与乘法因子的配置相组合，可以使得多个SerDes通道的每个相应的frac-N PLL的抖动和相位噪声性能与采用与相应的frac-N PLL相同的整数划分值的整数-PLL的抖动和相位噪声性能可比较，诸如上面关于图12所公开的。
图13是具有调制器的合成器的示例实施例的相位响应的曲线图1300，该调制器以低频率颤动以使其充分地随机化。分别绘制了∑-Δ调制器760的相位噪声(即，∑-Δ(S-D)噪声1351)、以及PFD 736和VCO 732的检测器噪声1352和VCO噪声1350、以及总噪声1354。这样的颤动避免了在频谱中出现分数杂散，这会转化为附加抖动。根据示例实施例，这样的颤动可以通过以下来执行：将调制器(诸如∑-Δ调制器760)的最低有效比特(LSB)耦合到高参考值或者向调制器的LSB添加足够长度的伪随机二进制序列(PRBS)。
图14是另一frac-N PLL 1416的示例实施例的电路图1400。可以采用复位块1452来复位PLL 1416。frac-N PLL 1416包括多个元件，包括(但不限于)压控振荡器(VCO)1432、反馈划分器1434、相位频率检测器(PFD)1436、和环路滤波器(LF)1438。frac-N PLL 1416接收输入参考时钟信号(REF)1440，并且将其与PFD 1436处的经向下划分的VCO输出1442的相位相比较。由LF 1438对PFD 1436的输出处的误差信号1444进行滤波，以产生经滤波的输出1446，该经滤波的输出1446可以用于控制VCO 1432，该VCO 1432生成具有输出频率的输出信号1448，该输出频率可以取决于经滤波的输出1446的控制电压。LF 1438可以是任何合适类型的环路滤波器，诸如积分环路滤波器，并且PFD 1436可以包括电荷泵(未示出)。frac-NPLL 1416还包括∑-Δ调制器1460和数字扩频轮廓生成器，即扩频时钟(SSC)模式生成器1461，可以被配置为调制合成器。
这样的调制是有用的，因为很多串行数据标准要求生成扩频时钟(SSC)。没有frac-N功能，生成SSC轮廓会变得很复杂，并且这种复杂的生成可以涉及多个VCO输出相位，或者基于多个输出相位的生成来创建此类轮廓。根据图14的示例实施例，可以直接调制frac-N PLL 1416，从而避免了这种复杂的生成。
返回图1，多个SerDes通道112a-n的每个相应的frac-N PLL 116a-n可以包括相应的划分器(未示出)和∑-Δ调制器(未示出)，诸如上面公开的图14的划分器1434和∑-Δ调制器1460。每个相应的∑-Δ调制器可以被配置为随机地调制相应的划分器的相应划分值。多个SerDes通道112a-n的每个相应的frac-N PLL 116a-n可以具有相对于相应的∑-Δ调制器的阶数较低的阶数。每个相应的frac-N PLL的阶数可以为2，并且相应的∑-Δ调制器的阶数可以为3；然而，针对每个相应的frac-N PLL和相应的∑-Δ调制器，可以采用任何合适的阶数。例如，出于实际原因，相应的∑-Δ调制器的阶数可以大于或等于1，并且每个相应的frac-N PLL的阶数可以是2阶或更高。每个相应的frac-N PLL和∑-Δ调制器的阶数可以被共同优化，以在电路102中产生最佳的相位噪声和抖动性能。电路102可以被配置为通过以下来抑制由每个相应的frac-N PLL 116a-n生成的相应调制噪声：增大相应调制噪声的频率以使得每个相应的frac-N PLL能够对相应调制噪声滤波。
图15是所模拟的PLL输出1548的示例实施例的曲线图1500。曲线图1500绘制了所模拟的PLL输出1548在时间1529上的频率1590。所模拟的PLL输出1548是根据串行ATA(高级技术附件)(SATA)规范由向下扩展的SSC轮廓(诸如上面公开的图14的frac-N PLL)调制的frac-N PLL(诸如上面公开的图14的frac-N PLL 1416)的模拟输出信号。根据示例实施例，实现了三角形的向下扩展的轮廓。应当理解，可以采用其他合适的轮廓，诸如向上扩展、中央扩展、方波等。返回图1，多个SerDes通道112a-n的每个相应的frac-N PLL 116a-n可以包括相应的扩频时钟(SSC)模式生成器，诸如上面公开的图14的SSC模式生成器1461，该SSC模式生成器可以被配置为根据相应的SSC轮廓(未示出)直接调制相应的frac-N PLL。
图16A是用于实现串行/解串器(SerDes)通道数据速率独立性的方法的示例实施例的流程图1600。该方法可以开始(1602)并且基于片外参考时钟信号从芯片上的公共锁相环(PLL)产生片上参考时钟信号(1604)，该片外参考时钟信号在芯片外部被生成。片上参考时钟信号可以相对于片外参考时钟信号在频率上较高。该方法可以将片上参考时钟信号分配给多个串行/解串器(SerDes)通道的每个相应的分数-N(frag-N)PLL，每个SerDes通道包括相应的传输器、接收器、和frac-N PLL(1606)。该方法可以基于所分配的片上参考时钟信号从每个相应的frac-N PLL生成具有相应频率的相应输出时钟信号(1608)。该方法可以以相应的传输和接收数据速率来操作每个SerDes通道的每个相应的传输器和接收器(1610)，该相应的传输和接收数据速率可以基于相应频率并且可以独立于多个SerDes通道中的其他SerDes通道的数据速率，并且该方法此后在示例实施例中结束(1612)。
图16B是用于实现SerDes通道数据速率独立性(1653)的方法的另一示例实施例的流程图1650。该方法可以开始(1652)并且获得在诸如上面参考图1公开的SerDes通道中采用的用于frac-N PLL的frac-N PLL性能的基线。该方法可以检查是否期望SerDes通道数据速率独立性(1656)。如果否，则该方法此后在示例实施例中结束(1664)。然而，如果期望SerDes通道数据速率独立性，则该方法可以添加∑-Δ(即，∑Δ)调制器(1658)，诸如上面分别参考图7和图14公开的∑-Δ调制器760或∑-Δ调制器1460。
该方法可以检查frac-N PLL的性能是否与采用与frac-N PLL相同的整数划分值的整数PLL的性能可比较(1660)。如果性能可比较，则该方法此后在示例实施例中结束(1664)。然而，如果性能不可比较，则该方法可以关于以下来执行共同优化方法(1662)：(i)分配给frac-N PLL的片上参考时钟信号的频率的片上频率参考值(Fref)，诸如上面公开的图1的片上参考时钟信号110，(ii)∑-Δ调制器的阶数，以及(iii)带外极点。例如，共同优化方法(1662)可以增加片上频率参考值，增加∑-Δ调制器的阶数，或者增加带外极点，或者其组合。在共同优化方法(1662)之后，该方法可以再次检查frac-N PLL的性能是否与采用与frac-N PLL相同的整数划分值的整数PLL的性能可比较(1660)。
如果是，则该方法此后在示例实施例中结束(1664)。如果否，则该方法可以再次采用优化方法(1662)。这样，方法(1653)可以迭代优化环路1651，迭代地执行优化方法(1662)，直到frac-N PLL的性能与采用与frac-N PLL相同的整数划分值的整数PLL的性能可比较，实现SerDes通道相对于其他SerDes通道的数据速率独立性。通过识别在挑选到frac-N PLL的输入频率、∑-Δ调制器的阶数(即，∑Δ)、和带外极点之间的权衡，量化噪声对frac-N PLL性能的影响可以在采用frac-N PLL的同时被最小化或消除。
应当理解，方法(1653)可以从SerDes通道到通道采用，或者用于单个通道，并且应用于多个SerDes通道。例如，可以将被确定为优化环路1651的结果的frac-N PLL的输入频率、∑-Δ调制器(即，∑Δ)的阶数、和带外极点的选择应用于诸如上面公开的图1的电路102的电路的所有SerDes通道。这样的选择可以基于电路需要支持的所有数据速率。
备选地，可以在任何给定SerDes通道中采用片上频率参考值的本地分频，并且每个SerDes通道可以采用独立于对其他SerDes通道所做的选择的、针对给定SerDes通道选择的其相应的∑-Δ调制器的相应阶数和相应的带外极点。诸如功率和性能要求的因素可能会影响对可以采用的到frac-N PLL的输入频率、∑-Δ调制器(即，∑Δ)的阶数、和带外极点的选择。
尽管已经具体地示出和描述了示例实施例，但是本领域技术人员将理解，在不脱离所附权利要求所涵盖的实施例的范围的情况下，可以在形式和细节上进行各种改变。

Claims (22)

1.一种用于串行数据应用的芯片上的电路，所述电路包括：
公共锁相环(PLL)，所述公共PLL被配置为接收片外参考时钟信号并且产生片上参考时钟信号，所述片外参考时钟信号在所述芯片外部被生成，所述片上参考时钟信号相对于所述片外参考时钟信号在频率上较高；以及
多个串行器/解串器(SerDes)通道，每个SerDes通道包括相应的传输器、接收器、和分数-N(frac-N)PLL，所述片上参考时钟信号被分配给每个相应的frac-N PLL以用于生成具有相应频率的相应输出时钟信号，每个SerDes通道的所述相应的传输器和接收器被配置为以相应的传输和接收数据速率操作，所述相应的传输和接收数据速率基于所述相应频率并且独立于所述多个SerDes通道中的其他SerDes通道的数据速率。
2.根据权利要求1所述的电路，其中所述片外参考时钟信号被配置为在100MHz至156MHz的低频率范围内操作，并且所述片上参考时钟信号被配置为在400MHz至600MHz的较高频率范围内操作。
3.根据权利要求1所述的电路，其中所述电路被配置为通过以下来抑制由每个相应的frac-N PLL生成的相应调制噪声：增大所述相应调制噪声的频率以使得每个相应的frac-NPLL能够对所述相应调制噪声滤波。
4.根据权利要求1所述的电路，其中所述多个SerDes通道的每个相应的frac-N PLL包括相应的划分器和∑-Δ调制器，每个相应的∑-Δ调制器被配置为随机地调制所述相应的划分器的相应划分值。
5.根据权利要求4所述的电路，其中所述公共PLL是具有乘法因子的整数PLL，并且所述乘法因子被配置为抑制量化噪声的初始部分，所述量化噪声通过调制所述多个SerDes通道的每个相应的frac-N PLL的每个相应的划分器的每个相应划分值而被引入。
6.根据权利要求5所述的电路，其中所述多个SerDes通道的每个相应的frac-N PLL还包括相应的带外寄生极点，所述相应的带外寄生极点被配置为抑制所述量化噪声的剩余部分，所述剩余部分相对于所述初始部分的偏移频率处于较高的偏移频率，所述初始部分和所述剩余部分被抑制在如下噪声的噪声水平以下，所述噪声由所述芯片上的固有的相位检测器和压控振荡器(VCO)噪声源生成。
7.根据权利要求5所述的电路，其中所述整数PLL是第一整数PLL，并且每个相应的带外寄生极点被配置为足够高以不影响所述相应的frac-N PLL的闭环行为，并且其中每个相应的带外寄生极点与所述乘法因子的配置相组合，使得所述多个SerDes通道的每个相应的frac-N PLL的抖动和相位噪声性能与第二整数PLL的抖动和相位噪声性能可比较，所述第二整数PLL采用与所述相应的frac-N PLL相同的整数划分值。
8.根据权利要求4所述的电路，其中所述多个SerDes通道的每个相应的frac-N PLL具有相对于所述相应的∑-Δ调制器的阶数较低的阶数。
9.根据权利要求8所述的电路，其中每个相应的frac-N PLL的所述阶数为2，并且所述相应的∑-Δ调制器的所述阶数为3。
10.根据权利要求1所述的电路，其中所述多个SerDes通道的每个相应的frac-N PLL包括相应的扩频时钟(SSC)模式生成器，所述相应的扩频时钟(SSC)模式生成器被配置为根据相应的SSC轮廓来直接调制所述相应的frac-N PLL。
11.根据权利要求1所述的电路，其中：
所述芯片是物理层设备(PHY)；
每个SerDes通道被配置为采用所述相应的传输和接收数据速率与相应的媒体访问控制器(MAC)通信；以及
所述相应的传输和接收数据速率独立于由所述PHY的其他SerDes通道采用的用于与其他MAC通信的数据速率而被配置。
12.一种用于实现串行/解串器(SerDes)通道数据速率独立性的方法，所述方法包括：
基于在芯片外部生成的片外参考时钟信号从所述芯片上的公共锁相环(PLL)产生片上参考时钟信号，所述片上参考时钟信号相对于所述片外参考时钟信号在频率上较高；以及
将所述片上参考时钟信号分配给多个SerDes通道的每个相应的分数-N(frag-N)PLL，所述多个SerDes通道每个包括相应的传输器、接收器、和frac-N PLL；
基于所分配的所述片上参考时钟信号从每个相应的frac-N PLL生成具有相应频率的相应输出时钟信号；以及
以相应的传输和接收数据速率来操作每个SerDes通道的每个相应的传输器和接收器，所述相应的传输和接收数据速率基于所述相应频率并且独立于所述多个SerDes通道中的其他SerDes通道的数据速率。
13.根据权利要求12所述的方法，还包括：在100MHz至156MHz的低频率范围内操作所述片外参考时钟信号，并且在400MHz至600MHz的较高频率范围内操作所述片上参考时钟信号。
14.根据权利要求12所述的方法，还包括通过以下来抑制由每个相应的frac-N PLL生成的相应调制噪声：增大所述相应调制噪声的频率以使得每个相应的frac-N PLL能够对所述相应调制噪声滤波。
15.根据权利要求12所述的方法，其中所述多个SerDes通道的每个相应的frac-N PLL包括相应的划分器和∑-Δ调制器，并且其中所述方法还包括：采用每个相应的∑-Δ调制器来随机地调制所述相应的划分器的相应划分值。
16.根据权利要求15所述的方法，其中所述公共PLL是具有乘法因子的整数PLL，并且所述方法还包括：配置所述乘法因子以抑制量化噪声的初始部分，所述量化噪声通过调制所述多个SerDes通道的每个相应的frac-N PLL的每个相应的划分器的每个相应划分值而被引入。
17.根据权利要求16所述的方法，其中所述多个SerDes通道的每个相应的frac-N PLL还包括相应的带外寄生极点，并且其中所述方法还包括：配置每个相应的带外寄生极点以抑制所述量化噪声的剩余部分，所述剩余部分相对于所述初始部分的偏移频率处于较高的偏移频率，所述初始部分和所述剩余部分被抑制在如下噪声的噪声水平以下，所述噪声由所述芯片上的固有的相位检测器和压控振荡器(VCO)噪声源生成。
18.根据权利要求16所述的方法，其中所述整数PLL是第一整数PLL，并且配置每个相应的带外寄生极点包括：将每个相应的带外寄生极点配置为足够高以不影响所述相应的frac-N PLL的闭环行为，并且其中每个相应的带外寄生极点与所述乘法因子的配置相组合，使得所述多个SerDes通道的每个相应的frac-N PLL的抖动和相位噪声性能与第二整数PLL的抖动和相位噪声性能可比较，所述第二整数PLL采用与所述相应的frac-N PLL相同的整数划分值。
19.根据权利要求15所述的方法，还包括：将所述多个SerDes通道的每个相应的frac-NPLL配置为具有相对于所述相应的∑-Δ调制器的阶数较低的阶数。
20.根据权利要求19所述的方法，其中每个相应的frac-N PLL的所述阶数为2，并且所述相应的∑-Δ调制器的所述阶数为3。
21.根据权利要求12所述的方法，其中所述多个SerDes通道的每个相应的frac-N PLL包括相应的扩频时钟(SSC)模式生成器，并且所述方法还包括：配置每个相应的SSC模式生成器以根据相应的SSC轮廓来直接调制所述相应的frac-N PLL。
22.根据权利要求12所述的方法，其中所述芯片是物理层设备(PHY)，并且所述方法还包括：配置每个SerDes通道以采用相应的传输和接收数据速率来与相应的媒体访问控制器(MAC)通信，并且独立于由所述PHY的其他SerDes通道采用的用于与其他MAC通信的数据速率来配置所述相应的传输和接收数据速率。
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