KR20200066323A - 레인별 데이터레이트 독립된 직렬화기/병렬화기 (serdes) 레인들 - Google Patents

레인별 데이터레이트 독립된 직렬화기/병렬화기 (serdes) 레인들 Download PDF

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Abstract

회로 및 방법은 PHY (physical layer device) 의 복수의 직렬화기/병렬화기 (SerDes) 데이터 레인들로 하여금 레인 별로 (from lane to lane) 독립된 광범위한 다양화된 데이터 레이트들에 걸쳐 동작하게 한다. 복수의 SerDes 데이터 레인들은 서로 독립된 데이터 레이트들에서 동작할 수도 있다. 단일 저 주파수 클록이 PHY로 입력된다. 단일 저 주파수 클록의 주파수가 보다 고 주파수 클록을 생성하도록 PHY 상의 공통 인티저-N PLL (phase-locked loop) 을 통해 상승된다. SerDes 데이터 레인들 각각은 보다 고 주파수 클록을 채용하는, 프랙셔널-N PLL로서 독립적으로 동작된다. 공통 인티저-N PLL의 사용은 프랙셔널-N PLL들의 변조 잡음으로 하여금 변조 잡음의 레벨이 필터링되는 보다 고 주파수들로 변조 잡음을 이동시킴으로써 억제되게 하여, 고 위험 잡음 소거 기법들의 사용을 방지한다.

Description

레인별 데이터레이트 독립된 직렬화기/병렬화기 (SERDES) 레인들
관련 출원
본 출원은 2017년 9월 29일 출원된 미국 특허 출원번호 제 15/721,334 호의 계속 출원이다. 상기 출원의 전체 교시들은 본 명세서에 참조로서 인용된다.
물리 계층 디바이스들 (PHYs : Physical layer devices) 은 복수의 직렬화기/병렬화기 (SerDes) 레인들을 포함할 수도 있다. SerDes 레인 각각은 직렬화기 블록 및 병렬화기 블록을 포함할 수도 있다. 직렬화기 블록은 일반적으로 병렬 포맷으로부터 직렬 포맷으로 데이터를 변환한다. 병렬화기 블록은 일반적으로 직렬 포맷으로부터 병렬 포맷으로 데이터를 변환한다.
예시적인 실시예에 따라, 직렬 데이터 애플리케이션들을 위한 온 칩 회로 (circuit on a chip) 는 공통 PLL (phase-locked loop) 을 포함할 수도 있다. 공통 PLL은 칩 외부에서 생성된 오프-칩 (off-chip) 기준 클록 신호를 수신하고 온-칩 (on-chip) 기준 클록 신호를 생성하도록 구성될 수도 있다. 온-칩 기준 클록 신호는 오프-칩 기준 클록 신호에 대해 주파수가 보다 높을 수도 있다. 회로는 각각의 송신기, 수신기, 및 프랙셔널-N (fractional-N: frac-N) PLL로 각각 구성된 복수의 직렬화기/병렬화기 (SerDes) 레인들을 포함할 수도 있다. 온-칩 기준 클록 신호는 각각의 주파수로 각각의 출력 클록 신호를 생성하는데 사용하기 위해 각 하나하나의 (each respective) frac-N PLL에 분배될 수도 있다. SerDes 레인 각각의 각각의 송신기 및 수신기는 각각의 송신 데이터 레이트 및 수신 데이터 레이트로 동작하도록 구성될 수도 있다. 각각의 송신 데이터 레이트 및 수신 데이터 레이트는 각각의 주파수에 기초할 수도 있고 복수의 SerDes 레인들의 다른 SerDes 레인들의 데이터 레이트들에 독립적일 수도 있다.
오프-칩 기준 클록 신호는 100 ㎒ 내지 156 ㎒의 저 주파수 범위에서 동작하도록 구성되고 그리고 온-칩 기준 클록 신호는 400 ㎒ 내지 600 ㎒의 보다 고 주파수 범위에서 동작하도록 구성될 수도 있다.
회로는 각 하나하나의 frac-N PLL에 의해 생성된 각각의 변조 잡음을, 각 하나하나의 frac-N PLL로 하여금 각각의 변조 잡음을 필터링하게 하도록 각각의 변조 잡음의 주파수를 상승시킴으로써, 억제시키도록 구성될 수도 있다.
복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 디바이더 및 시그마-델타 변조기로 구성될 수도 있다. 각 하나하나의 시그마-델타 변조기는 각각의 디바이더의 각각의 나누는 값 (divide value) 을 랜덤하게 변조하도록 구성될 수도 있다.
공통 PLL은 배율 (multiplying factor) 을 갖는 인티저 (integer) PLL일 수도 있고 배율은 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 각 하나하나의 디바이더의 각 하나하나의 나누는 값을 변조함으로써 도입된 양자화 잡음의 초기 부분을 억제하도록 구성될 수도 있다.
복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 양자화 잡음의 나머지 부분을 억제하도록 구성된 각각의 대역 외 기생 폴 (out-of-band parasitic pole) 로 더 구성될 수도 있다. 나머지 부분은 초기 부분의 오프셋 주파수들에 대해 보다 높은 오프셋 주파수들에 있을 수도 있다. 초기 부분 및 나머지 부분은 칩 상의 고유의 위상 검출기 및 VCO (voltage controlled oscillator) 잡음 소스들로부터 생성된 잡음의 잡음 레벨 이하로 억제될 수도 있다.
인티저 PLL은 제 1 인티저 PLL일 수도 있고 각 하나하나의 대역 외 기생 폴은 각각의 frac-N PLL의 폐루프 거동에 영향을 주지 않게 충분히 높게 구성될 수도 있다. 각 하나하나의 대역 외 기생 폴은 배율의 구성과 조합하여 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 지터 (jitter) 및 위상 잡음 성능을 각각의 frac-N PLL과 동일한 인티저의 나누는 값을 채용하는 제 2 인티저 PLL의 지터 및 위상 잡음 성능에 비등하게 할 (comparable) 수도 있다.
복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 시그마-델타 변조기의 차수 (order) 에 상대적으로 보다 낮은 차수를 가질 수도 있다.
각 하나하나의 frac-N PLL의 차수는 2이고 각각의 시그마-델타 변조기의 차수는 3일 수도 있다.
복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 SSC 프로파일에 따라, 각각의 frac-N PLL을 직접 변조하도록 구성된 각각의 SSC (spread spectrum clock) 패턴 생성기로 구성될 수도 있다.
칩은 물리 계층 디바이스 (PHY : physical layer device) 일 수도 있다. SerDes 레인 각각은 각각의 MAC (media access controller) 와 통신하기 위해 각각의 송신 데이터 레이트 및 수신 데이터 레이트를 채용하도록 구성될 수도 있다. 각각의 송신 데이터 레이트 및 수신 데이터 레이트는 다른 MAC들과 통신하기 위해 PHY의 다른 SerDes 레인들에 의해 채용된 데이터 레이트들과 독립적으로 구성될 수도 있다.
또 다른 예시적인 실시예에 따라, 방법은 칩 외부에서 생성된 오프-칩 기준 클록 신호에 기초하여 칩 상의 공통 PLL (phase-locked loop) 로부터 온-칩 기준 클록 신호를 생성하는 단계를 포함할 수도 있다. 온-칩 기준 클록 신호는 오프-칩 기준 클록 신호에 상대적으로 보다 높은 주파수일 수도 있다. 방법은 복수의 SerDes 레인들의 온-칩 기준 클록 신호를 각각의 송신기, 수신기, 및 frac-N PLL로 각각 구성된 각 하나하나의 frac-N PLL로 분배하는 단계를 포함할 수도 있다. 방법은 분배된 온-칩 기준 클록 신호에 기초하여 각 하나하나의 frac-N PLL로부터 각각의 주파수를 갖는 각각의 출력 클록 신호를 생성하는 단계를 포함할 수도 있다. 방법은 각각의 주파수에 기초하고 복수의 SerDes 레인들의 다른 SerDes 레인들의 데이터 레이트들에 독립적일 수도 있는 각각의 송신 데이터 레이트 및 수신 데이터 레이트로 SerDes 레인 각각의 각 하나하나의 송신기 및 수신기를 동작시키는 단계를 포함할 수도 있다.
방법은 100 ㎒ 내지 156 ㎒의 저 주파수 범위에서 오프-칩 기준 클록 신호를 동작시키는 단계 및 400 ㎒ 내지 600 ㎒의 보다 고 주파수 범위에서 온-칩 기준 클록 신호를 동작시키는 단계를 더 포함할 수도 있다.
방법은 각 하나하나의 frac-N PLL에 의해 생성된 각각의 변조 잡음을, 각 하나하나의 frac-N PLL로 하여금 각각의 변조 잡음을 필터링하게 하도록 각각의 변조 잡음의 주파수를 상승시킴으로써, 억제시키는 단계를 포함할 수도 있다.
복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 디바이더 및 시그마-델타 변조기로 구성될 수도 있다. 방법은 각각의 디바이더의 각각의 나누는 값을 랜덤하게 변조하도록 각 하나하나의 시그마-델타 변조기를 채용하는 단계를 더 포함할 수도 있다.
공통 PLL은 배율을 갖는 인티저 PLL일 수도 있고, 방법은 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 각 하나하나의 디바이더의 각 하나하나의 나누는 값을 변조함으로써 도입된 양자화 잡음의 초기 부분을 억제하도록 배율을 구성하는 단계를 더 포함할 수도 있다.
복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 대역 외 기생 폴로 더 구성될 수도 있고, 방법은 양자화 잡음의 나머지 부분을 억제하도록 각각의 대역 외 기생 폴을 구성하는 단계를 더 포함할 수도 있다. 나머지 부분은 초기 부분의 오프셋 주파수들에 대해 보다 높은 오프셋 주파수들에 있을 수도 있다. 초기 부분 및 나머지 부분은 칩 상의 고유의 위상 검출기 및 VCO 잡음 소스들로부터 생성된 잡음의 잡음 레벨 이하로 억제될 수도 있다.
인티저 PLL은 제 1 인티저 PLL일 수도 있고, 그리고 각 하나하나의 대역 외 기생 폴을 구성하는 단계는 각각의 frac-N PLL의 폐루프 거동에 영향을 주지 않게 충분히 높도록 각 하나하나의 대역 외 기생 폴을 구성하는 단계를 포함할 수도 있다. 각 하나하나의 대역 외 기생 폴은 배율의 구성과 조합하여 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 지터 및 위상 잡음 성능을 각각의 frac-N PLL과 동일한 인티저의 나누는 값을 채용하는 제 2 인티저 PLL의 지터 및 위상 잡음 성능에 비등하게 할 수도 있다.
방법은 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL을 각각의 시그마-델타 변조기의 차수에 상대적으로 보다 낮은 차수를 갖도록 구성하는 단계를 더 포함할 수도 있다. 각 하나하나의 frac-N PLL의 차수는 2일 수도 있고 각각의 시그마-델타 변조기의 차수는 3일 수도 있다.
복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 SSC 패턴 생성기로 구성될 수도 있고, 그리고 방법은 각각의 SSC 프로파일에 따라, 각각의 frac-N PLL을 직접 변조하도록 각 하나하나의 SSC 패턴 생성기를 구성하는 단계를 더 포함할 수도 있다.
칩은 PHY일 수도 있고, 그리고 방법은 각각의 MAC와 통신하기 위해 각각의 송신 데이터 레이트 및 수신 데이터 레이트를 채용하도록 SerDes 레인 각각을 구성하는 단계; 및 다른 MAC들과 통신하기 위해 PHY의 다른 SerDes 레인들에 의해 채용된 데이터 레이트들과 독립적으로 각각의 송신 데이터 레이트 및 수신 데이터 레이트를 구성하는 단계를 더 포함할 수도 있다.
본 명세서에 개시된 예시적인 실시예들은 방법, 장치, 시스템 또는 프로그램 코드들이 수록된 컴퓨터 판독가능 매체의 형태로 구현될 수도 있다는 것이 이해될 것이다.
전술한 바는 상이한 도면들에 전반에서 유사한 참조 번호들이 동일한 부분들을 참조하는, 첨부된 도면들에 예시된 바와 같이, 이하의 예시적인 실시예들의 보다 구체적인 기술로부터 자명해질 것이다. 도면들은 스케일대로 도시될 필요가 없고, 대신 실시예들을 예시할 때 강조된다.
도 1은 직렬 데이터 애플리케이션들을 위한 온 칩 회로의 예시적인 실시예의 블록도이다.
도 2는 직렬 데이터 애플리케이션들을 위한 장치의 예시적인 실시예의 블록도이다.
도 3은 직렬 데이터 애플리케이션들을 위한 회로의 예시적인 실시예의 블록도이다.
도 4는 직렬 데이터 애플리케이션들을 위한 회로의 또 다른 예시적인 실시예의 블록도이다.
도 5는 종래기술의 PLL의 예시적인 실시예의 회로도이다.
도 6은 도 5의 종래기술의 PLL의 위상 잡음의 예시적인 실시예의 그래프이다.
도 7은 프랙셔널-N (frac-N) PLL의 예시적인 실시예의 회로도이다.
도 8은 2 차 시그마-델타 변조기를 갖는 도 7의 frac-N PLL의 위상 잡음의 예시적인 실시예의 그래프이다.
도 9는 도 8의 위상 잡음 응답에 대해 개선된 위상 잡음 응답의 예시적인 실시예의 그래프이다.
도 10은 도 8의 위상 잡음 응답에 대해 또 다른 개선된 위상 잡음 응답의 그래프이다.
도 11은 입력 주파수가 500 ㎒로 상승되는 합성기의 예시적인 실시예의 위상 잡음 응답의 그래프이다.
도 12는 고 주파수, 대역 외 폴을 채용하는 frac-N PLL에 대한 위상 응답의 예시적인 실시예의 그래프이다.
도 13은 충분히 랜덤화되도록 저 주파수에서 디더링되는 (dither) 변조기를 갖는 합성기의 예시적인 실시예의 위상 응답의 그래프 (1300) 이다.
도 14는 또 다른 frac-N PLL의 예시적인 실시예의 회로도이다.
도 15는 시뮬레이팅된 PLL 출력의 예시적인 실시예의 그래프이다.
도 16a는 직렬화기/병렬화기 (SerDes) 레인 데이터레이트 독립을 달성하기 위한 방법의 예시적인 실시예의 흐름도이다.
도 16b는 SerDes 레인 데이터레이트 독립을 달성하기 위한 방법의 또 다른 예시적인 실시예의 흐름도이다.
예시적인 실시예들의 기술은 다음과 같다.
직렬 데이터 애플리케이션들에서, 광범위한 데이터 레이트들 및 직렬 프로토콜들을 통해 동작하는 PHY (physical layer device) 의 직렬화기/병렬화기 (SerDes) 레인들 (또한 본 명세서에서 SerDes 데이터 레인들로서 상호교환가능하게 참조됨) 을 갖는 것이 유용할 수도 있다. 이에 더하여, 외부 컴포넌트들에 연결시 최대 유연성을 위해, 동일한 제조사 실리콘을 사용하는 동안 특정한 애플리케이션 또는 보드 설계를 위해 특정한 프로토콜과 통신하도록 PHY가 칩 시동시 프로그래밍될 수 있도록 복수의 논리 계층 MAC들 (media access controllers) 로의 PHY 접속을 갖는 것이 또한 유용할 수도 있다. 이와 같이, 광범위한 동작 주파수들 및 프로토콜 요건들에 걸치도록 구성된 SerDes 레인들을 갖는 PHY가 유용할 수도 있다.
PHY 내에서, 또한 본 명세서에서 SerDes 데이터 레인들로서 상호교환가능하게 참조되는, 복수의 SerDes 레인들이 외부 디바이스들과 통신하도록 구성될 수도 있다. SerDes 레인들은 이러한 통신을 인에이블하기 위해 송신기 (TX) 및 수신기 (RX) 로 주로 구성될 수도 있다. 본 명세서에 개시된 실시예들은 PHY의 복수의 SerDes 데이터 레인들로 하여금 SerDes 데이터 레인들에 제공될 클록 신호에 대한 클록 요건들에 대해 어려운 제약들을 두지 않고 레인별로 (from lane to lane) 광범위한 다각적인 데이터 레이트들에 걸쳐 동작하게 한다. 예시적인 실시예는 PHY를 채용하는 고객을 이들의 설계가 이러한 어려운 제약들에 부착되는 것으로부터 해방한다. 예를 들어, 고객은 이들의 설계에 용이하게 이용가능한 저 주파수 클록 신호들을 채용할 수도 있고, 그렇지 않으면 PHY에 의해 요청될 수도 있는, 고 주파수 클록 신호를 생성해야 하는 것으로부터 해방된다.
예시적인 실시예에 따라, SerDes 레인 각각은 단일 저 주파수 기준 클록 신호 입력에 기초하여 서로 완전히 독립된 데이터 레이트로 동작할 수도 있다. 이러한 레인별 데이터레이트 독립을 달성하는 것은 프랙셔널-N (frac-N) 주파수 합성기로서 SerDes 레인 각각을 동작시킴으로써 그리고 단일 저 주파수 기준 클록 신호 입력의 주파수를 상승시키기 위한 주파수 설정 PLL (phase locked loop) 로서 PHY 상의 공통 PLL 을 사용함으로써 가능할 수도 있다.
주파수 설정 PLL의 사용은 기술 분야에 존재하는 모든 고위험 양자화 잡음 소거 기법들을 수행해야 하는 것을 방지하고 보다 고주파수들로 frac-N 잡음을 이동시킴으로써 frac-N 변조 잡음을 억제하는 부가적인 이점을 제공하고, 이러한 잡음은 frac-N PLL에 의해 필터링될 수도 있다. 프랙셔널 변조기의 예시적인 실시예들은, PLL 루프 역학들, 및 부가적인 PLL 필터링 폴들은 frac-N 변조 잡음의 레벨로 하여금, 이하에 더 개시된 바와 같이, frac-N PLL의 위상 잡음 및 지터가 인티저-N PLL과 동일하게 나타나는, 점으로 억제되게 할 수도 있다.
도 1은 직렬 데이터 애플리케이션들을 위한 칩 (104) 상의 회로 (102) 의 예시적인 실시예의 블록도 (100) 이다. 회로 (102) 는 공통 PLL (106) 을 포함한다. 공통 PLL (106) 은 칩 (104) 외부에서 생성된 오프-칩 기준 클록 신호 (108) 를 수신하고 온-칩 기준 클록 신호 (110) 를 생성하도록 구성된다. 온-칩 기준 클록 신호 (110) 는 오프-칩 기준 클록 신호 (108) 에 대해 주파수에서 보다 높다. 회로 (102) 는 복수의 직렬화기/병렬화기 (SerDes) 레인들, 즉, 임의의 적합한 수의 SerDes 레인들일 수도 있는, SerDes 레인들 (112a 내지 112n) 을 포함한다. SerDes 레인들 (112a 내지 112n) 각각은 각각의 송신기, 수신기, 및 프랙셔널-N (frac-N) PLL, 예컨대 SerDes 레인들 (112a 내지 112n) 의 송신기들 (114a 내지 114n), 수신기들 (118a 내지 118n), 및 frac-N PLL들 (116a 내지 116n) 각각으로 구성된다. 온-칩 기준 클록 신호 (110) 는 각각의 출력 클록 신호, 즉, 각각, 각각의 주파수와 연관되는, frac-N PLL들 (116a 내지 116n) 의 클록 신호들 (120a 내지 120n) 의 출력 생성시 사용하기 위한 각 하나하나의 frac-N PLL, 즉, frac-N PLL들 (116a 내지 116n) 로 분배된다. SerDes 레인 각각의 각각의 송신기 및 수신기, 예컨대 SerDes 레인들 (112a 내지 112n) 의 각각의 송신기들 (114a 내지 114n) 및 수신기들 (118a 내지 118n) 각각은 각각의 송신 데이터 레이트 및 수신 데이터 레이트에서 동작하도록 구성될 수도 있다. 각각의 송신 데이터 레이트 및 수신 데이터 레이트는 각각의 주파수에 기초할 수도 있고 SerDes 레인들 (112a 내지 112n) 을 포함하는 복수의 SerDes 레인들의 다른 SerDes 레인들의 데이터 레이트들에 독립적일 수도 있다. 송신 데이터 레이트 및 수신 데이터 레이트는 동일한 데이터 레이트일 수도 있다. 대안적으로, 송신 데이터 레이트 및 수신 데이터 레이트는 상이한 데이터 레이트들일 수도 있다.
오프-칩 기준 클록 신호 (108) 는 100 ㎒ 내지 156 ㎒의 저 주파수 범위에서 동작하도록 구성될 수도 있고 온-칩 기준 클록 신호 (110) 는 400 ㎒ 내지 600 ㎒의 보다 고 주파수 범위에서 동작하도록 구성될 수도 있다.
칩 (104) 은 PHY (physical layer device) 일 수도 있다. SerDes 레인 (112a 내지 112n) 각각은 각각의 MAC (media access controller) (미도시) 및 외부 디바이스들 (미도시) 과 통신하기 위해 각각의 송신 데이터 레이트 및 수신 데이터 레이트를 채용하도록 구성될 수도 있다. 각각의 송신 데이터 레이트 및 수신 데이터 레이트는 다른 MAC들과 통신하기 위해 PHY의 다른 SerDes 레인들에 의해 채용된 데이터 레이트들에 독립적으로 구성될 수도 있다.
도 2는 직렬 데이터 통신들을 위한 장치 (201) 의 예시적인 실시예의 블록도 (200) 이다. 장치 (201) 는 예컨대 PHY (204) 의 SerDes 레인들로 하여금 레인별 기준으로 독립적인 데이터 레이트들에서 동작하게 하는, 도 1을 참조하여 상기 개시된 회로 (102) 와 같은, 회로 (미도시) 로 구성되는, PHY (204) 를 포함한다.
PHY (204) 는 제 1 인터페이스 (205) 를 통해, 외부 네트워크 또는 외부 디바이스와 같은, 외부 세계 (203) 와 통신하도록 구성된다. 제 1 인터페이스 (205) 는 광 섬유 또는 구리 케이블과 같은 물리적 매체로의 인터페이스일 수도 있고, 또는 무선 인터페이스 또는 외부 디바이스들과 통신하기 위한 임의의 다른 적합한 인터페이스일 수도 있다.
장치 (201) 는 복수의 논리 계층 MAC들 (207a 내지 207n) 과 같은, MAC들 및 제 2 인터페이스 (209) 를 포함할 수도 있다. 제 2 인터페이스 (209) 는 복수의 MAC들 (207a 내지 207n) 을 갖는 PHY (204) 사이에 배치된 논리적 멀티플렉서 또는 MII (media independent interface) 일 수도 있다. 복수의 MAC들 (207a 내지 207n) 은 데이터 레이트들에 대한 각각의 요건들과 같은, 통신을 위한 각각의 요건들을 가질 수도 있다. 복수의 MAC들 (207a 내지 207n) 의 MAC 각각은 PHY (204) 의 각각의 SerDes 레인 (미도시) 을 통해 장치 (201) 의 내부 버스 (211) 와 외부 세계 (203) 사이에서 데이터를 전달하도록 구성될 수도 있다. 예시적인 실시예에 따라, 이러한 각각의 SerDes 레인들은 PHY (204) 의 다른 SerDes 레인들에 의해 채용된 데이터 레이트들에 독립적인, 각각의 송신 데이터 레이트 및 수신 데이터 레이트에서 동작하도록 구성될 수도 있다.
상기 개시된 도 1의 회로 (102) 의 예시적인 실시예와 같은, PHY (204) 의 회로 (미도시) 의 예시적인 실시예에 따라, PHY (204) 의 SerDes 레인 (미도시) 각각은 독립적으로 동작할 수도 있고 복수의 MAC들 (207a 내지 207n) 의 각각의 MAC와 통신하기 위한 공통 인터페이스 요건에 기초하여 임의의 다른 SerDes 레인과 그룹화될 필요는 없다.
도 3은 직렬 데이터 애플리케이션들을 위해 회로 (302) 의 예시적인 실시예의 블록도 (300) 이다. 회로 (302) 는 공통 (COM) 블록 (313) 과 함께, 4 개의 SerDes 레인들, 즉, SerDes 레인들 (312a 내지 312d) 을 포함한다. QLM (quad lane module) 구성으로서 본 명세서에서 또한 참조되는, 4 개의 SerDes 레인들은 예시적인 목적들을 위한 것이고, 임의의 적합한 수의 SerDes 레인들이 채용될 수도 있다는 것이 이해되어야 한다. SerDes 레인 각각은 TX, RX, 및 frac-N PLL을 포함한다. 예를 들어, SerDes 레인 (312a) 은 TX (314a), RX (318a), 및 frac-N (316a) 을 포함한다. SerDes 레인 (312b) 은 TX (314b), RX (318b), 및 frac-N (316b) 을 포함한다. SerDes 레인 (312c) 은 TX (314c), RX (318c), 및 frac-N (316c) 을 포함하는 한편, SerDes 레인 (312d) 은 TX (314d), RX (318d), 및 frac-N (316d) 을 포함한다.
SerDes 레인 각각은 PNR (place and route) 툴들에 의해 배치될 수도 있는 각각의 논리적 MAC (미도시) 와 인터페이싱하기 위한 디지털 회로를 더 포함하고 본 명세서에서 PNR로서 상호교환가능하게 지칭된다. 예를 들어, SerDes 레인들 (312a, 312b, 312c, 및 312d) 은 각각의 논리적 MAC들 (미도시) 에 인터페이싱하기 위해, PNR (322a, 322b, 322c, 및 322d) 을 각각 포함한다. PNR (322a, 322b, 322c, 및 322d) 을 제어하기 위해 사용될 수도 있는, PNR 제어 회로 (323) 를 포함하는 제어 회로가 COM 블록 (313) 에 포함된다. COM 블록 (313) 은 인티저 PLL일 수도 있는 공통 PLL (306) 및 회로 (302) 내에서 공통인 다양한 회로를 포함할 수도 있는 COM 회로 (324) 를 더 포함한다.
도 4는 직렬 데이터 애플리케이션들을 위한 회로 (402) 의 또 다른 예시적인 실시예의 블록도 (400) 이다. 회로 (402) 는 COM 블록 (413) 과 함께 2 개의 레인들, 즉, SerDes 레인들 (412a 및 412b) 을 포함한다. 본 명세서에서 또한 DLM (dual lane module) 구성으로 참조되는, 2 개의 SerDes 레인들은 예시적인 목적들이고, COM 블록 (413) 과 조합하여 임의의 적합한 수의 SerDes 레인들이 MAC들로의 실제 접속도 및 회로 (402) 의 COM 블록 (413) 으로부터 개별 SerDes 레인들로 신호들의 임의의 분배 제약들에 기초하여 채용될 수도 있다는 것이 이해되어야 한다.
SerDes 레인 각각은 TX, RX, 및 frac-N PLL을 포함한다. 예를 들어, SerDes 레인 (412a) 은 TX (414a), RX (418a), 및 frac-N (416a) 을 포함하는 한편, SerDes 레인 (412b) 은 TX (414b), RX (418b), 및 frac-N (416b) 을 포함한다. SerDes 레인 각각, 즉, SerDes 레인 (412a) 및 SerDes 레인 (412b) 은 각각의 논리적 MAC (미도시) 으로 인터페이싱하기 위한 디지털 회로, 즉, PNR (422a) 및 PNR (422b) 을 각각 더 포함한다. PNR (422a) 및 PNR (422b) 을 제어하기 위해 사용될 수도 있는 PNR 제어부 (423) 를 포함할 수도 있는 제어 회로가 COM 블록 (413) 에 포함된다. COM 블록 (413) 은 인티저 PLL일 수도 있는 공통 PLL (406) 을 더 포함할 뿐만 아니라 COM 회로 (424) 는 회로 (402) 내에서 공통인 다양한 회로를 포함할 수도 있다.
도 5는 종래기술의 PLL (530) 의 예시적인 실시예의 회로도 (500) 이다. PLL (530) 은 인출 데이터를 클록하도록 SerDes TX (미도시) 에 의해 그리고 인입 데이터를 클록하도록 SerDes RX (미도시) 에 의해 사용될 수도 있다. PLL (530) 은 (이로 제한되는 것은 아니지만) VCO (voltage controlled oscillator) (532), 피드백 디바이더 (534), PFD (phase frequency detector) (536), 및 LF (loop filter) (538) 를 포함하는 다수의 엘리먼트들을 포함한다. PLL (530) 은 입력 REF (reference clock) (540) 를 취하고 이를 PFD (536) 에서 VCO 출력 (542) 으로 분할된 위상과 비교한다. PFD (536) 의 출력에서 에러 신호 (544) 는 필터링된 출력 (546) 의 제어 전압에 종속될 수도 있는, 출력 주파수를 갖는 출력 신호 (548) 를 생성하는, VCO (532) 를 제어하도록 사용될 수도 있는, 필터링된 출력 (546) 을 생성하도록 LF (538) 에 의해 필터링된다.
LF (538) 는 통합 루프 필터와 같은, 임의의 적합한 타입의 루프 필터일 수도 있고, PFD (536) 는 전하 펌프 (미도시) 를 포함할 수도 있다. 출력 신호 (548) 의 출력 주파수는 F out = N*F ref 이도록 구성될 수도 있고, N은 인티저 값, 예컨대 인티저 N (550) 이고, 이는 조합될 수도 있고 디바이더 (534) 에 입력될 수도 있다. 이와 같이, PLL (530) 은 인티저 PLL로 참조될 수도 있다. 리셋 블록 (552) 이 PLL (530) 을 리셋하도록 채용될 수도 있다.
대안적으로, 전-스케일러 (pre-scaler) R (미도시) 은 기준 클록 (540) 을 나누도록 구성될 수도 있고 후-스케일러 (post-scaler) P (미도시) 는 출력 신호 (548) 의 출력 주파수를 나누도록 구성될 수도 있다. 이와 같이, 출력 신호 (548) 의 출력 주파수는 대신 일부 프랙셔널 값들이 획득될 수도 있도록, F out = N*F ref /(R*P) 일 수도 있다. 프랙셔널 PLL로서 참조되는, PLL에 의해 생성된 출력 신호의 안정성은 (F ref /R)/(PLL 대역폭) 의 비와 밀접하게 관련된다. PLL 대역폭은 종종 R = 1을 필요로 하는, 고 성능 애플리케이션들에 대해 다른 고려사항들에 의해 설정된다. VCO (532) 가 특정한 데이터 레이트들을 달성하기 위해 필요한 클록들을 생성하는 것이 가능한 가장 높은 레이트 근방에서 동작될 수도 있기 때문에 후-스케일러 P (미도시) 는 종종 고정된 비들로 설정된다. 후-스케일러 P (미도시) 는 출력 위상들을 생성하도록 사용될 수도 있다. 이와 같이, 실제 애플리케이션들에서 데이터 레이트들에 대한 출력 신호 (548) 의 주파수 분해능은 일반적으로 인티저인 N 에 의해 설정된다.
도 6은 도 5의 (또한 합성기로 본 명세서에서 상호교환가능하게 지칭되는) 종래기술의 PLL (530) 의 위상 잡음의 예시적인 실시예의 그래프 (600) 이다. 그래프 (600) 에서, 주파수 오프셋 (660) 에 대한 위상 잡음 (658) 이 플롯팅된다. 그래프 (600) 는 각각 PLL (530) 에 대해 검출기 잡음 (652), VCO 잡음 (650), 및 총 잡음 (654) 인, 검출기 위상 잡음, VCO 위상 잡음, 및 총 위상 잡음의 플롯들을 포함하는 위상 잡음에 대한 플롯들을 갖는다. 이러한 주파수 오프셋에 대한 위상 잡음은 PLL에 대해 통상적인 성능 메트릭이 있다.
그래프 (600) 에서, VCO 잡음 (650) 은 VCO (532) 의 VCO 위상 잡음이고 검출기 잡음 (652) 은 PFD (536) 의 위상 잡음이다. LF (538) 의 LF 잡음 (미도시) 은 또한 잡음에 기여하지만, 그래프 (600) 를 혼란스럽게 하지 않도록 그래프 (600) 에 제공되지 않았다. 예시적인 실시예에서, LF 잡음 (미도시) 은 PLL (530) 에서 우세하지 않도록 충분히 낮게 설정된다고 가정될 수 있다. PLL (530) 에 대해 총 PLL 잡음 (654) 은 주파수 오프셋 (660) 에 대한 2 개의 잡음 소스들, 즉, VCO 잡음 (650) 및 PFD 잡음 (652) 의 합에 대응한다.
PFD 잡음 (652) 은 PLL (530) 에 의해 저역 통과 필터링되지만, VCO 잡음 (650) 은 고역 통과 필터링된다. 이와 같이, PFD 잡음 (652) 은 저 주파수들에서 우세하고 VCO 잡음 (650) 은 고 주파수들에서 우세하다. 총 PLL 잡음 (654) 의 통합은, 예시적인 실시예에서, 372 fs rms (root-mean-square) 인 총 지터로 변환될 수도 있다. PLL (530) 의 예시적인 실시예에서, 입력된 기준 클록 신호 (540) 의 주파수는 현대 SerDes 애플리케이션들에 대해 통상적인, 100 내지 156 ㎒의 범위 내로 가정된다. 기준 클록 (540) 으로부터 주파수 분해능 (따라서 데이터 레이트 분해능) 의 선택을 디-커플링하기 (de-couple) 위해, 예시적인 실시예는 PLL (530) 을 이하에, 도 7과 관련하여 개시된, 프랙셔널-N 합성기 (또한 본 명세서에서 PLL로 상호교환가능하게 지칭됨) 로 변환할 수도 있다.
도 7은 프랙셔널-N (frac-N) PLL (716) 의 예시적인 실시예의 회로도 (700) 이다. 리셋 블록 (752) 은 PLL (716) 을 리셋하도록 채용될 수도 있다. frac-N PLL (716) 은 (이로 제한되는 것은 아니지만) VCO (voltage controlled oscillator) (732), 피드백 디바이더 (734), PFD (phase frequency detector) (736), 및 LF (loop filter) (738) 를 포함하는, 다수의 엘리먼트들을 포함한다. frac-N PLL (716) 은 입력 REF (740) 를 취하고 PFD (736) 에서 VCO 출력 (742) 을 나눈 위상과 비교된다. PFD (736) 의 출력에서 에러 신호 (744) 는 필터링된 출력 (746) 의 제어 전압에 종속될 수도 있는 출력 주파수를 갖는 출력 신호 (748) 를 생성하는 VCO (732) 를 제어하기 위해 사용될 수도 있는 필터링된 출력 (746) 을 생성하도록 LF (738) 에 의해 필터링된다. LF (738) 는 통합 루프 필터와 같은, 임의의 적합한 타입의 루프 필터일 수도 있고 PFD (736) 는 전하 펌프 (미도시) 를 포함할 수도 있다.
PLL (716) 의 예시적인 실시예에서, 나누는 값 N (750) 이 평균되는, 방식으로 인티저 값들 사이에서 변조되고 프랙셔널의 나누는 값 N.F (761) 이 획득되고, N은 인티저이고 F 는 프랙셔널 값이다. 나누는 값 N (750) 의 변조는 양자화 잡음을 도입할 수도 있다. 예시적인 실시예는 양자화 잡음이 고역 통과 필터링되고 이어서 PLL (716) 에 의해 저역 통과 필터링되도록, 양자화 잡음을 성형하기 위해 시그마-델타 변조기 (760) 를 사용하여 랜덤화된 방식으로 PLL (716) 의 디바이더 (734) 를 조절할 수도 있다. 입력 REF (740) 는 시그마-델타 변조기 (760) 를 임의의 적합한 방식으로 구동할 수도 있다. 예를 들어, 입력 REF (740) 는 시그마-델타 변조기 (760) 를 직접 또는 버퍼링된 형태 (762) 로 구동할 수도 있다. 또한, 입력 REF (740) 는 PLL (716) 에 대한 타이밍 마진들을 충족하는 일부 다른 적합한 방식으로 반전 또는 변경될 수도 있다.
도 8은 시그마-델타 변조기 (760) 로서 채용된 2차 시그마-델타 변조기를 갖는 도 7의 frac-N PLL의 위상 잡음의 예시적인 실시예의 그래프 (800) 이다. 그래프 (800) 에서, 주파수 오프셋 (860) 에 대해 위상 잡음 (858) 이 플롯팅된다. 시그마-델타 변조기 (760) 의 위상 잡음, 즉, 시그마-델타 (S-D) 잡음 (851) 은 각각 검출기 잡음 (852) 및 PFD (736) 및 VCO (732) 의 VCO 잡음 (850) 과 함께, 뿐만 아니라, 총 잡음 (854) 을 플롯팅한다. 예시적인 실시예에서, PLL 출력 신호 (748) 의 PLL 출력 주파수는 F out = N.F*F ref이고, 여기서 N은 인티저이고 F는 프랙셔널 값이다.
예시적인 실시예에 따라, 도 8의 위상 잡음 응답은, 총 위상 잡음 (854) 의 주 돌출부 (major hump)(855) 가 frac-N 변조 프로세스로 인한 것이기 때문에, 개선될 수도 있다. 구체적으로, 통합된 지터는 372 fs rms로부터 2.294 ps rms로 상승한다. frac-N 변조 프로세스로 인한 잡음은 S-D 잡음 (851) 으로 표기되고 디바이더 (734) 의 변조는 입력 REF (740) 의 입력 주파수, 즉, 고객들에게 통상적으로 제공되는 주파수 범위인, 단지 100 내지 156 ㎒인, F ref 에서만 발생할 수 있기 때문에 크다. 주 돌출부 (855) 로서 이러한 양자화 위상 잡음의 크기는 다음 식으로부터 도출될 수도 있다:
Figure pct00001
Figure pct00002
상기 식 (1) 에서, Δ는 양자화 단계 (step) 사이즈 (1 나누는 값 단계) 를 나타내고, M은 시그마-델타 변조기의 차수이고, 여기서 (도 8의 예시적인 실시예에서 M = 2) 그리고 f ref 는 기준 주파수, 즉, PLL에 입력된, 입력 REF (740) 의 기준 주파수이다. 상기 식 (1) 에 기초하여, S-D 잡음 (751) 의 영향을 감소시키기 위한 선택사항은 Δ를 감소시키고, f ref 를 상승시키고, M 를 조정하고, 또는 이들의 조합을 수행하는 것을 포함할 수도 있다.
도 9는 상기 개시된 도 8의 위상 잡음 응답에 대해 개선된 위상 잡음 응답의 예시적인 실시예의 그래프 (900) 이다. 그래프 (900) 에서, 주파수 오프셋 (960) 에 대한 위상 잡음 (958) 이 플롯팅된다. 시그마-델타 변조기 (760) 의 위상 잡음, 즉, S-D 잡음 (951) 이, 각각 PFD (736) 및 VCO (732) 의 검출기 잡음 (952) 및 VCO 잡음 (950) 과 함께, 뿐만 아니라 총 잡음 (954) 이 플롯팅된다. 개선된 위상 잡음 응답을 달성하기 위해, 양자화 단계 사이즈의 크기, 즉 Δ가 감소된다. 양자화 단계 사이즈의 크기를 감소시키기 위해, 양자화 잡음은 부분적으로 소거될 수도 있고 또는 VCO (732) 의 반 위상들 (sub-phases) 이 (Δ < 1이도록) 피드백 선택 및 변조 비교의 수행시 단계 사이즈로서 사용될 수도 있다. 그러나, 이들 선택사항들은 면적 및 전력에서 비용이 많이 들고 위상들 또는 소거 경로들의 매칭에 의존하기 때문에 양자화 잡음의 보장된 감소를 제안하지 않아 위험하다. 본 명세서에 개시된 예시적인 실시예는 임의의 복잡한 잡음 소거 방법들을 사용하지 않고 양자화 잡음의 영향을 사실상 제거하기 위해, 상기 개시된 식 (1) 의 설계의 장점을 취한다.
도 10은 상기 개시된 도 8의 위상 잡음 응답에 대해 또 다른 개선된 위상 잡음 응답의 그래프 (1000) 이다. 그래프 (1000) 에서, 주파수 오프셋 (1060) 에 대한 위상 잡음 (1058) 이 플롯팅된다. 시그마-델타 변조기 (760) 의 위상 잡음, 즉, S-D 잡음 (1051) 은 각각 PFD (736) 및 VCO (732) 의 검출기 잡음 (1052) 및 VCO 잡음 (1050) 과 함께, 뿐만 아니라 총 잡음 (1054) 이 플롯팅된다. 도 10의 예시적인 실시예에서, 3차 변조기가 시그마-델타 변조기 (760) 로서 채용된다. 도 10의 예시적인 실시예에서, 양자화 잡음은 상기 개시된 식 (1) 에 따라, 보다 높은 주파수들로 이동된다. 총 rms 지터는 현재 1.885 ps로 감소되지만, 양자화 잡음은 여전히 용인할 수 없게 높은 것으로 간주될 수도 있다.
도 11은 입력 주파수가 500 ㎒로 상승되는 합성기의 예시적인 실시예의 위상 잡음 응답의 그래프 (1100) 이다. 그래프 (1100) 는 상기 개시된 도 10의 위상 잡음 응답에 대해 개선된 위상 잡음 응답을 도시한다. 그래프 (1100) 에서, 주파수 오프셋 (1160) 에 대한 위상 잡음 (1158) 이 플롯팅된다. 시그마-델타 변조기 (760) 의 위상 잡음, 즉, S-D 잡음 (1151) 은 각각 PFD (736) 및 VCO (732) 의 검출기 잡음 (1152) 및 VCO 잡음 (1150) 과 함께, 뿐만 아니라 총 잡음 (1154) 이 플롯팅된다. 예시적인 실시예에서, 입력 REF (740) 의 기준 주파수, 즉, 입력 주파수 F ref 는 500 ㎒로 상승된다.
예시적인 실시예에서, 양자화 잡음은 보다 높은 주파수로 시프팅함으로써 감소되고, 루프 필터, 예컨대 상기 개시된 도 7의 PLL (716) 의 LF (738) 가 이의 필터링시 보다 효율적일 수도 있다. 도 11의 예시적인 실시예의 rms 지터는 381 fs로 감소된다. 보다 높은 F ref 는 각각 도 1, 도 3, 또는 도 4의 공통 PLL (106), 공통 PLL (306), 또는 공통 PLL (406) 과 같은, 온-칩 PLL에 의해 생성될 수도 있다. 온-칩 PLL은 100 내지 156 ㎒로부터 400 내지 600 ㎒의 범위 내인, 시그마-델타 기준으로서, 또한 본 명세서에서 참조되는, 또 다른 주파수의 범위의 주파수와 오프-칩 저 주파수 기준 클록 신호를 주파수 승산하도록 구성될 수도 있다.
이러한 시그마 델타 기준의 정확한 주파수는 중요하지 않다. 이러한 주파수는 양자화 잡음의 충분한 억제를 얻기 위해 “충분히 높도록” 구성될 수도 있다. 이러한 주파수는 400 내지 600 ㎒ 범위 내, 각각 도 1, 도 3, 또는 도 4의 공통 PLL (106), 공통 PLL (306), 또는 공통 PLL (406) 과 같은, 공통 곱셈기 PLL로부터 모든 SerDes 레인들에 대한 큰 다이에 걸쳐 용이하게 분배될 수도 있는, 주파수일 수도 있다. 이러한 실시예의 부가적인 이점은 SerDes 레인 PLL 기준 클록을 보다 높은 주파수로 이동시킴으로써, 기준 클록 자극 억제는 SerDes 레인 PLL 기준 클록이 이제 고 주파수로 간주되는 주파수로 구성될 수도 있기 때문에 보다 효과적일 수도 있다는 것이다.
도 12는 고 주파수, 대역 외 폴을 채용하는 frac-N PLL에 대한 위상 응답의 예시적인 실시예의 그래프 (1200) 이다. 시그마-델타 변조기 (760) 의 위상 잡음, 즉, S-D 잡음 (1251) 은 각각 PFD (736) 및 VCO (732) 의 검출기 잡음 (1252) 및 VCO 잡음 (1250) 과 함께, 뿐만 아니라 총 잡음 (1254) 이 플롯팅된다. 예시적인 실시예에 따라, 폴은 PLL 대역폭 근방 폐루프 합성기 성능의 최소 영향을 갖도록 구성될 수도 있고, 즉, PLL 대역폭 또는 피크와 관련하여 영향이 없지만, 보다 높은 오프셋 주파수들에서 부가적인 필터링 억제를 제안한다. 이와 같이, 대역 외 폴은 부가적인 전력을 부가하지 않고 남아 있는 양자화 잡음을 억제한다.
도 12의 예시적인 실시예에서, rms 지터는 30 ㎒에서 기생 폴의 존재로 인해 약간 이동하는 폐루프 폴들의 결과인, 390 fs rms로 약간 증가된다. 이는 무시할만한 성능 변화량이고 더 최적화될 수 있다. 이러한 기생 폴의 부가적인 이점은 그렇지 않으면 PLL보다 실질적으로 큰 500 ㎒에서 존재하는 모든 기준 자극을 필터링할 것이라는 것이다. 지터 및 위상 잡음의 면에서 이러한 frac-N 합성기의 성능은 이제 인티저-N PLL의 성능과 비등하다는 것이 보다 중요하다. frac-N 합성기는 N.F 의 프랙셔널의 나누는 값을 채용하고, 여기서 N은 인티저이고 F는 프랙셔널 값이고, 이러한 frac-N 합성기 (즉, frac-N PLL) 의 성능은 지터 및 위상 잡음의 면에서 인티저-N PLL의 성능과 비등하고, 여기서 인티저-N PLL은 frac-N 합성기로서 N 에 대해 동일한 인티저의 나누는 값을 채용하는 것이 이해되어야 한다.
공통 PLL (106) 은 배율을 갖는 인티저 PLL일 수도 있고 배율은 복수의 SerDes 레인들 (112a 내지 112n) 의 각 하나하나의 frac-N PLL (116a 내지 116n) 의 각 하나하나의 디바이더의 각 하나하나의 나누는 값을 변조함으로써 도입된 양자화 잡음의 초기 부분을 억제하도록 구성될 수도 있다. 복수의 SerDes 레인들 (112a 내지 112n) 의 각 하나하나의 frac-N PLL (116a 내지 116n) 은 양자화 잡음의 나머지 부분을 억제하도록 구성되는 각각의 대역 외 기생 폴 (미도시) 로 더 구성될 수도 있다. 나머지 부분은 초기 부분의 오프셋 주파수들에 대해 보다 높은 오프셋 주파수들에 있을 수도 있다. 초기 부분 및 나머지 부분은 칩 (104) 상의 고유의 위상 검출기 (미도시) 및 VCO 잡음 소스들 (미도시) 로부터 생성된 잡음의 잡음 레벨 이하로 억제될 수도 있다.
각 하나하나의 대역 외 기생 폴 (미도시) 은 각각의 frac-N PLL (116a 내지 116n) 의 폐루프 거동에 영향을 주지 않도록 충분히 높게 구성될 수도 있다. 배율의 구성과 결합하여, 각 하나하나의 대역 외 기생 폴 (미도시) 은 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 지터 및 위상 잡음 성능을 도 12와 관련하여 상기 개시된 바와 같이, 각각의 frac-N PLL과 동일한 인티저의 나누는 값을 채용하는 인티저 PLL의 지터 및 위상 잡음 성능에 비등하게 할 수도 있다.
도 13은 충분히 랜덤화되도록, 저 주파수에서 디더링되는 변조기를 갖는 합성기의 예시적인 실시예의 위상 응답의 그래프 (1300) 이다. 시그마-델타 변조기 (760) 의 위상 잡음, 즉, S-D 잡음 (1351) 은 각각 PFD (736) 및 VCO (732) 의 검출기 잡음 (1352) 및 VCO 잡음 (1350) 과 함께, 뿐만 아니라 총 잡음 (1354) 이 플롯팅된다. 이러한 디더링은 부가적인 지터로 변화될, 스펙트럼에서 발생하는 것으로부터 프랙셔널 자극들을 방지한다. 예시적인 실시예에 따라, 이러한 디더링은 시그마-델타 변조기 (760) 와 같은, 변조기의 LSB (least significant bit) 를 고 기준 값에 커플링함으로써 또는 충분한 길이의 PRBS (pseudorandom binary sequence) 를 변조기의 LSB에 가산함으로써 수행될 수도 있다.
도 14는 또 다른 frac-N PLL (1416) 의 예시적인 실시예의 회로도 (1400) 이다. 리셋 블록 (1452) 이 PLL (1416) 을 리셋하도록 채용될 수도 있다. frac-N PLL (1416) 은 (이로 제한되는 것은 아니지만) VCO (1432), 피드백 디바이더 (1434), PFD (1436), 및 LF (1438) 를 포함하는, 다수의 엘리먼트들을 포함한다. frac-N PLL (1416) 은 입력 기준 클록 신호 REF (1440) 를 취하고 PFD (1436) 에서 나눠진 VCO 출력 (1442) 의 위상과 비교한다. PFD (1436) 의 출력에서 에러 신호 (1444) 가 필터링된 출력 (1446) 의 제어 전압에 종속될 수도 있는 출력 주파수와 출력 신호 출력 신호 (1448) 를 생성하는 VCO (1432) 를 제어하도록 사용될 수도 있는 필터링된 출력 (1446) 을 생성하도록 LF (1438) 에 의해 필터링된다. LF (1438) 는 통합 루프 필터와 같은, 루프 필터의 임의의 적합한 타입일 수도 있고 PFD (1436) 는 전하 펌프 (미도시) 를 포함할 수도 있다. frac-N PLL (1416) 은 시그마-델타 변조기 (1460) 및 합성기를 변조하도록 구성될 수도 있는, 디지털 확산 스펙트럼 프로파일 생성기, 즉, SSC (spread spectrum clock) 패턴 생성기 (1461) 를 포함한다.
이러한 변조는 많은 직렬 데이터 표준들이 SSC의 생성을 필요로 하기 때문에 유용하다. frac-N 능력을 사용하지 않으면, SSC 프로파일들을 생성하기 콤플렉스해지고 (complex) 이러한 콤플렉스 생성은 복수의 VCO 출력 위상들을 탭 (tap) 할 수도 있고 또는 이러한 프로파일들을 생성하기 위해 복수의 출력 위상들의 생성에 기초할 수도 있다. 도 14의 예시적인 실시예에 따라, frac-N PLL (1416) 은 직접 변조될 수도 있어서 이러한 콤플렉스 생성을 방지한다.
도 1을 다시 참조하면, 복수의 SerDes 레인들 (112a 내지 112n) 의 각 하나하나의 frac-N PLL (116a 내지 116n) 은 상기 개시된 도 14의 디바이더 (1434) 및 시그마-델타 변조기 (1460) 와 같은, 각각의 디바이더 (미도시) 및 시그마-델타 변조기 (미도시) 로 구성될 수도 있다. 각 하나하나의 시그마-델타 변조기는 각각의 디바이더의 각각의 나누는 값을 랜덤하게 변조하도록 구성될 수도 있다. 복수의 SerDes 레인들 (112a 내지 112n) 의 각 하나하나의 frac-N PLL (116a 내지 116n) 은 각각의 시그마-델타 변조기의 차수에 대해 보다 낮은 차수를 가질 수도 있다. 각 하나하나의 frac-N PLL의 차수는 2일 수도 있고, 각각의 시그마-델타 변조기의 차수는 3일 수도 있지만, 임의의 적합한 차수가 각 하나하나의 frac-N PLL 및 각각의 시그마-델타 변조기에 대해 채용될 수도 있다. 예를 들어, 실제적인 이유들로, 각각의 시그마-델타 변조기의 차수는 1 이상일 수도 있고, 각 하나하나의 frac-N PLL의 차수는 2 이상일 수도 있다. 각 하나하나의 frac-N PLL 및 시그마-델타 변조기의 차수는 회로 (102) 의 최상의 위상 잡음 및 지터를 산출하도록 공동으로 최적화될 (co-optimize) 수도 있다. 회로 (102) 는 각 하나하나의 frac-N PLL로 하여금 각각의 변조 잡음을 필터링하게 하도록 각각의 변조 잡음의 주파수를 상승시킴으로써 각 하나하나의 frac-N PLL (116a 내지 116n) 에 의해 생성된 각각의 변조 잡음을 억제하도록 구성될 수도 있다.
도 15는 시뮬레이팅된 PLL 출력 (1548) 의 예시적인 실시예의 그래프 (1500) 이다. 그래프 (1500) 는 시뮬레이팅된 PLL 출력 (1548) 에 대해 시간 (1529) 에 걸쳐 주파수 (1590) 를 플롯팅한다. 시뮬레이팅된 PLL 출력 (1548) 은 직렬 ATA (Advanced Technology Attachment) (SATA) 명세에 따라, 상기 개시된 도 14의 frac-N PLL과 같은 하향 확산된 SSC 프로파일에 의해 변조된, 상기 개시된 도 14의 frac-N PLL (1416) 과 같은, frac-N PLL의 시뮬레이팅된 출력 신호이다. 예시적인 실시예에 따라, 삼각형 하향 확산 프로파일이 달성된다. 다른 적합한 프로파일들, 예컨대 상향 확산, 중심 확산, 구형파, 등이 채용될 수도 있다는 것이 이해되어야 한다. 도 1을 다시 참조하면, 복수의 SerDes 레인들 (112a 내지 112n) 의 각 하나하나의 frac-N PLL (116a 내지 116n) 은 각각의 SSC 프로파일 (미도시) 에 따라, 각각의 frac-N PLL을 직접 변조하도록 구성될 수도 있는, 상기 개시된 도 14의 SSC 패턴 생성기 (1461) 와 같은, 각각의 SSC (spread spectrum clock) 패턴 생성기로 구성될 수도 있다.
도 16a는 직렬화기/병렬화기 (SerDes) 레인 데이터레이트 독립을 달성하기 위한 방법의 예시적인 실시예의 흐름도 (1600) 이다. 방법이 시작될 수도 있고 (1602) 칩 외부에서 생성된 오프-칩 기준 클록 신호에 기초하여 칩 상의 공통 PLL (phase-locked loop) 로부터 온-칩 기준 클록 신호를 생성할 수도 있다 (1604). 온-칩 기준 클록 신호는 오프-칩 기준 클록 신호에 대해 주파수에서 보다 높을 수도 있다. 방법은 각각의 송신기, 수신기, 및 프랙셔널-N (frac-N) 로 각각 구성된 복수의 직렬화기/병렬화기 (SerDes) 레인들의 각 하나하나의 frac-N PLL에 온-칩 기준 클록 신호를 분배할 수도 있다 (1606). 방법은 분배된 온-칩 기준 클록 신호에 기초하여 각 하나하나의 frac-N PLL로부터 각각의 주파수를 갖는 각각의 출력 클록 신호를 생성할 수도 있다 (1608). 방법은 각각의 주파수에 기초할 수도 있고 복수의 SerDes 레인들의 다른 SerDes 레인들의 데이터 레이트들에 독립될 수도 있는 각각의 송신 데이터 레이트 및 수신 데이터 레이트에서 SerDes 레인 각각의 각 하나하나의 송신기 및 수신기를 동작시킬 수도 있고 (1610) 그리고 예시적인 실시예에서 방법은 그 후 종료된다 (1612).
도 16b는 SerDes 레인 데이터레이트 독립을 달성하기 위한 방법의 또 다른 예시적인 실시예 (1653) 의 흐름도 (1650) 이다. 방법이 시작될 수도 있고 (1652) 그리고 도 1을 참조하여 상기 개시된 바와 같은, SerDes 레인에 채용된 frac-N PLL의 frac-N PLL 성능에 대한 기준을 획득할 수도 있다. 방법은 SerDes 레인 데이터레이트 독립이 목표되는지 여부가 체크될 수도 있다 (1656). 그렇지 않으면, 예시적인 실시예에서 방법은 그 후 종료된다 (1664). 그러나, SerDes 레인 데이터레이트 독립이 목표되면, 도 7 및 도 14를 각각 참조하여 상기 개시된, 시그마-델타 변조기 (760) 또는 시그마-델타 변조기 (1460) 와 같은, 시그마-델타 (즉, ΣΔ) 변조기를 부가할 수도 있다 (1658).
방법은 frac-N PLL의 성능이 frac-N PLL과 동일한 인티저의 나누는 값을 채용하는 인티저 PLL과 비등한 성능인지 여부를 체크할 수도 있다 (1660). 성능이 비등하면, 예시적인 실시예에서 방법은 그 후 종료된다 (1664). 그러나, 성능이 비등하지 않으면, 방법은 (i) 상기 개시된 도 1의 온-칩 기준 클록 신호 (110) 와 같은 frac-N PLL로 분배된 온-칩 기준 클록 신호의 주파수의 온-칩 주파수 기준 값 (Fref), (ii) 시그마-델타 변조기의 차수, 및 (iii) 대역 외 폴들에 대해 공동 최적화 방법 (1662) 을 수행할 수도 있다. 예를 들어, 공동 최적화 방법 (1662) 은 온-칩 주파수 기준 값을 상승시킬 수도 있고, 시그마-델타 변조기의 차수를 상승시킬 수도 있고, 또는 대역 외 폴(들)을 부가할 수도 있고, 또는 이들의 조합일 수도 있다. 공동 최적화 방법 (1662) 에 이어, 방법은 frac-N PLL의 성능이 frac-N PLL (1660) 과 동일한 인티저의 나누는 값을 채용하는 인티저 PLL과 비등한 성능인지 여부를 다시 체크할 수도 있다.
예이면, 예시적인 실시예에서 방법은 그 후 종료된다 (1664). 아니오이면, 방법은 최적화 방법을 다시 채용할 수도 있다 (1662). 이와 같이, 방법 (1653) 은 최적화 루프 (1651) 를 반복할 수도 있고, frac-N PLL의 성능이 frac-N PLL과 동일한 인티저의 나누는 값을 채용하는 인티저 PLL와 비등해질 때까지, 최적화 방법 (1662) 을 반복 수행하는 것은 다른 SerDes 레인들에 대해 SerDes 레인의 데이터레이트 독립을 인에이블한다. frac-N PLL로의 입력 주파수, 시그마-델타 변조기 (즉, ΣΔ) 의 차수, 및 대역 외 폴들을 선택하는 것 사이의 트레이드오프들 (tradeoffs) 을 인식함으로써, frac-N PLL 성능에 대한 양자화 잡음의 영향은 frac-N PLL을 선택하는 동안, 최소화 또는 제거될 수도 있다.
방법 (1653) 은 SerDes 레인별로 채용될 수도 있고 또는 단일 레인에 대해 채용될 수도 있고 복수의 SerDes 레인들에 적용될 수도 있다는 것이 이해되어야 한다. 예를 들어, 최적화 루프 (1651) 의 결과로서 결정된 frac-N PLL로의 입력 주파수, 시그마-델타 변조기 (즉, ΣΔ) 의 차수, 및 대역 외 폴들의 선택은 상기 개시된 도 1의 회로 (102) 와 같은 회로의 모든 SerDes 레인들에 적용될 수도 있다. 이러한 선택은 회로에 의해 지지되기 위해 요구된 모든 데이터레이트들에 기초할 수도 있다.
대안적으로, 온-칩 주파수 기준 값의 국부적인 주파수 분배는 임의의 미리 결정된 SerDes 레인에 채용될 수도 있고 SerDes 레인 각각은 다른 SerDes 레인들에 대해 이루어진 선택들에 독립적인 미리 결정된 SerDes 레인에 대해 선택되는, 각각의 시그마-델타 변조기의 각각의 차수 및 각각의 대역 외 폴들을 채용할 수도 있다. 전력 및 성능 요건들과 같은 인자들이 frac-N PLL에 대한 입력 주파수, 시그마-델타 변조기 (즉, ΣΔ) 의 차수, 및 채용될 수도 있는 대역 외 폴들의 선택에 영향을 줄 수도 있다.
예시적인 실시예들이 구체적으로 도시되고 기술되었지만, 형태 및 상세들의 다양한 변화들이 첨부된 청구항들에 의해 포괄되는 실시예들의 범위로부터 벗어나지 않고 이루어질 수도 있다는 것이 당업자에게 이해될 것이다.

Claims (22)

  1. 직렬 데이터 애플리케이션들을 위한 온 칩 회로에 있어서,
    공통 PLL (phase-locked loop) 로서, 상기 공통 PLL은 상기 칩 외부에서 생성된 오프-칩 (off-chip) 기준 클록 신호를 수신하고 온-칩 (on-chip) 기준 클록 신호를 생성하도록 구성되고, 상기 온-칩 기준 클록 신호는 상기 오프-칩 기준 클록 신호에 대해 주파수가 보다 높은, 상기 공통 PLL; 및
    각각의 송신기, 수신기, 및 프랙셔널-N (fractional-N: frac-N) PLL로 각각 구성된 복수의 직렬화기/병렬화기 (SerDes) 레인들로서, 상기 온-칩 기준 클록 신호는 각각의 주파수로 각각의 출력 클록 신호를 생성하는데 사용하기 위해 각 하나하나의 (each respective) frac-N PLL에 분배되고, SerDes 레인 각각의 상기 각각의 송신기 및 수신기는 상기 각각의 주파수에 기초하고 상기 복수의 SerDes 레인들의 다른 SerDes 레인들의 데이터 레이트들에 독립적인 각각의 송신 데이터 레이트 및 수신 데이터 레이트로 동작하도록 구성되는, 상기 복수의 SerDes 레인들을 포함하는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  2. 제 1 항에 있어서,
    상기 오프-칩 기준 클록 신호는 100 ㎒ 내지 156 ㎒의 저 주파수 범위에서 동작하도록 구성되고 그리고 상기 온-칩 기준 클록 신호는 400 ㎒ 내지 600 ㎒의 보다 고 주파수 범위에서 동작하도록 구성되는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  3. 제 1 항에 있어서,
    상기 회로는 각 하나하나의 frac-N PLL에 의해 생성된 각각의 변조 잡음을, 각 하나하나의 frac-N PLL로 하여금 상기 각각의 변조 잡음을 필터링하게 하도록 상기 각각의 변조 잡음의 주파수를 상승시킴으로써, 억제시키도록 구성되는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  4. 제 1 항에 있어서,
    상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 디바이더 및 시그마-델타 변조기로 구성되고, 각 하나하나의 시그마-델타 변조기는 상기 각각의 디바이더의 각각의 나누는 값 (divide value) 을 랜덤하게 변조하도록 구성되는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  5. 제 4 항에 있어서,
    상기 공통 PLL은 배율 (multiplying factor) 을 갖는 인티저 (integer) PLL이고 상기 배율은 상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 각 하나하나의 디바이더의 각 하나하나의 나누는 값을 변조함으로써 도입된 양자화 잡음의 초기 부분을 억제하도록 구성되는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  6. 제 5 항에 있어서,
    상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 상기 양자화 잡음의 나머지 부분을 억제하도록 구성된 각각의 대역 외 기생 폴 (out-of-band parasitic pole) 로 더 구성되고, 상기 나머지 부분은 상기 초기 부분의 오프셋 주파수들에 대해 보다 높은 오프셋 주파수들에 있고, 상기 초기 부분 및 상기 나머지 부분은 상기 칩 상의 고유의 위상 검출기 및 VCO (voltage controlled oscillator) 잡음 소스들로부터 생성된 잡음의 잡음 레벨 이하로 억제되는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  7. 제 5 항에 있어서,
    상기 인티저 PLL은 제 1 인티저 PLL이고 각 하나하나의 대역 외 기생 폴은 상기 각각의 frac-N PLL의 폐루프 거동에 영향을 주지 않게 충분히 높게 구성되고 그리고 각 하나하나의 대역 외 기생 폴은 상기 배율의 구성과 조합하여 상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 지터 (jitter) 및 위상 잡음 성능을 상기 각각의 frac-N PLL과 동일한 인티저의 나누는 값을 채용하는 제 2 인티저 PLL의 지터 및 위상 잡음 성능에 비등하게 하는 (comparable), 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  8. 제 4 항에 있어서,
    상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 상기 각각의 시그마-델타 변조기의 차수 (order) 에 상대적으로 보다 낮은 차수를 갖는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  9. 제 8 항에 있어서,
    상기 각 하나하나의 frac-N PLL의 차수는 2이고 상기 각각의 시그마-델타 변조기의 차수는 3인, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  10. 제 1 항에 있어서,
    상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 SSC 프로파일에 따라, 상기 각각의 frac-N PLL을 직접 변조하도록 구성된 각각의 SSC (spread spectrum clock) 패턴 생성기로 구성되는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  11. 제 1 항에 있어서,
    상기 칩은 물리 계층 디바이스 (PHY : physical layer device) 이고;
    SerDes 레인 각각은 각각의 MAC (media access controller) 와 통신하기 위해 상기 각각의 송신 데이터 레이트 및 수신 데이터 레이트를 채용하도록 구성되고; 그리고
    상기 각각의 송신 데이터 레이트 및 수신 데이터 레이트는 다른 MAC들과 통신하기 위해 상기 PHY의 다른 SerDes 레인들에 의해 채용된 데이터 레이트들과 독립적으로 구성되는, 직렬 데이터 애플리케이션들을 위한 온 칩 회로.
  12. 직렬화기/병렬화기 (SerDes) 레인 데이터레이트 독립을 달성하기 위한 방법에 있어서,
    칩 외부에서 생성된 오프-칩 기준 클록 신호에 기초하여 상기 칩 상의 공통 PLL (phase-locked loop) 로부터 온-칩 기준 클록 신호를 생성하는 단계, 상기 온-칩 기준 클록 신호는 상기 오프-칩 기준 클록 신호에 상대적으로 보다 높은 주파수인, 상기 온-칩 기준 클록 신호를 생성하는 단계; 및
    복수의 SerDes 레인들의 상기 온-칩 기준 클록 신호를 각각의 송신기, 수신기, 및 frac-N PLL로 각각 구성된 각 하나하나의 frac-N PLL로 분배하는 단계;
    상기 분배된 온-칩 기준 클록 신호에 기초하여 각 하나하나의 frac-N PLL로부터 각각의 주파수를 갖는 각각의 출력 클록 신호를 생성하는 단계; 및
    상기 각각의 주파수에 기초하고 상기 복수의 SerDes 레인들의 다른 SerDes 레인들의 데이터 레이트들에 독립적인 각각의 송신 데이터 레이트 및 수신 데이터 레이트로 SerDes 레인 각각의 각 하나하나의 송신기 및 수신기를 동작시키는 단계를 포함하는, 직렬화기/병렬화기 (SerDes) 레인 데이터레이트 독립 달성 방법.
  13. 제 12 항에 있어서,
    100 ㎒ 내지 156 ㎒의 저 주파수 범위에서 상기 오프-칩 기준 클록 신호를 동작시키는 단계 및 400 ㎒ 내지 600 ㎒의 보다 고 주파수 범위에서 상기 온-칩 기준 클록 신호를 동작시키는 단계를 더 포함하는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  14. 제 12 항에 있어서,
    각 하나하나의 frac-N PLL에 의해 생성된 각각의 변조 잡음을, 각 하나하나의 frac-N PLL로 하여금 상기 각각의 변조 잡음을 필터링하게 하도록 상기 각각의 변조 잡음의 주파수를 상승시킴으로써, 억제시키는 단계를 더 포함하는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  15. 제 12 항에 있어서,
    상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 디바이더 및 시그마-델타 변조기로 구성되고, 그리고 상기 방법은 상기 각각의 디바이더의 각각의 나누는 값을 랜덤하게 변조하도록 각 하나하나의 시그마-델타 변조기를 채용하는 단계를 더 포함하는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  16. 제 15 항에 있어서,
    상기 공통 PLL은 배율을 갖는 인티저 PLL이고, 그리고 상기 방법은 상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 각 하나하나의 디바이더의 각 하나하나의 나누는 값을 변조함으로써 도입된 양자화 잡음의 초기 부분을 억제하도록 상기 배율을 구성하는 단계를 더 포함하는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  17. 제 16 항에 있어서,
    상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 대역 외 기생 폴로 더 구성되고, 상기 방법은 상기 양자화 잡음의 나머지 부분을 억제하도록 각각의 대역 외 기생 폴을 구성하는 단계를 더 포함하고, 상기 나머지 부분은 상기 초기 부분의 오프셋 주파수들에 대해 보다 높은 오프셋 주파수들에 있고, 상기 초기 부분 및 상기 나머지 부분은 상기 칩 상의 고유의 위상 검출기 및 VCO 잡음 소스들로부터 생성된 잡음의 잡음 레벨 이하로 억제되는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  18. 제 16 항에 있어서,
    상기 인티저 PLL은 제 1 인티저 PLL이고, 그리고 각 하나하나의 대역 외 기생 폴을 구성하는 단계는 상기 각각의 frac-N PLL의 폐루프 거동에 영향을 주지 않게 충분히 높도록 각 하나하나의 대역 외 기생 폴을 구성하는 단계를 더 포함하고, 그리고 각 하나하나의 대역 외 기생 폴은 상기 배율의 구성과 조합하여 상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL의 지터 및 위상 잡음 성능을 상기 각각의 frac-N PLL과 동일한 인티저의 나누는 값을 채용하는 제 2 인티저 PLL의 지터 및 위상 잡음 성능에 비등하게 하는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  19. 제 15 항에 있어서,
    상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL을 상기 각각의 시그마-델타 변조기의 차수에 상대적으로 보다 낮은 차수를 갖도록 구성하는 단계를 더 포함하는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  20. 제 19 항에 있어서,
    상기 각 하나하나의 frac-N PLL의 차수는 2이고 상기 각각의 시그마-델타 변조기의 차수는 3인, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  21. 제 12 항에 있어서,
    상기 복수의 SerDes 레인들의 각 하나하나의 frac-N PLL은 각각의 SSC 패턴 생성기로 구성되고, 그리고 상기 방법은 각각의 SSC 프로파일에 따라, 상기 각각의 frac-N PLL을 직접 변조하도록 각 하나하나의 SSC 패턴 생성기를 구성하는 단계를 더 포함하는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
  22. 제 12 항에 있어서,
    상기 칩은 PHY이고, 그리고 상기 방법은,
    각각의 MAC와 통신하기 위해 상기 각각의 송신 데이터 레이트 및 수신 데이터 레이트를 채용하도록 SerDes 레인 각각을 구성하는 단계; 및
    다른 MAC들과 통신하기 위해 상기 PHY의 다른 SerDes 레인들에 의해 채용된 데이터 레이트들과 독립적으로 상기 각각의 송신 데이터 레이트 및 수신 데이터 레이트를 구성하는 단계를 더 포함하는, 직렬화기/병렬화기 레인 데이터레이트 독립 달성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10291386B2 (en) 2017-09-29 2019-05-14 Cavium, Llc Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence
CN112636751A (zh) * 2020-12-18 2021-04-09 深圳市紫光同创电子有限公司 SerDes模块时钟网络架构
US11764795B2 (en) 2021-11-29 2023-09-19 Qualcomm Incorporated Fractional phase locked loop (PLL) with digital control driven by clock with higher frequency than PLL feedback signal
US11906585B2 (en) * 2021-12-16 2024-02-20 Samsung Electronics Co., Ltd. Methods and systems for performing built-in-self-test operations without a dedicated clock source
US11870451B1 (en) * 2022-12-20 2024-01-09 Viavi Solutions Inc. Frequency synthesizer using voltage-controlled oscillator (VCO) core of wideband synthesizer with integrated VCO

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090079624A (ko) * 2008-01-18 2009-07-22 삼성전자주식회사 암프로세서를 이용한 디바이스 테스트 장치

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6047029A (en) * 1997-09-16 2000-04-04 Telefonaktiebolaget Lm Ericsson Post-filtered delta sigma for controlling a phase locked loop modulator
US5986512A (en) * 1997-12-12 1999-11-16 Telefonaktiebolaget L M Ericsson (Publ) Σ-Δ modulator-controlled phase-locked-loop circuit
US6618395B1 (en) * 1999-05-27 2003-09-09 3Com Corporation Physical coding sub-layer for transmission of data over multi-channel media
DE10105057C2 (de) * 2001-02-05 2003-06-18 Infineon Technologies Ag Sigma-Delta Programmiereinrichtung für Pll-Frequenzsynthesizer und Verfahren zum Programmieren einer programmierbaren Einrichtung
JP2004104228A (ja) 2002-09-05 2004-04-02 Matsushita Electric Ind Co Ltd 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器
CN100362743C (zh) * 2002-10-25 2008-01-16 Gct半导体公司 用于抑制锁相环电路中的噪声的系统和方法
DE60302543D1 (de) * 2003-03-14 2006-01-05 St Microelectronics Srl Fraktional-Phasenregelschleife
US7522690B2 (en) * 2004-09-15 2009-04-21 Silicon Laboratories Inc. Jitter self test
US7254797B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Input/output cells with localized clock routing
US7499513B1 (en) * 2004-12-23 2009-03-03 Xilinx, Inc. Method and apparatus for providing frequency synthesis and phase alignment in an integrated circuit
US7512204B1 (en) * 2005-03-18 2009-03-31 Altera Corporation Multi-phase-locked loop (PLL) solution for multi-link multi-rate line card applications
US7492195B1 (en) 2005-06-22 2009-02-17 Cypress Semiconductor Corp. Agile, low phase noise clock synthesizer and jitter attenuator
JP2007259122A (ja) * 2006-03-23 2007-10-04 Renesas Technology Corp 通信用半導体集積回路
US8037336B2 (en) * 2006-05-15 2011-10-11 Stmicroelectronics Pvt, Ltd. Spread spectrum clock generation
US7365607B2 (en) * 2006-08-10 2008-04-29 Newport Media, Inc. Low-power, low-jitter, fractional-N all-digital phase-locked loop (PLL)
KR100819390B1 (ko) * 2006-09-21 2008-04-04 지씨티 세미컨덕터 인코포레이티드 2개의 위상 동기 루프를 사용한 주파수 합성기
US7579886B2 (en) * 2006-12-07 2009-08-25 Cadence Design Systems, Inc. Phase locked loop with adaptive phase error compensation
JP2008178017A (ja) * 2007-01-22 2008-07-31 Nec Electronics Corp クロック同期システム及び半導体集積回路
US8537952B1 (en) * 2007-03-08 2013-09-17 Marvell International Ltd. Fractional-N frequency synthesizer with separate phase and frequency detectors
US7986175B2 (en) * 2007-05-30 2011-07-26 Panasonic Corporation Spread spectrum control PLL circuit and its start-up method
JP5102603B2 (ja) * 2007-12-21 2012-12-19 ルネサスエレクトロニクス株式会社 半導体集積回路
US8111799B2 (en) * 2008-01-03 2012-02-07 Dell Products L.P. Method, system and apparatus for reducing power consumption at low to midrange resolution settings
US9287886B2 (en) 2008-02-29 2016-03-15 Qualcomm Incorporated Dynamic reference frequency for fractional-N Phase-Locked Loop
US8289086B2 (en) * 2008-04-02 2012-10-16 Qualcomm Atheros, Inc. Fractional and integer PLL architectures
US7848266B2 (en) * 2008-07-25 2010-12-07 Analog Devices, Inc. Frequency synthesizers for wireless communication systems
US20100123488A1 (en) * 2008-11-14 2010-05-20 Analog Devices, Inc. Digital pll with known noise source and known loop bandwidth
US8378751B2 (en) * 2009-02-13 2013-02-19 Qualcomm Incorporated Frequency synthesizer with multiple tuning loops
US8248123B2 (en) * 2009-10-29 2012-08-21 Stmicroelectronics Design & Application Gmbh Loop filter
US7986190B1 (en) * 2009-10-30 2011-07-26 Pmc-Sierra, Inc. Jitter attenuation with a fractional-N clock synthesizer
US8054114B2 (en) * 2010-01-20 2011-11-08 Himax Technologies Limited Fractional-N phase-locked loop
US8228102B1 (en) * 2010-03-03 2012-07-24 Altera Corporation Phase-locked loop architecture and clock distribution system
FI123529B (fi) * 2010-04-22 2013-06-28 Aalto Korkeakoulusaeaetioe Mikromekaaniseen oskillaattoriin perustuva lämpötilakompensoitu taajuusreferenssi
US8390358B2 (en) 2010-10-07 2013-03-05 Cortina Systems, Inc. Integrated jitter compliant clock signal generation
US8537956B1 (en) * 2010-11-24 2013-09-17 Altera Corporation Techniques for generating fractional periodic signals
US8564342B2 (en) * 2011-02-04 2013-10-22 Marvell World Trade Ltd. Reference clock compensation for fractional-N phase lock loops (PLLs)
US8862926B2 (en) * 2011-08-16 2014-10-14 Apple Inc. Hardware controlled PLL switching
US9219560B2 (en) 2011-10-25 2015-12-22 Cavium, Inc. Multi-protocol SerDes PHY apparatus
US9436250B1 (en) * 2011-12-19 2016-09-06 Altera Corporation Apparatus for improving power consumption of communication circuitry and associated methods
US9577816B2 (en) * 2012-03-13 2017-02-21 Rambus Inc. Clock and data recovery having shared clock generator
US8384453B1 (en) * 2012-03-27 2013-02-26 Cadence Design Systems, Inc. Frequency adjustment in a control system
US9065457B2 (en) * 2012-04-26 2015-06-23 Skyworks Solutions, Inc. Circuits and methods for eliminating reference spurs in fractional-N frequency synthesis
US8989332B2 (en) * 2012-04-26 2015-03-24 Skyworks Solutions, Inc. Systems and methods for controlling frequency synthesis
US9503103B2 (en) * 2012-04-30 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with a frequency multiplier and method of configuring the phase locked loop
US8786337B2 (en) 2012-05-14 2014-07-22 Ensphere Solutions, Inc. Low jitter clock generator for multiple lanes high speed data transmitter
US8791734B1 (en) * 2013-02-13 2014-07-29 Silicon Laboratories Inc. Cascaded PLL for reducing low-frequency drift in holdover mode
US20140254735A1 (en) * 2013-03-11 2014-09-11 Lsi Corporation Transmit reference signal cleanup within a synchronous network application
US9319051B2 (en) * 2013-05-28 2016-04-19 Broadcom Corporation Digital PLL with hybrid phase/frequency detector and digital noise cancellation
US9286825B2 (en) * 2013-10-17 2016-03-15 Sct Technology, Ltd. Apparatus and method for driving LED display
US9246500B2 (en) * 2013-11-27 2016-01-26 Silicon Laboratories Inc. Time-to-voltage converter using a capacitor based digital to analog converter for quantization noise cancellation
JP2015114749A (ja) * 2013-12-10 2015-06-22 ソニー株式会社 クロック生成回路
US9344271B1 (en) * 2014-03-25 2016-05-17 Microsemi Storage Solutions (U.S.), Inc. Digital correction of spurious tones caused by a phase detector of a hybrid analog-digital delta-sigma modulator based fractional-N phase locked loop
US9348358B2 (en) * 2014-04-18 2016-05-24 Fujitsu Limited Clock multiplication and distribution
DE102014108762B4 (de) * 2014-06-23 2023-11-16 Intel Corporation Eine Schaltung, ein Zeit-zu-Digital-Wandler, eine integrierte Schaltung, ein Sender, ein Empfänger und ein Sende-Empfangs-Gerät
KR102275636B1 (ko) * 2015-01-20 2021-07-13 삼성전자주식회사 아이 오프닝 회로를 구비한 집적 회로 및 서데스 장치
US9306730B1 (en) * 2015-02-04 2016-04-05 Xilinx, Inc. Fractional-N PLL-based CDR with a low-frequency reference
US9455846B2 (en) * 2015-02-19 2016-09-27 Microsoft Technology Licensing, Llc Decision feedback equalization
US10003346B2 (en) * 2015-03-20 2018-06-19 Telefonaktiebolaget Lm Ericsson (Publ) Fractional PLLs with low correlation
US10224940B2 (en) * 2015-04-27 2019-03-05 Telefonaktiebolaget Lm Ericsson (Publ) Digital phase controlled PLLs
US10014888B2 (en) * 2015-06-08 2018-07-03 Maxlinear, Inc. Jitter improvement in serializer-deserializer (SerDes) transmitters
US10641881B2 (en) * 2015-08-28 2020-05-05 Aptiv Technologies Limited Bi-static radar system
US20170093604A1 (en) * 2015-09-24 2017-03-30 Semiconductor Components Industries, Llc Spread spectrum clock generator and method therefor
US9559704B1 (en) * 2015-11-11 2017-01-31 Xilinx, Inc. Fractional-N phase-locked loop with reduced jitter
US9531390B1 (en) * 2015-12-15 2016-12-27 Altera Corporation Techniques for generating clock signals using oscillators
US10320509B2 (en) * 2015-12-28 2019-06-11 Silicon Laboratories Inc. Fail safe clock buffer and clock generator
US20170366376A1 (en) * 2016-06-21 2017-12-21 Marvell World Trade Ltd. Analog fractional-n phase-locked loop
US9991898B1 (en) * 2016-11-16 2018-06-05 Perceptia Devices, Inc. Fractional-N jitter attenuator
US10027333B2 (en) * 2016-11-18 2018-07-17 Stmicroelectronics International N.V. Phase locked loops having decoupled integral and proportional paths
US10291386B2 (en) 2017-09-29 2019-05-14 Cavium, Llc Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090079624A (ko) * 2008-01-18 2009-07-22 삼성전자주식회사 암프로세서를 이용한 디바이스 테스트 장치

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US11044071B2 (en) 2021-06-22
US10461917B2 (en) 2019-10-29
US20210273776A1 (en) 2021-09-02
KR20220123478A (ko) 2022-09-06

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