CN103026629B - 使用受控时钟抖动的分数杂散减小 - Google Patents

Abstract

在一个实施例中，装置包括抖动生成器，被配置为接收基准时钟；向基准时钟添加抖动；以及向锁相环路(PLL)输出具有被添加抖动的基准时钟。PPL被用于生成用于收发机的本地振荡器(LO)。抖动控制器向所述抖动生成器输出信号以控制被添加到基准时钟的抖动的特性。具有被添加抖动的基准时钟被用于减小由耦合入PLL的射频(RF)攻击者所引起的分数杂散。

Description

使用受控时钟抖动的分数杂散减小

相关申请的交叉引用

本公开要求于2010年7月28日提交的名称为“一种PLL分数杂散减小”的第61/368,459号美国临时申请的优先权，其通过引用的方式整体并入于此以用于各种用途。

背景技术

特定的实施例总体涉及锁相环路(Phase Lock Loop)(PLL)。除非在此另外指明，否则在此章节所述的方法并非是对于该申请的权利要求的现有技术，并且不通过被包括在本章节而被承认为现有技术。

图1公开了PLL100的示例。PLL100可以是发射/接收射频信号的收发机的一部分。PLL100生成一种本地振荡器(LO)信号，该信号被用于收发机中射频信号的上转换(upconversion)或下转换

(downconversion)。PLL100包括晶体振荡器102(TCXO)，该晶体振荡器102被配置以生成基准时钟信号。TCXO102可以是包括了PLL100的芯片的外部元件。基准时钟缓冲器104缓冲基准(reference)时钟信号，并将该信号输出至鉴频鉴相器(phase frequencydetector)106。鉴频鉴相器106比较该时钟信号与在反馈环路中接收到的反馈信号的相位差。鉴频器106输出代表两个输入信号间相位差的信号。

电荷泵108和回路滤波器110将由鉴频鉴相器106输出的相位信息转换为电压或电流。例如，调谐电压Vtune是被输入到射频压控振荡器(RF VCO)的控制信号。RF VCO生成频率被调谐电压Vtune所控制的正弦信号。然后RF缓冲器114输出由RF VCO生成的RF信号。

由RF VCO112输出的正弦信号也被馈送回整数分频器116。三角积分(sigma-delta，SD)调制器118和整数分频器116提供非整数分频能力。可以得到分数平均分频系数(division factor)。将由整数分频器116输出的信号的相位与来自输入基准信号的相位进行比较。该比较被用于调节RF VCO频率以保持相位锁定。

分数杂散(fractional spur)可以在PLL100中生成。有两个主要机制可以引起该生成。例如，由于与非线性PLL环路组合三角积分调制器量化噪声，可能生成杂散。三角积分调制器可以用于驱动整数分频器的分频系数以获得分数平均分频系数，该系数可以将噪声引入到PLL100中。PLL100中的若干块的非线性(例如整数分频器116)、鉴频鉴相器106、以及电荷泵108可能引起分数杂散的生成。

分数杂散也可能由工作在基准频率F_ref的PLL100的块来进行射频(RF)载波(RF攻击者(attacker))的子采样来生成。例如，分频器116、鉴频鉴相器106、电荷泵108以及基准时钟缓冲器104一般为在基准频率F_ref处计时的敏感数字电路。这些块对RF攻击者进行子采样，并且将RF攻击者转换至基带作为分数杂散。这些杂散可能被认为在PLL100中是支配性。杂散可能根据在本地振荡器(LO)频率和LO频率的倍数、因数上的RF攻击者来生成。

图1b示出了由PLL100生成的RF载波的频谱的示例，其特征是相位噪声和分数杂散。在120处，示出了位于本地振荡器频率的f_lo的RF载波。在122处，示出了相位噪声。在124处，示出了分数杂散。分数杂散是在来自于RF载波的偏置(offset)Δf处生成的。如果偏置Δf比PLL的带宽小，分数杂散不会被PLL100滤除并且能够劣化RF载波的频谱以及系统性能。在发射机中可能会违反频谱发射屏蔽(mask)，这是因为基带频谱被上转换至分数杂散附近。并且，在存在强干扰者(拦截器)中的接收能力可能被损害，这是因为分数杂散将干扰下转换至基带。

图1c示出了一个分数杂散生成的示例。RF攻击者可能为系统中可能导致寄生波(spurious tone)的任何RF载波。RF攻击者可能是由RFVCO112和RF缓冲器114所分发在包括发射机/接收机的芯片上。RF攻击者可以耦合到PLL100耦合块，PLL100的块被实现为在基准频率F_ref处计时的数字电路。这些块区通常为基准时钟缓冲器104、鉴频鉴相器106、电荷泵108和分频器116。耦合可以以不同方式出现，例如衬底耦合(substrate coupling)，接地/电源电压、磁耦合等等。

如果RF攻击者叠加在频率F_ref的时钟信号上，并且这一信号驱动边缘敏感的数字电路，则RF攻击者经受子采样。所生成的信号是由抖动影响的，并且特征可以是从时钟信号基频F_ref距离Δf处的两个边带。图1d示出了RF攻击者的影响。例如，在126处，RF攻击者128被叠加在时钟信号120上。在时钟信号120被输入到边缘敏感的数字块130之后，抖动132出现在时钟信号120上。例如，在距时钟信号120基频Δf处生成边带136。在PLL100的输出处传输边带136作为在RF载波f_lo附近Δf处的边带，其被称为分数杂散。因为分数杂散被由PLL馈送分频系数(＞＞1)放大，即使小的RF攻击者也能够造成在RF输出处出现寄生波。例如，在134处，RF攻击者示出在频率f_rf＝kF_ref+Δf处，其中k为整数。在136处，在输出处示出分数杂散作为时钟信号频率F_ref附近+/-Δf的边带。继而PLL将这些分数杂散放大作为RF载波频率f_lo附近的+/-Δf的边带136。

发明内容

在一个实施例中，装置包括抖动生成器，被配置为接收基准时钟；向基准时钟添加抖动；以及向锁相环路(PLL)输出具有被添加的抖动的基准时钟。PLL被用于生成用于收发机的本地振荡器(LO)信号。抖动控制器，被配置为向抖动生成器输出信号，以控制被添加到基准时钟的抖动的特性。具有所述被添加的抖动的所述基准时钟被用于减小由耦合入所述PLL的射频(RF)攻击者所引起的分数杂散。

在一个实施例中，抖动的特性在PLL的带宽内添加少量能量，以限制RF信号频谱的劣化。

在一个实施例中，PLL带宽之外的能量被PLL所滤除。

在一个实施例中，抖动的特性包括可与引起分数杂散的RF攻击者的周期相比的幅度。

在一个实施例中，抖动消除分数杂散。

在一个实施例中，一种系统，其中PLL被配置为接收具有被添加的抖动的基准时钟以及基于具有所添加的抖动的基准时钟输出LO信号。

在一个实施例中，方法包括接收基准时钟。接收控制信号以控制向基准时钟添加的抖动的特性。该方法基于控制信号向基准时钟添加抖动并且向锁相环路(PLL)输出具有被添加的抖动的基准时钟。PLL被用于生成用于收发机的本地振荡器(LO)信号。具有被添加的抖动的基准时钟被用于减小由耦合入PLL的射频(RF)攻击者所引起的分数杂散。

在一个实施例中添加所述抖动包括从包括多个延迟元件的第一延迟线选择延迟基准时钟信号，其中每个延迟元件以延迟量来延迟基准时钟。

在一个实施例中，接收控制信号包括接收指示应该选择来自于哪个延迟元件中的一个延迟元件的延迟基准时钟信号。

在一个实施例中，接收选择码的序列以选择不同的延迟基准信号来控制抖动的特性。

以下详述和附图提供对本发明的本质和优点的更详细理解。

附图说明

图1a示出了PLL的示例。

图1b示出了RF载波频谱以及分数杂散的示例。

图1c示出了生成分数杂散的示例。

图1d示出了RF攻击者的影响。

图2描绘了根据一个实施例的包括抖动控制块的收发机的示例。

图3示出了根据一个实施例的关于无抖动的原始情况的杂散振幅的图表。

图4a示出了根据一个实施例的PLL滤波的效果。

图4b示出了根据一个实施例的在PLL输出处由于基准调频的3MHz偏置杂散。

图5示出了根据一个实施例的抖动控制块的更详细的示例。

图6描绘了根据一个实施例的使用数字三角积分调制的抖动控制块的示例。

图7示出了根据一个实施例的分数杂散到白噪声的转换。

图8示出了根据一个实施例的将可编程性应用于抖动控制块的示例。

图9描绘了根据一个实施例的用于生成具有抖动的时钟信号的方法的简化流程图。

具体实施方式

在此描述的是用于基准时钟生成系统的技术。在下面的描述中，为了说明的目的，阐明了许多示例和特定细节，以便于提供对本发明的实施例的透彻理解。如权利要求书所限定的具体实施例可以包括仅在这些示例中的特征的一些或全部，或与下述的其他特征的组合，并且可以进一步包括在此描述的特征和概念的修改和等同物。

图2描绘了根据一种实施例的包括抖动控制块200的收发机206的示例。抖动控制块可以耦合到PLL201。PLL201生成本地振荡器(LO)信号，该信号被用在收发机206中的射频信号的上转换和下转换中。PLL201可以包括与图1所述的PLL相似的元件。然而，抖动控制块200从晶体振荡器接收基准时钟信号并向PLL201输出具有抖动的基准时钟信号。例如，干净基准时钟(clean reference clock)可以被输入到抖动生成器202中。例如，抖动生成器202可以将无抖动基准信号(“干净”)变换为具有包括某些特性的抖动的时钟信号。抖动生成器202可以在干净基准时钟信号中引入受控量的抖动τ(t)。抖动生成器202输出具有受控抖动的基准时钟。

抖动控制器204驱动抖动生成器202，并控制抖动的各种特性，诸如振幅、频率、频谱特性等等。在一个实施例中，受控意味着抖动的特征是PLL带宽内的少量能量，从而RF载波频谱衰减较小。通过这种方式，带外能量可以被PLL输入至输出低通传递函数所有效地滤除。因此，大部分的抖动能量可以在PLL带宽之外。并且，取决于抖动τ(t)的特性，抖动幅度(峰值或均方根(RMS))相比于RF攻击者的周期1/F_RF应该是显著的。

取决于抖动τ(t)的频谱，分数杂散可以被减弱或完全消除，并且移动至更便利的频率偏置(例如，在PLL带宽之外)，在该偏置分数杂散能够被有效的滤除。同样，分数杂散可以被转换至噪声基底(noise floor)(例如白噪音)，其降低了每单位带宽的频谱发射。噪声基底可以包括和分数杂散相同、但在更低的频谱密度上的能量。因此，可以被滤除并且在一些情况下对于系统性能不那么有害的噪声基底(而不是大音(large tone))存在。

时钟抖动被引入以减小来自于RF收发机206中的RF信号(RF攻击者)的自干扰(self-interference)。在这种情况下时钟信号不是攻击者。相反，时钟抖动的引入减小了RF攻击者对收发机的性能的影响。

在一个示例中，正弦抖动被引入到基准时钟中。例如，正弦抖动可以有峰值振幅Δt和调频F_m。抖动可以由以下来定义：

■

■F_ref＝26MHz，F_m＝3MHz

选择RF攻击者频率以使得在Δf＝400kHz的频率偏置处的分数杂散：

■F_RF＝K F_ref+Δf withΔf＝400kHz

因此，由于PLL201的组件中的RF攻击者的子采样，分数杂散可以如下出现：

■残留在400kHz处的分数杂散

■1MHz+/-400kHz(即600kHz和1.4MHz)处的新杂散

■2MHz+/-400kHz(即1.6MHz和2.4MHz)处的新杂散

■在3MHz偏置处由于基准时钟抖动的的调制杂散400kHz偏置处的分数杂散的振幅相对于如背景技术中所述的(无抖动添加到基准时钟信号的情形)在400kHz偏置处的分数杂散的振幅如图3所示被减小。新的杂散在更大的频率偏置(1MHz+-400kHz和2MHz+-400kHz)处生成。

图3示出了根据一个实施例的关于无抖动的时钟信号的杂散振幅的图表300。Y轴是从常规无抖动时钟的振幅减小的分贝(dB)。并且，X轴是归一化的峰值抖动Δt/T_RF。如所示出的那样，对于在302处所示的400KHz(Δf)杂散发生了振幅减小，而同时新杂散生成：在304处所示的2.6MHz(F_m-Δf)杂散、在306处所示的1.6/2.4MHz(F_ref-8*F_m+/-Δf)杂散和在308处所示的0.6/1.4MHz(9*F_m-F_ref+/-Δf)杂散。并且，如在310处所示，获得对于Δt＞0.7*T_RF在400kHz信号的大于10dB的减小。而且，图表300并没有将PLL201的低通滤波考虑在内，该低通滤波去除在PLL带宽之外的杂散。

在一个实施例中，通过增加关于RF攻击者周期的抖动峰值幅度，400KHz杂散能够被显著地减小，并且甚至对于一些Δt/T_RF比率能被消除。而且，杂散的能量被转换成在更高偏置处的音调(tone)，在该音调处PLL201的滤波可以更为有效。例如，图4a示出了根据一个实施例的PLL滤波的效果。在该示例中，PLL的带宽被设置为80kHz，因此在偏置处的逐渐衰减的杂散大于80kHz。在302处，对于ΔT＞0.7*T_RF，400KHz杂散被衰减了大于10dB。在304和306处新生成的音调在初始的400KHz音调之下＞18dB。总体PLL频谱性能相对于原始情况得以显著提高。

图4示出了根据一个实施例的由于基准调制，在PLL输出处的3MHz调制杂散。3MHz调制杂散还出现在＜55dBc的电平(level)处。在3MHz处的调制杂散的幅度可以通过增加调制频率F_m而被减小。并且，通过对抖动的调制频率F_m的适当选择，新生成的音调能够被以更为便利的办法来布置(例如，避免600KHz音调，将音调移动到更高的偏置等等)。

图5示出了根据一个实施例的抖动控制块200的更为详细的示例。可以包括延迟线502、边缘选择器(edge selector)504、数字序列生成器506来作为抖动生成器202和抖动控制器202。在一个示例中，延迟线502和边缘选择器504可以被认为是抖动生成器202的一部分，并且数字序列生成器506可以被认为是抖动控制器204的一部分。

干净的基准时钟是由基准时钟生成器508所生成的。其被输入到延迟线502中。延迟线包括大量的延迟元件510a-510N。每个延迟元件510可能是具有相同的延迟单位，比如延迟τ。延迟线502创建了一组干净基准时钟的延迟的副本。

边缘选择器包括N个输入和一个去往PLL201的输出。N个输入来自于每个延迟元件510。因此，N个被延迟的干净基准时钟的副本被输入到边缘选择器504中。边缘选择器504继而根据从数字序列生成器506接收的边缘选择码的值，选择N个被延迟副本中的一个副本。在一个实施例中，每基准时钟周期1/F_ref更新一次边缘选择码(edge selection code)。可以提供定时以保证输出具有抖动的基准时钟的无毛刺输出。

数字序列生成器506生成边缘选择码的序列q_k以将需要的量的抖动引入到具有所期望的频谱特性的干净基准时钟信号。该数字序列生成器在时钟频率F_ref处计时，以每基准周期时更新一次边缘选择码。被引入的抖动能够被表示为q_k*τ，其中q_k＝1…N。数字序列生成器506生成边缘选择码以选择不同的延迟元件。对干净基准时钟的不同延迟副本的选择包括由边缘选择器504输出的基准时钟上的抖动。

数字序列生成器506可以以不同的方式来实现。例如，图6描绘了根据一个实施例的使用数字三角积分调制器602的抖动控制块200的示例。也可以使用其他方式，例如使用移位寄存器/查找表的可编程序列生成器(例如对于正弦、方波和三角波调制)、使用移位寄存器的伪随机序列生成器以及其他实现。

数字三角积分调制器602可以是L级数字三角积分调制器。例如，可以使用多阶噪声整形(MASH)三角积分调制器。∑Δ输入(未示出)可以在数字三角积分调制器602处被接收。继而数字三角积分调制器602将该∑Δ输入编码为边缘选择码。延迟元件N的数量可以等于在边缘选择码的∑Δ输出处的电平数量。也就是说，输出将具有特定于延迟元件的一个比特(bit)。数字三角积分调制器602可能引入量化噪声，该噪声可能恶化基准时钟频谱。然而，数字三角积分调制器602的噪声整形能力将量化噪声能量推至高频。例如，来自数字三角积分调制器602的量化噪声能量被整形为高通、并且被推送至频率F_ref/2附近。PLL201的输入至输出低通传递函数201能够衰减噪声，因为PLL带宽经常远小于基准时钟频率F_ref。在这种情况下，PLL201的滤波能够在PLL输出处抑制这一噪声。并且，∑Δ输入能够被选择以优化频谱性能并添加抖颤(dithering)以避免空闲音(idle tones)。

数字三角积分调制器602可以被配置以将分数杂散转换为白噪音。图7示出了根据一个实施例的由分数杂散至白噪音的转换。在702处示出了分数杂散，在基准时钟信号不包括抖动时发生分数杂散。在704处示出了白噪声基底。在这种情况下，在702处的分数杂散的频谱功率被转换为白噪声基底，其具有与原始杂散相同的能量但具有从0偏置至F_ref/2偏置的恒定频谱密度。例如，随着具有抖动的基准时钟的归一化单位延迟接近RF攻击者周期的一半时，杂散逐渐地被转换为白噪音基底。这导致频谱功率降低了27dB，考虑到30kHz频谱密度集成(integration)带宽和F_ref＝26MHz。杂散的能量被转换为具有相同能量但具有更低的频谱密度的噪声基底。

当具有抖动的基准时钟的单位延迟以0.5*T_rf(RF攻击者周期的一半)为中心时，可以最优化频谱功率的减小。在一些情况下，在本地振荡器频率的超谐波或次谐波上存在着更多的RF攻击者。对于给定的RF通道，仅一个攻击者可以正在生成最接近于载波的杂散。具体实施例可以向延迟线502中添加可编程性，以按照通道依赖的方式针对最危险的RF攻击者来优化延迟。图8示出了根据一个实施例的向抖动控制块200应用可编程性和校准能力的示例。在一些通信标准中，要覆盖的LO频率范围较广，其确定了T_RF的较大变化，并且使得将延迟τ优化至0.5T_RF变得较难。第一块802包括嵌入延迟锁定环路(delay lock loop)(DLL)的主延迟线。延迟线804接收与T_RF(RF攻击者周期)有关的时钟。由可编程的延迟元件、鉴相器808和环路滤波器810组成的DLL向第二块812提供校准延迟控制(模拟或者数字的)。

第二块812包括从延迟线(slave delay line)814、边缘选择器504和数字序列生成器506。从延迟线814从基准时钟生成器202接收基准时钟信号。第一块802和第二块812可以被用于主/从配置中，以调谐/校准单位延迟，使其在面临工艺-电压-温度(PVT)变化和T_ref变化尽可能地靠近0.5T_RF。在这种情况下，能够获得合适的延迟τ以引入所需要的抖动。该DLL被用于调谐/校准单位延迟使其尽可能地接近0.5T_RF。

图9描绘了根据一个实施例的用于生成具有抖动的时钟信号的方法的流程简图900。在902处接收到了干净的基准时钟。干净的基准时钟可以由片外的基准时钟生成器所生成。继而将抖动添加到基准时钟。例如，在904处，接收信号以控制被添加到基准时钟的抖动的特性。可以选择来自不同的延迟元件510的延迟基准时钟信号以将抖动量引入基准时钟信号中。在906处，基于控制信号来选择延迟基准时钟。在908处，具有抖动的基准时钟被输出至PLL201。具有所包括的抖动的基准时钟被用于减小位于由PLL201生成的射频载波附近的分数杂散。

如在本文说明书中和贯穿以下的权利要求所使用的，″一″、“一个”和“所述”除非上下文明确规定不是这样，否则包括复数的指代。并且，如在本文说明书中和贯穿以下的权利要求所使用的，″中″的含义除非上下文明确规定不是这样，否则包括“中”和“上”。

上述说明书图示了本发明的各种实施例以及本发明的各个方面可以如何实现的示例。上述示例和实施例不应该被视为是仅有的实施例，并且其被呈现以图示如由以下的权利要求所限定的本发明的灵活性和优点。基于上述公开内容和以下的权利要求，可以运用其他布置、实施例、实现以及等同物而不脱离如由权利要求所限定的本发明的范围。

Claims (17)

1.一种用于通信网络的装置，所述装置包括：

时钟生成器，被配置为向第一基准时钟添加具有受控特性的抖动以生成第二基准时钟；以及

锁相环路PLL，被配置为基于所述第二基准时钟来生成用于收发机的本地振荡器LO信号，以减小由耦合入所述PLL的射频RF信号所引起的所述LO信号中的分数杂散，

其中，所述受控特性包括受控的振幅、频率、以及频谱特性中的至少一个，并且具有所述受控特性的所述抖动在所述PLL的带宽内添加一些能量，

其中具有所述受控特性的所述抖动包括可与引起所述分数杂散的所述RF信号的周期相比的幅度，以及

其中所述抖动具有将所述分数杂散的至少一部分移动到偏置到所述PLL带宽之外的频率的调制频率。

2.根据权利要求1所述的装置，其中所述时钟生成器被配置为控制对于所述第一基准时钟的可变延迟来生成所述第二基准时钟。

3.根据权利要求2所述的装置，其中所述时钟生成器还包括延迟线，所述延迟线包括多个延迟元件，其中每个延迟元件向所述第一基准时钟添加延迟量。

4.根据权利要求3所述的装置，其中所述时钟生成器包括边缘选择器，所述边缘选择器被配置为改变所述延迟元件中的一个延迟元件的选择，以改变所述第二基准时钟对于所述第一基准时钟的所述可变延迟。

5.根据权利要求4所述的装置，其中所述时钟生成器包括序列生成器，所述序列生成器被配置为生成选择码的序列，以改变所述延迟元件中的所述一个延迟元件的所述选择。

6.根据权利要求3所述的装置，其中：

所述延迟线为第一延迟线，并且所述时钟生成器还包括第二延迟线；

延迟锁定回路被配置为将所述第二延迟线锁定为具有与所述RF信号有关的周期的信号，以输出延迟控制信号；以及

所述延迟控制信号被用于调谐在所述第一延迟线中的所述延迟元件的所述延迟量。

7.根据权利要求1所述的装置，其中具有所述受控特性的所述抖动限制所述RF信号频谱的劣化。

8.根据权利要求7所述的装置，其中所述PLL带宽之外的能量被所述PLL所滤除。

9.根据权利要求1的所述的装置，其中所述抖动消除所述分数杂散。

10.根据权利要求1所述的装置，其中所述抖动将所述分数杂散转换成噪声基底。

11.一种用于通信网络的方法，所述方法包括：

生成具有受控特定的抖动；

将所述抖动添加到第一基准时钟以生成第二基准时钟；以及

使用锁相环路PLL基于所述第二基准时钟来生成本地振荡器LO信号，以减小由耦合入所述PLL的射频RF信号所引起的所述LO信号中的分数杂散，

其中，所述受控特性包括受控的振幅、频率、以及频谱特性中的至少一个，并且具有所述受控特性的所述抖动在所述PLL的带宽内添加一些能量，

其中生成具有所述受控特性的所述抖动还包括:

生成所述抖动以具有可与引起所述分数杂散的所述RF信号的周期相比的幅度，以及

其中所述抖动具有将所述分数杂散的至少一部分移动到偏置到所述PLL带宽之外的频率的调制频率。

12.根据权利要求11所述的方法，其中将所述抖动添加到第一基准时钟以生成第二基准时钟还包括：

由受控可变延迟来延迟所述第一基准时钟以生成所述第二基准时钟。

13.根据权利要求12所述的方法，其中由所述受控可变延迟来延迟所述第一基准时钟以生成所述第二基准时钟还包括：

选择性地输出从构成延迟线的多个延迟元件输出的多个延迟信号中的一个延迟信号以延迟所述第一基准时钟。

14.根据权利要求13所述的方法，其中选择性地输出从构成所述延迟线的所述多个延迟元件输出的所述多个延迟信号中的一个延迟信号以延迟所述第一基准时钟还包括：

接收指示应该选择来自于所述延迟元件中的一个延迟元件的哪个延迟信号的选择码。

15.根据权利要求14所述的方法，还包括：

生成所述选择码以控制所述抖动的所述特性。

16.根据权利要求13所述的方法，还包括：

将延迟锁定回路锁定为具有与所述RF信号有关的周期的信号；

基于锁定的所述延迟锁定回路来生成延迟控制信号；以及

基于所述延迟控制信号来调谐所述延迟线中的所述延迟元件。

17.根据权利要求14所述的方法，其中接收指示应该选择来自于所述延迟元件中的一个延迟元件的哪个延迟信号的所述选择码还包括：

接收三角积分输入；以及

解析所述的三角积分输入以确定应该选择来自于所述延迟元件中的一个延迟元件的哪个延迟信号。