CN107634757B - 在锁相环路中使用参考时钟抖动来降低突波 - Google Patents

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Abstract

本申请案涉及在锁相环路中使用参考时钟抖动来降低突波。本发明的实施例提供锁相环路(100)。可控制振荡器(102)产生射频RF信号(120)。除法器(108)经配置以通过将所述RF信号除以除法因子(114)而产生经除分RF信号。相位检测电路(106)经配置以接收经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号。抖动模块(110)经配置以产生所述经抖动参考信号(113)及所述除法因子(114)，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的目标频率之间的比率匹配。

Description

在锁相环路中使用参考时钟抖动来降低突波
技术领域
本发明一般来说涉及使用锁相环路来合成频率信号，且特定来说涉及使用参考时钟抖动来降低突波。
背景技术
数字无线电最近允许以紧凑得多的数字电路替换消耗空间的模拟RF电路，借此促成将设计迅速地转为更先进的光刻技术的能力。德州仪器公司(Texas Instruments,TI)以其数字RF处理器(DRPTM)架构证明了此概念，所述DRPTM架构已成功实施于其蓝牙BRF6xxx收发器的生产版本以及其它芯片中。DRP实施方案与蜂窝技术领域中朝向RF-CMOS的进行中的趋势一致，这使其在功率消耗、成本及多个无线电器件的集成方面有吸引力。
锁相环路(PLL)振荡器是射频(RF)通信系统的设计中的关键组件。
发明内容
本发明的一个实施例提供一种包括锁相环路(PLL)的数字系统，其中所述PLL包括：可控制振荡器，其用于产生具有目标频率的射频(RF)信号；除法器，其经耦合以接收所述RF信号，所述除法器经配置以通过将所述RF信号除以除法因子而产生经除分RF信号；相位检测电路，其经配置以接收经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号；及抖动模块，其经配置以接收具有固定频率FREF的参考信号，所述抖动模块可操作以产生所述经抖动参考信号及所述除法因子，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配。
本发明的另一实施例提供一种用于操作锁相环路(PLL)的方法，所述方法包括：产生具有频率FREF的参考时钟；产生具有目标频率的可调整射频(RF)信号；使所述参考时钟抖动以产生具有从多个抖动频率选择的随机改变频率的经抖动参考时钟；选择除法因子以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配；将所述RF信号除以所述选定除法因子以产生经除分RF信号；检测所述经抖动参考时钟与所述经除分RF信号之间的相位误差；及调整所述可调整RF信号以使所述相位误差最小化。
本发明的另一实施例提供一种集成电路，其包括：锁相环路(PLL)，其中所述PLL包含：可控制振荡器，其用于产生具有目标频率的射频(RF)信号；控制环路，其可控制地耦合到所述可控制振荡器；及抖动模块，其具有耦合到所述控制环路的经抖动参考信号输出及除法因子输出，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配。
附图说明
现将仅以实例的方式且参考附图描述根据本发明的特定实施例：
图1是包含抖动电路的实例性锁相环路的框图；
图2及3是具有及不具有抖动的不同PLL中的相位噪声的曲线图；
图4是图1的抖动模块的更详细框图；
图5是图1的抖动模块的替代实施例；
图6是图解说明实例性PLL的操作的流程图；及
图7是数字无线电收发器内的具有PLL的实施例的实例性数字系统的框图。
具体实施方式
PLL(锁相环路)是从单个参考频率产生多个频率的普遍方式。在射频(RF)通信中，通常使用PLL来从在数十MHz的范围中操作的基于单晶(XTAL)的频率参考电路产生RF频率(高达数GHz)。通常，由RF信号除法器除分RF振荡器输出且与来自XTAL参考电路的参考时钟进行比较。比较器接着产生误差信号，所述误差信号由环路滤波器滤波，且经滤波信号用于以使所述误差信号最小化的方式控制高频振荡器。
PLL的一般操作是众所周知的且不必在本文中详细地描述。举例来说，标题为“插入式全数字锁相环路(Interpolative All-digital Phase Locked Loop)”的美国专利8,045,670中描述围绕响应于数字调谐字(OTW)而调谐的数控振荡器(DCO)构建的全数字频率合成器架构，所述专利以引用的方式并入本文中。插入式全数字锁相环路(iADPLL)是全数字PLL(ADPLL)频率合成器的经增强版本，标题为“II型全数字锁相环路(PLL)(Type-II alldigital phase locked loop(PLL))”的美国专利7,145,399中描述所述ADPLL频率合成器，所述专利以引用的方式并入本文中。
频率合成器的共同问题是以寄生方式产生的突波及/或音调。这些突波/音调有许多来源，但非常常见且变成问题的一个来源是参考时钟。参考时钟可导致在环路带宽(处于为参考频率的分率的频率)内及在处于参考时钟频率的倍数的环路带宽之外两者的突波/音调。这些突波/音调可导致针对通信及法规遵循两者的问题。为了降低突波通常需要重大工作来满足设计要求。
本发明的实施例包含锁相环路，其中抖动模块提供对参考时钟的伪随机抖动以及对由RF信号除法器使用的除法器比率的对应改变，如下文将更详细地解释。
图1是包含抖动电路110的实例性锁相环路100的框图，所述抖动电路耦合到参考时钟电路111且耦合到除法器108。PLL 100的主要环路包含产生具有目标频率的RF时钟信号120的可控制振荡器102。相位检测电路106对经抖动参考时钟113操作以提供数字相位误差样本，其指示所述经抖动参考时钟与由除法器108提供的RF时钟的经除分版本之间的相位差。环路滤波器104将相位误差信号滤波。控制逻辑接着以将相位误差信号降低到最小的方式来调整振荡器102的操作。如上文所提及，主要PLL环路的基本操作是众所周知的。
本发明的实施例可使经抖动参考时钟113频率在随机或伪随机序列中变化且同时使除法器108所使用的除法因子114变化。除法因子是由可变振荡器102产生的RF信号120的目标频率与由相位检测器106使用的经抖动参考频率113之间的比率。以此方式，可能通过降低突波峰值的水平而大幅度地分裂突波/音调。
稳定振荡器电路111产生提供到抖动模块110的参考频率(FREF)信号112。如上文所提及，稳定振荡器111可为基于晶体的，或基于其它已知或稍后开发的技术。抖动模块110提供对参考时钟的随机或伪随机抖动以形成经抖动参考(DREF)时钟113以及对除法器比率114的对应改变。
使用抖动来分裂控制环路中的音调是众所周知的技术。通常，抖动是通过向控制环路中的所测量信号添加随机信号(噪声)而进行。这可在分裂控制环路中的音调时是有效的，但其还增加系统中的总体噪声。在传统抖动方案中，总体噪声通常被增加3dB。向环路添加随机噪声对降低处于N*FREF的突波来说作用很小。并且，从参考时钟耦合到其它系统信号(例如电力供应器)将不受向环路添加较多噪声的影响。
本发明的实施例不向环路添加噪声以分裂音调，而是替代地通过形成不断改变的环路而工作。本发明的实施例可在不需要向系统添加噪声的情况下通过以随机方式或以伪随机方式改变环路参数而实施抖动。本发明的实施例动态地改变环路，以使其基本上不可能使音调存在于不断改变的环路环境内。本发明的实施例还可降低环路带宽之外的音调(参考频率的倍数)，这是常规抖动方案不能解决的问题。
图2是使用基于噪声的抖动的实例性现有技术系统中的相位噪声的曲线图。理想振荡器将产生纯正弦波。在频域中，这将表示为处于振荡器的频率的单一对狄拉克δ函数(Dirac delta function)(正与负共轭数)，即，所有信号的功率均处于单一频率。所有现实振荡器均具有经相位调制噪声组件。相位噪声组件使信号的功率伸展到邻近频率，从而产生噪声边带。振荡器相位噪声通常包含低频闪烁噪声且可包含白色噪声。相位噪声通常以dBc/Hz为单位表达，且其表示相对于含于1Hz带宽中的载波的噪声功率，所述1Hz带宽以与所述载波处于特定偏移为中心。相位噪声可测量及表达为单边带值或双边带值(举例来说)。
如图2中可见，如由峰值230指示，在此现有技术实例中存在大量寄生相位噪声脉冲。
图3是由本发明的示范性实施例产生的相位噪声的曲线图，其中使参考信号抖动，如上文所描述。注意，在此实例中存在很少寄生脉冲。由于不断改变的经抖动参考信号，寄生能量在较多频率上传播，这有效地传播噪声。
往回参考图1，图4是抖动模块110的框图。计数器逻辑404可周期性地加载用于计数参考时钟112的周期的数目的计数值C。每当计数器完成计数时，可双态切换输出以在参考信号的每C个周期产生经抖动参考信号113的一个周期，借此将参考时钟频率除以计数值。在此实例中，图解说明两个寄存器401、402。然而，在另一实施例中，可使用多于两个寄存器来产生多于两个抖动选择。在此实例中，寄存器401可加载值“N”。寄存器402可加载值“M”。选择器403从寄存器401、402选择一个输出或另一输出以形成经抖动参考时钟信号113。选择器403由选择信号421控制，所述选择信号在此实例中为由PRN产生器420产生的伪随机数(PRN)的最低有效位(LSB)。在此实例中，参考时钟112是24MHz信号；因此，经抖动参考时钟113以由PRN产生器420确定的速率在24MHz/N与24MHz/(M)之间抖动。在此实例中，PRN产生器420经设计以产生小于1微秒的平均抖动速率。
除使参考时钟的频率抖动之外，往回参考图1，由除法器108使用的PLL除法因子114(PLL_DF_VALUE)也可在PLL_DF_VALUE*(N)与PLL_DF_VALUE*(M)之间抖动以补偿参考时钟113周期的改变。这两个值可经计算并存储于寄存器411、412中且由选择器413使用相同选择信号421来选择。这两个值可由控制逻辑430中的硬件(举例来说)计算。在其它实施例中，较高级控制逻辑可使用软件或硬件逻辑来计算这些值且将结果存储于寄存器411、412中。
在一些实施例中，M的值可经选择为N+1。在此情形中，针对FREF/N的经抖动频率确定的第一除法因子可具有PLL_1_Value的值。针对FREF/(N+1)的经抖动频率的第二除法因子可经计算为PLL_2_Value＝PLL_1_Value*(N+1)/N。(N+1)/N计算可由控制逻辑模块430内的硬件(举例来说)进行。为了避免除法，N可经选择为2的幂，在所述情形中，计算简化为移位运算及加法运算。在此实例中，可使用以下N值：N＝2，N＝4，N＝8，N＝16。此对应于12MHz、6MHz、3MHz及1.5MHz的经抖动参考时钟频率。
在一些实施例中，控制逻辑430可包含由较高级控制逻辑控制的启用信号431。在此情形中，抖动可由较高级控制逻辑选择性地启用及停用。
图5是抖动模块510的替代实施例的框图。在此实例中，图解说明两个参考时钟除法器501、502。然而，在另一实施例中，可使用多于两个除法器来产生多于两个抖动选择。在此实例中，除法器501可将参考时钟112除以值“N”。除法器502可将参考时钟112除以可为N+1(举例来说)的值“M”。选择器503从除法器501、502选择一个输出或另一输出以形成经抖动参考时钟信号113。选择器503由选择信号521控制，所述选择信号在此实例中为由PRN产生器520产生的伪随机数(PRN)的最低有效位(LSB)。在此实例中，参考时钟112是24MHz信号；因此，经抖动参考时钟113以由PRN产生器520确定的速率在24MHz/N与24MHz/(M)之间抖动。在此实例中，PRN产生器520经设计以产生小于1微秒的平均抖动速率。
为了维持RF信号上的恒定频率，往回参考图1，由除法器108使用的PLL除法因子114(PLL_DF_VALUE)可在PLL_DF_VALUE*(N)与PLL_DF_VALUE*(M)之间抖动以补偿参考时钟113周期的改变。这两个值可如上文更详细地描述而计算、存储于寄存器511、512中且由选择器513使用相同选择信号521选择。
在一些实施例中，控制逻辑530可包含由较高级控制逻辑控制的启用信号531。在此情形中，抖动可由较高级控制逻辑选择性地启用及停用。
除法器501、502可使用各种已知或稍后开发的除法器电路来实施。举例来说，由输入参考时钟信号112计时的单个二进制计数器可用于2的幂整数除法。最低有效输出位以输入时钟的速率的1/2交替，下一位以所述速率的1/4交替，第三位以所述速率的1/8交替等。
替代地，触发器的布置可用于整数n除法。最容易配置是其中每一触发器是除2的一系列。对于这些触发器中的三者的一个系列，此系统将为除8。通过向触发器的链添加额外控制栅极，可获得其它除法比率。
用以将数字信号除以偶数整数倍的另一普遍电路是约翰逊(Johnson)计数器。此计数器为由输入信号计时的一类移位寄存器网络。最后寄存器的经补充输出馈送回到第一寄存器的输入。输出信号是从寄存器输出中的一或多者导出。举例来说，可以3寄存器约翰逊计数器来构造除6除法器。计数器的六个有效值是000、100、110、111、011及001。每当网络由输入信号计时之时，此模式重复。每一寄存器的输出是在寄存器之间具有60°相移的f/6方形波。可添加额外寄存器以提供额外整数除数。
在另一实施例中，可存在仅单个除法器，例如除法器502。在此情形中，选择逻辑503可在参考时钟112与由除法器502提供的参考时钟的经除分版本之间随机地进行选择。可代替除法器502使用计数器逻辑(例如图4中的逻辑404)体现类似配置。
图6是图解说明使用实例性PLL产生RF信号的操作的流程图，所述实例性PLL通过使在反馈环路内使用的参考时钟的频率抖动而操作。反馈环路将RF信号除以经同步选择以对应于经抖动参考信号的除法因子，如上文更详细地描述。
可使用晶体振荡器或者其它已知或稍后开发的电路或装置产生602具有频率“FREF”的固定频率参考时钟信号。
可使用可调整RF振荡器产生603具有目标频率的可调整RF信号，如上文更详细地描述。
可使用硬件或软件逻辑模块(举例来说)产生604随机或伪随机数序列。接着，可基于随机或伪随机序列(例如通过使用最低有效位值(举例来说))而形成选择信号。
当选择信号具有第一值(例如“0”)时，可将参考时钟的频率除以606值“N”以形成具有频率FREF/N的经抖动参考信号。当选择信号具有第二值(例如“1”)时，可将参考时钟的频率除以608值“M”以形成具有频率FREF/M的经抖动参考信号。如上文更详细地描述，可由计数器响应于选择信号使用不同计数值、由除法器响应于选择信号使用多个除数值、由多个除法器响应于选择信号等而形成经抖动参考信号。在一些实施例中，N可等于“1”，在所述情形中，不需要对FREF的除法来形成FREF/N。
在每一情形中，将除法器值提供607、609到PLL的反馈环路，其值经选择以与每一选定抖动频率与RF信号的目标频率之间的比率匹配。
将RF信号的频率周期性地除以612对应于经抖动参考信号的当前频率的当前除法因子。此除法可通过实际上除分RF信号频率，或通过计数在经定义时间周期内RF信号的周期的数目，或通过其它已知或稍后开发的技术而执行。
接着，可检测614经抖动参考信号的当前频率与所得经除分RF信号之间的相位误差。接着，可动态地调整616可调整RF振荡器以使所检测相位误差最小化。
此过程接着使用随机或伪随机数序列连续地重复以使参考信号及环路除法因子抖动。在图1的实例性实施例中，随机数序列经配置以致使抖动选择以小于大约1微秒/的平均速率发生/进行切换。
以此方式，可能通过降低突波峰值的水平而大幅度地分裂由PLL产生的突波/音调。
系统实例
图7是实例性通信装置730的框图。数字系统730包含在数字无线电收发器内使用经抖动参考信号(DREF)791的PLL的实施例。仅出于说明的目的，如所展示的实例性发射器748适于GSM/EDGE/WCDMA蜂窝技术标准。然而，应了解，通信领域的技术人员可在不背离本发明的精神及范围的情况下使本文中所图解说明的发射器也适于其它调制及通信标准。
整体参考为730的无线电电路可包含耦合到晶体752的集成电路(IC)736、连接到天线780的天线前端模块776及电池管理电路732。无线电IC 736可包含脚本处理器746、数字基带(DBB)处理器744、存储器742(例如，静态RAM)、发射(TX)块748、接收器(RX)块750、数控晶体振荡器(DCXO)754、抖动逻辑790、功率管理单元738及RF内建自测试(BIST)740。电池734及电池管理电路732可连接到无线电芯片736以提供电力。TX块748可包含具西格玛-德尔塔(∑Δ)调制器760、762的高速与低速数字逻辑块758、数控振荡器(DCO)764、数控功率放大器(DPA)774或功率预放大器(PPA)、时/数转换器(TDC)电路770及TDC量化噪声成形块766。RX块750可包含低噪声跨导放大器782、电流取样器784、离散时间处理块786、模/数转换器(ADC)788及数字逻辑块790。
由耦合到抖动逻辑790的38.4MHz(但在另一实施例中可为26.0MHz或其它)数控晶体振荡器(DCXO)754在芯片上产生频率参考(FREF)。
嵌入式PLL由DCO 764、TDC 770及控制逻辑758形成。美国专利8,045,670中更详细地描述具有嵌入式PLL的无线电芯片的一般操作，所述专利以引用的方式并入本文中。抖动逻辑790通过使抖动参考时钟信号791的频率在两个或多于两个频率之间随机地抖动而提供对其中所描述的PLL的操作的改善，如上文更详细地描述。将对应除法因子792同步地提供到TDC 770。如上文更详细地描述，除法因子经选择使得每一选定抖动频率与除法因子之间的比率是常数。TDC测量并量化经抖动频率参考DREF 791与DCO时钟边缘之间的时间差。
其它实施例
尽管已参考说明性实施例描述了本发明，但此描述并不打算解释为具有限制意义。所属领域的技术人员在参考此描述之后将明了本发明的各种其它实施例。
为了帮助理解本发明的原理，在可适于遵循特定无线通信标准(例如GSM、蓝牙、WCDMA等)的数字RF处理器(DRP)发射器及接收器的上下文中提供描述。然而，应了解，本发明不限于与任何特定通信标准一起使用且可在例如以下各项的各种配置中使用：有线、波导及无线应用、低频到光学频率或接近光学频率等。此外，本发明不限于与特定调制方案一起使用，而是可适用于包含数字及模拟调制两者的任何调制方案。
尽管本文中描述数字PLL，但如本文中所揭示的参考频率的抖动也可应用于基于模拟的PLL。
尽管本文中揭示其中参考时钟以例如24MHz或38.4MHz等频率操作且抖动速率小于1微秒的PLL的实例，但在其它实施例中，抖动速率可取决于参考时钟频率而较慢或甚至较快。举例来说，在一些实施例中，参考时钟可以低至中等千赫兹范围中的频率操作。在此实施例中，抖动速率可长达1千秒或更多(举例来说)。
注意，在此文档中，术语“通信装置”定义为适于通过媒体发射或发射并接收数据的任何设备或机构。通信装置可适于经由任何适合媒体(例如RF、无线、红外线、光学、有线、微波等)进行通信。在无线通信的情形中，通信装置可包括RF发射器、RF接收器、RF收发器或其任何组合。
尽管描述移动用户装备通信装置，但本发明的实施例不限于移动装置。桌上型装备及其它固定装备也可体现如本文中所描述的PLL。
遍及描述及权利要求书使用特定术语来指特定系统组件。如所属领域的技术人员将了解，在不背离所描述功能性的情况下，数字系统中的组件可称为不同名称及/或可以本文中未展示的方式组合。此文档并不打算区别在名称上不同但在功能上相同的组件。在论述中及在权利要求书中，术语“包含(including)”及“包括(comprising)”是以开端方式使用且因此应解释为意指“包含但不限于…”。并且，术语“耦合(couple)”及其衍生词打算意指间接、直接、光学及/或无线地进行电连接。因此，如果第一装置耦合到第二装置，那么所述连接可通过直接电连接、通过间接电连接、经由其它装置及连接、通过光学电连接及/或通过无线电连接。
虽然本文中可以顺序方式呈现及描述方法步骤，但所展示及描述的步骤中的一或多者可被省略、重复、同时执行及/或以不同于图中所展示及/或本文中所描述的次序的次序执行。因此，本发明的实施例不应被视为限于图中所展示及/或本文中所描述的步骤的特定排序。
因此，将预期所附权利要求书将覆盖归属于本发明的真实范围及精神内的对实施例的任何此类修改。

Claims (20)

1.一种包括锁相环路PLL的数字系统，其中所述PLL包括：
可控制振荡器，其用于产生具有目标频率的射频RF信号；
除法器，其经耦合以接收所述RF信号，所述除法器经配置以通过将所述RF信号除以除法因子而产生经除分RF信号；
相位检测电路，其经配置以接收经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号；及
抖动模块，其经配置以接收具有固定频率FREF的参考信号，所述抖动模块可操作以产生所述经抖动参考信号及所述除法因子，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配。
2.根据权利要求1所述的数字系统，其中所述抖动模块包含：
选择电路，其经配置以从至少两个经定义抖动值随机地选择计数值C；及
计数电路，其可操作以计数所述参考信号的每一周期且在所述参考信号的每C个周期产生所述经抖动参考信号的一个周期。
3.根据权利要求2所述的数字系统，其进一步包含伪随机数PRN产生器，其中所述PRN产生器的位信号经耦合以控制所述选择电路。
4.根据权利要求2所述的数字系统，其中所述选择电路以小于1微秒的平均时间速率进行切换。
5.根据权利要求2所述的数字系统，其进一步包含：
存储装置，其用于保存至少两个除法因子值；及
选择逻辑，其经配置以选择对应于每一选定计数值的除法因子。
6.根据权利要求1所述的数字系统，其中所述除法器包含计数器，所述计数器经配置以通过计数由所述除法因子定义的所述RF信号的周期的数目而除分所述RF信号。
7.根据权利要求1所述的数字系统，其中所述抖动模块包含：
至少两个除法器，其经配置以除分所述参考信号以形成至少两个经除分参考信号；及
选择电路，其经配置以随机地选择所述至少两个经除分参考信号中的任一者以形成所述经抖动参考信号。
8.根据权利要求7所述的数字系统，其进一步包含伪随机数PRN产生器，其中所述PRN产生器的位信号经耦合以控制所述选择电路。
9.根据权利要求7所述的数字系统，其中所述选择电路以小于1微秒的平均时间速率进行切换。
10.根据权利要求7所述的数字系统，其进一步包含：
存储装置，其用于保存至少两个除法因子值；及
选择逻辑，其经配置以选择对应于每一选定经除分参考信号的除法因子。
11.根据权利要求1所述的数字系统，其为通信装置，进一步包含具有经配置以调制所述RF信号的调制逻辑的发射器。
12.根据权利要求11所述的数字系统，其进一步包含经耦合以使用所述RF信号操作的RF接收器。
13.一种用于操作锁相环路PLL的方法，所述方法包括：
产生具有频率FREF的参考时钟；
产生具有目标频率的可调整射频RF信号；
使所述参考时钟抖动以产生具有从多个抖动频率选择的随机改变频率的经抖动参考时钟；
选择除法因子以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配；
将所述RF信号除以选定除法因子以产生经除分RF信号；
检测所述经抖动参考时钟与所述经除分RF信号之间的相位误差；及
调整可调整RF信号以使所述相位误差最小化。
14.根据权利要求13所述的方法，其中使所述参考时钟抖动是通过将所述参考时钟的所述频率除以随机序列中的两个或多于两个值中的每一者而执行。
15.根据权利要求14所述的方法，其中所述随机序列是伪随机序列。
16.根据权利要求13所述的方法，其中使所述参考时钟抖动会以小于1微秒的平均时间速率切换所述经抖动参考时钟的频率。
17.一种集成电路，其包括：
锁相环路PLL，其中所述PLL包含：
可控制振荡器，其用于产生具有目标频率的射频RF信号；
控制环路，其可控制地耦合到所述可控制振荡器；及
抖动模块，其具有耦合到所述控制环路的经抖动参考信号输出及除法因子输出，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配。
18.根据权利要求17所述的集成电路，其中所述控制环路包含：
除法器，其经耦合以接收所述RF信号，所述除法器经配置以通过将所述RF信号除以所述除法因子而产生经除分RF信号；及
相位检测电路，其经配置以接收所述经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号。
19.根据权利要求17所述的集成电路，其中所述抖动模块包含：
选择电路，其经配置以从至少两个经定义抖动值随机地选择计数值C；及
计数电路，其可操作以计数所述参考信号的每一周期且在所述参考信号的每C个周期产生所述经抖动参考信号的一个周期。
20.根据权利要求19所述的集成电路，其进一步包含伪随机数PRN产生器，其中所述PRN产生器的位信号经耦合以控制所述选择电路。
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