DE112018004399T5 - Serialisierer/deserialisierer(serdes)-pfade mit pfad-zu-pfad-datenrate-unabhängigkeit - Google Patents

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Abstract

Eine Schaltung und ein Verfahren ermöglichen, dass mehrere Serialisierer/Deserialisierer(SerDes)-Datenpfade einer physikalische-Schicht-Vorrichtung (PHY) über einen breiten Bereich von diversifizierten Datenraten arbeiten können, die von Pfad zu Pfad unabhängig sind. Die mehreren SerDes-Datenpfade können mit voneinander unabhängigen Datenraten arbeiten. Ein einzelner Niedrigfrequenztakt wird in die PHY eingegeben. Eine Frequenz des einzelnen Niedrigfrequenztakts wird über eine gemeinsame Ganzzahl-N-Phasenregelschleife (PLL - phase-locked loop) auf der PHY erhöht, um einen höheren Frequenztakt zu erzeugen. Jeder der SerDes-Datenpfade wird unabhängig als eine Fraktional-N-PLL betrieben, die den höheren Frequenztakt verwendet. Die Verwendung der gemeinsamen Ganzzahl-N-PLL ermöglicht eine Unterdrückung des Modulationsrauschens der Fraktional-N-PLLs, indem das Modulationsrauschen auf höhere Frequenzen verschoben wird, bei denen ein Pegel des Modulationsrauschens gefiltert wird, wodurch die Verwendung von Techniken mit hohem Risiko zur Unterdrückung von Rauschen vermieden wird.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung ist eine Fortsetzung der US-Anmeldung Nr. 15/721,334 , eingereicht am 29. September 2017. Die gesamten Lehren der obigen Anmeldung sind hierin durch Bezugnahme aufgenommen.
  • HINTERGRUND
  • Physikalische-Schicht-Vorrichtungen (PHYs) können mehrere Serialisierer/Deserialisierer(SerDes)-Pfade umfassen. Jeder SerDes-Pfad kann einen Serialisierer-Block und einen Deserialisierer-Block umfassen. Der Serialisierer-Block wandelt im Allgemeinen Daten von einem parallelen Format in ein serielles Format. Der Deserialisierer-Block wandelt im Allgemeinen Daten von einem seriellen Format in ein paralleles Format.
  • ZUSAMMENFASSUNG
  • Gemäß einem beispielhaften Ausführungsbeispiel kann eine Schaltung auf einem Chip für serielle Datenanwendungen eine gemeinsame Phasenregelschleife (PLL - phase-locked loop) aufweisen. Die gemeinsame PLL kann konfiguriert sein zum Empfangen eines außerhalb des Chips erzeugten Off-Chip-Referenztaktsignals und zum Erzeugen eines On-Chip-Referenztaktsignals. Das Auf-Chip- bzw. On-Chip-Referenztaktsignal kann eine höhere Frequenz haber als das Außerhalb-Chip- bzw. Off-Chip-Referenztaktsignal. Die Schaltung kann eine Vielzahl von Serialisierer/Deserialisierer(SerDes)-Pfaden aufweisen, die jeweils aus einem jeweiligen Sender, Empfänger und einer Fraktional-N(frac-N)-PLL bestehen. Das On-Chip-Referenztaktsignal kann an jede jeweilige frac-N-PLL verteilt werden zur Verwendung bei einem Erzeugen eines jeweiligen Ausgangstaktsignals mit einer jeweiligen Frequenz. Der jeweilige Sender und Empfänger jedes SerDes-Pfads kann konfiguriert sein für einen Betrieb bei jeweiligen Sende- und Empfangsdatenraten. Die jeweiligen Sende- und Empfangsdatenraten können auf der jeweiligen Frequenz basieren und können unabhängig von Datenraten anderer SerDes-Pfade der Vielzahl von SerDes-Pfaden sein.
  • Das Off-Chip-Referenztaktsignal kann konfiguriert sein für einen Betrieb in einem niedrigen Frequenzbereich von 100 MHz bis 156 MHz und das On-Chip-Referenztaktsignal kann konfiguriert sein für einen Betrieb in einem höheren Frequenzbereich von 400 MHz bis 600 MHz.
  • Die Schaltung kann konfiguriert sein zum Unterdrücken eines jeweiligen Modulationsrauschens, das von jeder jeweiligen frac-N-PLL erzeugt wird, durch Erhöhen der Frequenz des jeweiligen Modulationsrauschens, damit jede jeweilige frac-N-PLL das jeweilige Modulationsrauschen filtern kann.
  • Jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden kann aus einem jeweiligen Teiler und einem Sigma-Delta-Modulator bestehen. Jeder jeweilige Sigma-Delta-Modulator kann konfiguriert sein zum zufälligen Modulieren eines jeweiligen Teilungswerts des jeweiligen Teilers.
  • Die gemeinsame PLL kann eine Ganzzahl-PLL mit einem Multiplikationsfaktor sein und der Multiplikationsfaktor kann konfiguriert sein zum Unterdrücken eines anfänglichen Teils des Quantisierungsrauschens, das durch Modulieren jedes jeweiligen Teilungswerts jedes jeweiligen Teilers jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden eingeführt wird.
  • Jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden kann weiter aus einem jeweiligen parasitären Out-of-band- bzw. Außerband-Pol bestehen, der konfiguriert ist zum Unterdrücken eines verbleibenden Teils des Quantisierungsrauschens. Der verbleibende Teil kann bei höheren Offset-Frequenzen relativ zu Offset-Frequenzen des anfänglichen Teils sein. Der anfängliche Teil und der verbleibende Teil können unter einen Rauschpegel von Rauschen unterdrückt werden, das von Rauschquellen des intrinsischen Phasendetektors und des spannungsgesteuerten Oszillators (VCO - voltage controlled oscillator) auf dem Chip erzeugt wird.
  • Die Ganzzahl-PLL kann eine erste Ganzzahl-PLL sein und jeder jeweilige parasitäre Außerband-Pol kann hoch genug konfiguriert sein, um das Regelkreis-Verhalten der jeweiligen frac-N-PLL nicht zu beeinflussen. Jeder jeweilige parasitäre Außerband-Pol in Kombination mit der Konfiguration des Multiplikationsfaktors kann ermöglichen, dass eine Jitter- und Phasenrauschleistung jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden mit der einer zweiten Ganzzahl-PLL vergleichbar ist, die denselben Ganzzahl-Teilungswert wie die jeweilige frac-N-PLL verwendet.
  • Jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden kann eine Ordnung haben, die relativ zu der des jeweiligen Sigma-Delta-Modulators niedriger ist.
  • Die Ordnung jeder jeweiligen frac-N-PLL kann zwei sein und die des jeweiligen Sigma-Delta-Modulators kann drei sein.
  • Jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden kann aus einem jeweiligen Spreizspektrumtakt(SSC - spread spectrum clock)-Mustergenerator bestehen, der konfiguriert ist zum direkten Modulieren der jeweiligen frac-N-PLL gemäß einem jeweiligen SSC-Profil.
  • Der Chip kann eine physikalische-Schicht-Vorrichtung (PHY) sein. Jeder SerDes-Pfad kann konfiguriert sein zum Verwenden der jeweiligen Sende- und Empfangsdatenraten, um mit einer jeweiligen Medienzugriffssteuervorrichtung (MAC - media access controller) zu kommunizieren. Die jeweiligen Sende- und Empfangsdatenraten können unabhängig von Datenraten konfiguriert sein, die von anderen SerDes-Pfaden der PHY zur Kommunikation mit anderen MACs verwendet werden.
  • Gemäß einem anderen beispielhaften Ausführungsbeispiel kann ein Verfahren ein Erzeugen eines On-Chip-Referenztaktsignals von einer gemeinsamen Phasenregelschleife (PLL - phase-locked loop) auf einem Chip basierend auf einem Off-Chip-Referenztaktsignal, das außerhalb des Chips erzeugt wird, aufweisen. Das On-Chip-Referenztaktsignal kann eine höhere Frequenz haben als das Off-Chip-Referenztaktsignal. Das Verfahren kann ein Verteilen des On-Chip-Referenztaktsignals an jede jeweilige frac-N-PLL einer Vielzahl von Serialisierer/Deserialisierer(SerDes)-Pfaden aufweisen, die jeweils aus einem jeweiligen Sender, Empfänger und einer Fraktional-N(frac-N)-PLL bestehen. Das Verfahren kann ein Erzeugen eines jeweiligen Ausgangstaktsignals mit einer jeweiligen Frequenz von jeder jeweiligen frac-N-PLL basierend auf dem auf verteilten On-Chip-Referenztaktsignal aufweisen. Das Verfahren kann ein Betreiben jedes jeweiligen Senders und Empfängers jedes SerDes-Pfads bei jeweiligen Sende- und Empfangsdatenraten basierend auf der jeweiligen Frequenz aufweisen und kann unabhängig von Datenraten anderer SerDes-Pfade der Vielzahl von SerDes-Pfaden sein.
  • Das Verfahren kann ein Betreiben des Off-Chip-Referenztaktsignals in einem Niedrigfrequenzbereich von 100 MHz bis 156 MHz und ein Betreiben des On-Chip-Referenztaktsignals in einem höheren Frequenzbereich von 400 MHz bis 600 MHz aufweisen.
  • Das Verfahren kann ein Unterdrücken eines jeweiligen Modulationsrauschens, das von jeder jeweiligen frac-N-PLL erzeugt wird, durch Erhöhen der Frequenz des jeweiligen Modulationsrauschens aufweisen, damit jede jeweilige frac-N-PLL das jeweilige Modulationsrauschen filtern kann.
  • Jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden kann aus einem jeweiligen Teiler und einem Sigma-Delta-Modulator besteht. Das Verfahren kann weiter ein Verwenden jedes jeweiligen Sigma-Delta-Modulators aufweisen, um einen jeweiligen Teilungswert des jeweiligen Teilers zufällig zu modulieren.
  • Die gemeinsame PLL kann eine Ganzzahl-PLL mit einem Multiplikationsfaktor sein und das Verfahren kann weiter ein Konfigurieren des Multiplikationsfaktors aufweisen, um einen anfänglichen Teil eines Quantisierungsrauschens zu unterdrücken, das durch Modulieren jedes jeweiligen Teilungswerts jedes jeweiligen Teilers jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden eingeführt wird.
  • Jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden kann weiter aus einem jeweiligen parasitären Außerband-Pol bestehen und das Verfahren kann weiter ein Konfigurieren jedes jeweiligen parasitären Außerband-Pols aufweisen, um einen verbleibenden Teil des Quantisierungsrauschens zu unterdrücken. Der verbleibende Teil kann bei höheren Offset-Frequenzen relativ zu Offset-Frequenzen des anfänglichen Teils sein. Der anfängliche Teil und der verbleibende Teil können unter einen Rauschpegel von Rauschen unterdrückt werden, das von Rauschquellen eines intrinsischen Phasendetektors und eines spannungsgesteuerten Oszillators (VCO) auf dem Chip erzeugt wird.
  • Die Ganzzahl-PLL kann eine erste Ganzzahl-PLL sein und das Konfigurieren jedes jeweiligen parasitären Außerband-Pols kann ein Konfigurieren jedes jeweiligen parasitären Außerband-Pols aufweisen, um hoch genug zu sein, um ein Regelkreis-Verhalten der jeweiligen frac-N-PLL nicht zu beeinflussen. Jeder jeweilige parasitäre Außerband-Pol in Kombination mit der Konfiguration des Multiplikationsfaktors kann ermöglichen, dass Jitter- und Phasenrauschleistung jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden mit der einer zweiten Ganzzahl-PLL vergleichbar ist, die denselben Ganzzahl-Teilungswert wie die jeweilige frac-N-PLL verwendet.
  • Das Verfahren kann weiter ein Konfigurieren jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden aufweisen, um eine Ordnung zu haben, die relativ zu der des jeweiligen Sigma-Delta-Modulators niedriger ist. Die Ordnung jeder jeweiligen frac-N-PLL kann zwei sein und die des jeweiligen Sigma-Delta-Modulators kann drei sein.
  • Jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden kann aus einem jeweiligen Spreizspektrumtakt(SSC - spread spectrum clock)-Mustergenerator bestehen und das Verfahren kann weiter ein Konfigurieren jedes jeweiligen SSC-Mustergenerators aufweisen, um die jeweilige frac-N-PLL gemäß einem jeweiligen SSC-Profil direkt zu modulieren.
  • Der Chip kann eine physikalische-Schicht-Vorrichtung (PHY) sein und das Verfahren kann weiter aufweisen ein Konfigurieren jedes SerDes-Pfads zum Verwenden der jeweiligen Sende- und Empfangsdatenraten, um mit einer jeweiligen Medienzugriffssteuervorrichtung (MAC - media access controller) zu kommunizieren, und ein Konfigurieren der jeweiligen Sende- und Empfangsdatenraten unabhängig von Datenraten, die von anderen SerDes-Pfaden der PHY zur Kommunikation mit anderen MACs verwendet werden.
  • Es ist offensichtlich, dass hierin offenbarte beispielhafte Ausführungsbeispiele in der Form eines Verfahrens, einer Vorrichtung, eines Systems oder eines computerlesbaren Mediums mit darauf verkörperten Programmcodes implementiert werden können.
  • Figurenliste
  • Das Obige wird aus der folgenden genaueren Beschreibung von beispielhaften Ausführungsbeispielen ersichtlich, wie in den beigefügten Zeichnungen dargestellt, in denen sich gleiche Bezugszeichen in den verschiedenen Ansichten auf dieselben Teile beziehen. Die Zeichnungen sind nicht unbedingt maßstabsgetreu, sondern es wird Wert daraufgelegt, Ausführungsbeispiele zu veranschaulichen.
    • 1 ist ein Blockdiagramm eines beispielhaften Ausführungsbeispiels einer Schaltung auf einem Chip für serielle Datenanwendungen.
    • 2 ist ein Blockdiagramm eines beispielhaften Ausführungsbeispiels einer Vorrichtung für serielle Datenanwendungen.
    • 3 ist ein Blockdiagramm eines beispielhaften Ausführungsbeispiels einer Schaltung für serielle Datenanwendungen.
    • 4 ist ein Blockdiagramm eines anderen beispielhaften Ausführungsbeispiels einer Schaltung für serielle Datenanwendungen.
    • 5 ist ein Schaltungsdiagramm eines beispielhaften Ausführungsbeispiels einer Phasenregelschleife (PLL) des Standes der Technik.
    • 6 ist ein Graph eines beispielhaften Ausführungsbeispiels eines Phasenrauschens der PLL des Standes der Technik von 5.
    • 7 ist ein Schaltungsdiagramm eines beispielhaften Ausführungsbeispiels einer Fraktional-N(frac-N)-PLL.
    • 8 ist ein Graph eines beispielhaften Ausführungsbeispiels eines Phasenrauschens der frac-N-PLL von 7 mit einem Sigma-Delta-Modulator zweiter Ordnung.
    • 9 ist ein Graph eines beispielhaften Ausführungsbeispiels einer verbesserten Phasenrauschantwort relativ zu der Phasenrauschantwort von 8.
    • 10 ist ein Graph einer anderen verbesserten Phasenrauschantwort relativ zu der Phasenrauschantwort von 8.
    • 11 ist ein Graph einer Phasenrauschantwort für ein beispielhaftes Ausführungsbeispiel eines Synthesizers, bei dem eine Eingangsfrequenz auf 500 MHz erhöht wird.
    • 12 ist ein Graph eines beispielhaften Ausführungsbeispiels einer Phasenantwort für eine frac-N-PLL, die einen Hochfrequenz-Außerband-Pol einsetzt.
    • 13 ist ein Graph 1300 einer Phasenantwort eines beispielhaften Ausführungsbeispiels eines Synthesizers mit einem Modulator, der bei einer niedrigen Frequenz gedithert wird, so dass er ausreichend randomisiert ist.
    • 14 ist ein Schaltungsdiagramm eines beispielhaften Ausführungsbeispiels einer anderen frac-N-PLL.
    • 15 ist ein Graph eines beispielhaften Ausführungsbeispiels eines simulierten PLL-Ausgangs.
    • 16A ist ein Ablaufdiagramm eines beispielhaften Ausführungsbeispiels eines Verfahrens zum Erreichen einer Serialisierer/Deserialisierer(SerDes)-Pfad-Datenrate-Unabhängigkeit.
    • 16B ist ein Ablaufdiagramm eines anderen beispielhaften Ausführungsbeispiels eines Verfahrens zum Erreichen einer SerDes-Pfad-Datenrate-Unabhängigkeit.
  • DETAILLIERTE BESCHREIBUNG
  • Eine Beschreibung von beispielhaften Ausführungsbeispielen folgt.
  • In seriellen Datenanwendungen kann es nützlich sein, dass Serialisierer/Deserialisierer(SerDes)-Pfade (die hierin austauschbar auch als SerDes-Datenpfade bezeichnet werden) einer physikalische-Schicht-Vorrichtung (PHY) über einen breiten Bereich von Datenraten und seriellen Protokollen arbeiten. Für eine maximale Flexibilität bei einer Verbindung mit externen Komponenten kann es zusätzlich nützlich sein, die PHY mit mehreren Logikschicht-Medienzugriffssteuervorrichtungen zu verbinden, so dass die PHY bei einem Start des Chips programmiert werden kann, um mit einem bestimmten Protokoll für eine bestimmte Anwendung oder Platinendesign zu kommunizieren, während ein gleiches Stück von Anbietersilizium verwendet wird. Daher kann eine PHY mit SerDes-Pfaden, die konfiguriert sind, einen weiten Bereich von Betriebsfrequenzen und Protokollanforderungen zu überspannen, nützlich sein.
  • Innerhalb der PHY, die hierin austauschbar auch als SerDes-PHY bezeichnet wird, können eine Vielzahl von SerDes-Pfaden konfiguriert sein, um mit externen Vorrichtungen zu kommunizieren. Die SerDes-Pfade können primär aus einem Sender (TX) und einem Empfänger (RX) bestehen, um eine solche Kommunikation zu ermöglichen. Hier offenbarte Ausführungsbeispiele ermöglichen, dass mehrere SerDes-Datenpfade einer PHY über einen breiten Bereich von diversifizierten Datenraten von Pfad zu Pfad arbeiten, ohne schwierige Einschränkungen hinsichtlich Taktanforderungen für ein Taktsignal zu setzen, das für die SerDes-Datenpfade vorgesehen wird. Ein beispielhaftes Ausführungsbeispiel entlastet einen Kunden, der die PHY in seinem Design verwendet, von der Einhaltung derart schwieriger Einschränkungen. Zum Beispiel kann der Kunde Niedrigfrequenz-Taktsignale einsetzen, die in seinem Design leicht verfügbar sind, und muss kein Hochfrequenz-Taktsignal erzeugen, das ansonsten von der PHY benötigt wird.
  • Gemäß einem beispielhaften Ausführungsbeispiel kann jeder SerDes-Pfad mit einer vollständig unabhängigen Datenrate von einem anderen arbeiten, basierend auf einem einzelnen Niedrigfrequenz-Referenztaktsignaleingang. Das Erreichen einer solchen Pfad-zu-Pfad-Datenrate-Unabhängigkeit kann ermöglicht werden, indem jeder SerDes-Pfad als Fraktional-N(frac-N)-Frequenzsynthesizer betrieben wird und eine gemeinsame Phasenregelschleife (PLL - phase-locked loop) auf der PHY als Frequenzerhöhungs-PLL verwendet wird, um die Frequenz des einzelnen Niedrigfrequenz-Referenztaktsignaleingangs zu erhöhen.
  • Die Verwendung der Step-up- bzw. Erhöhungs-PLL vermeidet, dass in dem Stand der Technik existierende Techniken zur Unterdrückung von Quantisierungsrauschen mit hohem Risiko durchgeführt werden müssen, und bietet einen zusätzlichen Vorteil eines Unterdrückens eines frac-N-Modulationsrauschens, indem das frac-N-Rauschen auf höhere Frequenzen verschoben wird, bei denen ein solches Rauschen durch die frac-N-PLL gefiltert werden kann. Beispielhafte Ausführungsbeispiele eines Fraktional-Modulators, einer PLL-Schleifendynamik und zusätzlicher PLL-Filterpole ermöglichen, dass ein Pegel des frac-N-Modulationsrauschens bis zu einem Punkt unterdrückt wird, an dem Phasenrauschen und Jitter der frac-N-PLL mit denen einer Ganzzahl-N-PLL identisch erscheinen, wie weiter unten offenbart wird.
  • 1 ist ein Blockdiagramm 100 eines beispielhaften Ausführungsbeispiels einer Schaltung 102 auf einem Chip 104 für serielle Datenanwendungen. Die Schaltung 102 weist eine gemeinsame Phasenregelschleife (PLL - phase-locked loop) 106 auf. Die gemeinsame PLL 106 ist konfiguriert zum Empfangen eines Off-Chip-Referenztaktsignals 108, das außerhalb des Chips 104 erzeugt wird, und zum Erzeugen eines On-Chip-Referenztaktsignals 110. Das On-Chip-Referenztaktsignal 110 hat eine höhere Frequenz als das Off-Chip-Referenztaktsignal 108. Die Schaltung 102 weist eine Vielzahl von Serialisierer/Deserialisierer(SerDes)-Pfaden auf, d.h. die SerDes-Pfade 112a-n, die jede geeignete Anzahl von SerDes-Pfaden sein können. Jeder der SerDes-Pfade 112a-n besteht aus einem jeweiligen Sender, Empfänger und einer Fraktional-N(frac-N)-PLL, wie die Sender 114a-n, die Empfänger 116a-n und die frac-N-PLLs 118a-n der jeweiligen SerDes-Pfade 112a-n. Das On-Chip-Referenztaktsignal 110 wird an jede jeweilige frac-N-PLL, d.h. die frac-N-PLLs 118a-n, verteilt zur Verwendung bei einem Erzeugen eines jeweiligen Ausgangstaktsignals, d.h. die Ausgangstaktsignale 120a-n der jeweiligen frac-N-PLLs 118a-n, die jeweils mit einer jeweiligen Frequenz assoziiert sind. Der jeweilige Sender und Empfänger jedes SerDes-Pfads, wie die Sender 114a-n und die Empfänger 118a-n der jeweiligen SerDes-Pfade 112a-n, können jeweils konfiguriert sein für einen Betrieb bei jeweiligen Sende- und Empfangsdatenraten. Die jeweiligen Sende- und Empfangsdatenraten können auf der jeweiligen Frequenz basieren und können unabhängig von Datenraten anderer SerDes-Pfade der Vielzahl von SerDes-Pfaden sein, die die SerDes-Pfade 112a-n umfassen. Die Sende- und Empfangsdatenraten können dieselbe Datenrate sein. Alternativ können die Sende- und Empfangsdatenraten unterschiedliche Datenraten sein.
  • Das Off-Chip-Referenztaktsignal 108 kann konfiguriert sein für einen Betrieb in einem niedrigen Frequenzbereich von 100 MHz bis 156 MHz und das On-Chip-Referenztaktsignal 110 kann konfiguriert sein für einen Betrieb in einem höheren Frequenzbereich von 400 MHz bis 600 MHz.
  • Der Chip 104 kann eine physikalische-Schicht-Vorrichtung (PHY) sein. Jeder SerDes-Pfad 112a-n kann konfiguriert sein zum Verwenden der jeweiligen Sende- und Empfangsdatenraten, um mit einer jeweiligen Medienzugriffssteuervorrichtung (MAC - media access controller) (nicht gezeigt) und externen Vorrichtungen (nicht gezeigt) zu kommunizieren. Die jeweiligen Sende- und Empfangsdatenraten können unabhängig von Datenraten konfiguriert sein, die von anderen SerDes-Pfaden der PHY zur Kommunikation mit anderen MACs verwendet werden.
  • 2 ist ein Blockdiagramm 200 eines beispielhaften Ausführungsbeispiels einer Vorrichtung 201 für serielle Datenkommunikationen. Die Vorrichtung 201 umfasst eine PHY 204, die aus einer Schaltung (nicht gezeigt) besteht, wie der Schaltung 102, die oben unter Bezugnahme auf 1 offenbart wurde, die ermöglicht, dass SerDes-Pfade der PHY 204 bei unabhängigen Datenraten auf einer Pfad-zu-Pfad-Basis arbeiten.
  • Die PHY 204 ist konfiguriert zum Kommunizieren mit einer Außenwelt 203, wie einem externen Netzwerk oder einer externen Vorrichtung, über eine erste Schnittstelle 205. Die erste Schnittstelle 205 kann eine Schnittstelle zu einem physikalischen Medium, wie eine optische Faser oder ein Kupferkabel, sein oder kann eine drahtlose Schnittstelle oder eine andere geeignete Schnittstelle zur Kommunikation mit externen Vorrichtungen sein.
  • Die Vorrichtung 201 kann mehrere Medienzugriffssteuervorrichtungen (MACs) der logischen Schicht, wie die MACs 207a-n, und eine zweite Schnittstelle 209 aufweisen. Die zweite Schnittstelle 209 kann ein logischer Multiplexer oder eine medienunabhängige Schnittstelle (MII - media independent interface) sein, die zwischen der PHY 204 mit der Vielzahl von MACs 207a-n angeordnet ist. Die Vielzahl von MACs 207a-n können jeweilige Anforderungen zur Kommunikation haben, wie jeweilige Anforderungen an Datenraten. Jede MAC der Vielzahl von MACs 207a-n kann konfiguriert sein zum Liefern von Daten zwischen einem internen Bus 211 der Vorrichtung 201 und der Außenwelt 203 über einen jeweiligen SerDes-Pfad (nicht gezeigt) der PHY 204. Gemäß einem beispielhaften Ausführungsbeispiel können solche jeweiligen SerDes-Pfade konfiguriert sein für einen Betrieb bei jeweiligen Sende- und Empfangsdatenraten, die unabhängig von Datenraten sind, die von anderen SerDes-Pfaden der PHY 204 verwendet werden.
  • Gemäß einem beispielhaften Ausführungsbeispiel der Schaltung (nicht gezeigt) der PHY 204, wie das beispielhafte Ausführungsbeispiel der Schaltung 102 von 1, die oben offenbart ist, kann jeder SerDes-Pfad (nicht gezeigt) der PHY 204 unabhängig betrieben werden und muss nicht mit einem anderen SerDes-Pfad gruppiert werden, basierend auf einer gemeinsamen Schnittstellenanforderung zur Kommunikation mit seiner jeweiligen MAC der Vielzahl von MACs 207a-n.
  • 3 ist ein Blockdiagramm 300 eines beispielhaften Ausführungsbeispiels einer Schaltung 302 für serielle Datenanwendungen. Die Schaltung 302 umfasst vier SerDes-Pfade, d.h. die SerDes-Pfade 312a-d, zusammen mit einem gemeinsamen (COM) Block 313. Es sollte angemerkt werden, dass die vier SerDes-Pfade, hierin auch als Vierer-Pfad-Modul (QLM - quad lane module)-Konfiguration bezeichnet, nur zur Veranschaulichung dienen und dass jede geeignete Anzahl von SerDes-Pfaden verwendet werden kann. Jeder SerDes-Pfad umfasst einen TX, einen RX und eine frac-N-PLL. Zum Beispiel umfasst der SerDes-Pfad 312a den TX 314a, den RX 318a und die frac-N 316a. Der SerDes-Pfad 312b umfasst den TX 314b, den RX 318b und die frac-N 316b. Der SerDes-Pfad 312c umfasst den TX 314c, den RX 318c und die frac-N 316c, während der SerDes-Pfad 312d den TX 314d, den RX 318d und die frac-N 316d umfasst.
  • Jeder SerDes-Pfad umfasst weiter eine digitale Schaltung zum Verbinden mit einer jeweiligen logischen MAC (nicht gezeigt), die durch „Platzieren & Wegsuche“- bzw. „Place & Route (PNR - place and route)“-Werkzeuge platziert werden kann und hierin austauschbar als PNR bezeichnet wird. Zum Beispiel umfassen die SerDes-Pfade 312a, 312b, 312c und 312d die PNR 322a, 322b, 322c bzw. 322d zur Verbindung mit jeweiligen logischen MACs (nicht gezeigt). In dem COM-Block 313 ist eine Steuerschaltung enthalten, die die PNR-Steuerschaltung 323 umfasst, die zum Steuern der PNR 322a, 322b, 322c und 322d verwendet werden kann. Der COM-Block 313 umfasst weiter eine gemeinsame PLL 306, die eine Ganzzahl-PLL sein kann, und COM-Schaltungen 324, die verschiedene Schaltungen umfassen können, die innerhalb der Schaltung 302 gemeinsam sind.
  • 4 ist ein Blockdiagramm 400 eines anderen beispielhaften Ausführungsbeispiels einer Schaltung 402 für serielle Datenanwendungen. Die Schaltung 402 umfasst zwei SerDes-Pfade, d.h. die SerDes-Pfade 412a und 412b, zusammen mit einem COM-Block 413. Es sollte angemerkt werden, dass die zwei SerDes-Pfade, die hierin auch als eine Dual-Pfad-Modul(DLM - dual lane module)-Konfiguration bezeichnet werden, zur Veranschaulichung dienen und dass jede geeignete Anzahl von SerDes-Pfaden in Kombination mit dem COM-Block 413 verwendet werden kann, basierend auf einer praktischen Konnektivität mit MACs und möglichen Verteilungsbeschränkungen von Signalen von dem COM-Block 413 zu den einzelnen SerDes-Pfaden der Schaltung 402.
  • Jeder SerDes-Pfad umfasst einen TX, einen RX und eine frac-N-PLL. Zum Beispiel umfasst der SerDes-Pfad 412a den TX 414a, den RX 418a und die frac-N 416a, während der SerDes-Pfad 412b den TX 414b, den RX 418b und die frac-N 416b umfasst. Jeder SerDes-Pfad, d.h. der SerDes-Pfad 412a und der SerDes-Pfad 412b, umfasst weiter eine digitale Schaltung zum Verbinden mit einer jeweiligen logischen MAC (nicht gezeigt), d.h. die PNR 422a bzw. PNR 422b. In dem COM-Block 413 ist eine Steuerschaltung enthalten, die die PNR-Steuerung 423 umfassen kann, die zum Steuern der PNR 422a und der PNR 422b verwendet werden kann. Der COM-Block 413 umfasst weiter eine gemeinsame PLL 406, die eine Ganzzahl-PLL sein kann, sowie die COM-Schaltungen 424, die verschiedene Schaltungen umfassen können, die innerhalb der Schaltung 402 gemeinsam sind.
  • 5 ist ein Schaltungsdiagramm 500 eines beispielhaften Ausführungsbeispiels einer Phasenregelschleife (PLL) 530 des Standes der Technik. Die PLL 530 kann von einem SerDes-TX (nicht gezeigt) zum Takten von ausgehenden Daten und einem SerDes-RX (nicht gezeigt) zum Takten von eingehenden Daten verwendet werden. Die PLL 530 umfasst eine Anzahl von Elementen, einschließlich (aber nicht darauf beschränkt) einen spannungsgesteuerten Oszillator (VCO - voltage controlled oscillator) 532, einen Rückkopplungsteiler 534, einen Phasenfrequenzdetektor (PFD - phase frequency detector) 536 und ein Schleifenfilter (LF - loop filter) 538. Die PLL 530 nimmt einen Eingangsreferenztakt (REF) 540 und vergleicht diesen mit einer Phase des heruntergeteilten VCO-Ausgangs 542 an dem PFD 536. Ein Fehlersignal 544 an dem Ausgang des PFD 536 wird von dem LF 538 gefiltert, um einen gefilterten Ausgang 546 zu erzeugen, der verwendet werden kann, um den VCO 532 zu steuern, der ein Ausgangssignal 548 mit einer Ausgangsfrequenz erzeugt, die von einer Steuerspannung des gefilterten Ausgangs 546 abhängig sein kann.
  • Das LF 538 kann jeder geeignete Typ eines Schleifenfilters sein, wie ein integrierendes Schleifenfilter, und der PFD 536 kann eine Ladungspumpe (nicht gezeigt) umfassen. Die Ausgangsfrequenz des Ausgangssignals 548 kann konfiguriert sein, Fout = N*Fref zu sein, wobei N ein Ganzzahl-Wert ist, wie die Ganzzahl N 550, die kombiniert und in den Teiler 534 eingegeben werden kann. Somit kann die PLL 530 als eine Ganzzahl-PLL bezeichnet werden. Ein Reset- bzw. Rücksetzblock 552 kann verwendet werden, um die PLL 530 zurückzusetzen.
  • Alternativ kann ein Vorskalierer R (nicht gezeigt) konfiguriert sein zum Abwärtsteilen des Referenztakts 540 und ein Nachskalierer P (nicht gezeigt) kann konfiguriert sein zum Abwärtsteilen der Ausgangsfrequenz des Ausgangssignals 548. Somit kann die Ausgangsfrequenz des Ausgangssignals 548 stattdessen Fout = N*Fref/(R*P) sein, so dass einige Fraktionalwerte erhalten werden können. Eine Stabilität eines Ausgangssignals, das von einer solchen PLL erzeugt wird, die als Fraktional- PLL bezeichnet wird, hängt eng mit einem Verhältnis von (Fref/R)/(PLL-Bandbreite) zusammen. Die PLL-Bandbreite wird häufig durch andere Überlegungen für Hochleistungsanwendungen festgelegt, die erfordern, dass R = 1. Der Nachskalierer P (nicht gezeigt) wird häufig auf feste Verhältnisse eingestellt, da der VCO 532 möglicherweise in der Nähe einer höchstmöglichen Rate arbeitet, um Takte zu erzeugen, die erforderlich sind, um bestimmte Datenraten zu erzielen. Der Nachskalierer P (nicht gezeigt) kann verwendet werden, um Ausgangsphasen zu erzeugen. Somit wird eine Frequenzauflösung des Ausgangssignals 548 für Datenraten in praktischen Anwendungen im Allgemeinen durch N eingestellt, die eine Ganzzahl ist.
  • 6 ist ein Graph 600 eines beispielhaften Ausführungsbeispiels des Phasenrauschens der PLL 530 (die hierin austauschbar auch als Synthesizer bezeichnet wird) des Standes der Technik von 5. In dem Graph 600 ist das Phasenrauschen 658 in Bezug auf einen Frequenz-Offset 660 dargestellt. Der Graph 600 hat Darstellungen für das Phasenrauschen, einschließlich Darstellungen des Detektorphasenrauschens, des VCO-Phasenrauschens und des Gesamtphasenrauschens, d.h. des Detektorrauschens 652, des VCO-Rauschens 650 bzw. des Gesamtrauschens 654 für die PLL 530. Ein solches Phasenrauschen in Bezug auf den Frequenz-Offset ist eine typische Leistungsmetrik für eine PLL.
  • In dem Graph 600 ist das VCO-Rauschen 650 das VCO-Phasenrauschen des VCO 532 und das Detektorrauschen 652 ist das Phasenrauschen des PFD 536. Ein LF-Rauschen (nicht gezeigt) des LF 538 trägt ebenfalls zum Rauschen bei, wurde aber aus dem Graphen 600 weggelassen, um den Graphen 600 nicht zu unübersichtlich zu machen. In dem beispielhaften Ausführungsbeispiel kann angenommen werden, dass das LF-Rauschen (nicht gezeigt) niedrig genug eingestellt ist, um in der PLL 530 nicht dominant zu sein. Ein Gesamt-PLL-Rauschen 654 für die PLL 530 entspricht einer Summe der zwei Rauschquellen, d.h. des VCO-Rauschens 650 und des PFD-Rauschens 652, in Bezug auf den Frequenz-Offset 660.
  • Das PFD-Rauschen 652 wird durch die PLL 530 tiefpassgefiltert, während das VCO-Rauschen 650 hochpassgefiltert wird. Somit ist das PFD-Rauschen 652 bei niedrigen Frequenzen dominant und das VCO-Rauschen 650 ist bei hohen Frequenzen dominant. Eine Integration des gesamten PLL-Rauschens 654 kann in Gesamt-Jitter umgewandelt werden, der in dem beispielhaften Ausführungsbeispiel 372 fs rms (root-mean-square - quadratischer Mittelwert) ist. In dem beispielhaften Ausführungsbeispiel der PLL 530 wird angenommen, dass eine Frequenz des Eingangsreferenztaktsignals 540 in einem Bereich von 100-156 MHz ist, was typisch für moderne SerDes-Anwendungen ist. Um eine Wahl einer Frequenzauflösung (und damit einer Datenratenauflösung) von dem Referenztakt 540 zu entkoppeln, kann ein beispielhaftes Ausführungsbeispiel die PLL 530 in einen Fraktional-N-Synthesizer (der hierin austauschbar auch als PLL bezeichnet wird) umwandeln, wie in Bezug auf 7 im Folgenden offenbart.
  • 7 ist ein Schaltungsdiagramm 700 eines beispielhaften Ausführungsbeispiels einer Fraktional-N(frac-N)-PLL 716. Ein Rücksetzblock 752 kann verwendet werden, um die PLL 716 zurückzusetzen. Die frac-N-PLL 716 umfasst eine Anzahl von Elementen, einschließlich (aber nicht darauf beschränkt) einen spannungsgesteuerten Oszillator (VCO - voltage controlled oscillator) 732, einen Rückkopplungsteiler 734, einen Phasenfrequenzdetektor (PFD - phase frequency detector) 736 und ein Schleifenfilter (LF - loop filter) 738. Die frac-N-PLL 716 nimmt ein Eingangsreferenztaktsignal (REF) 740 und vergleicht es mit einer Phase des heruntergeteilten VCO-Ausgangs 742 an dem PFD 736. Ein Fehlersignal 744 an dem Ausgang des PFD 736 wird durch das LF 738 gefiltert, um einen gefilterten Ausgang 746 zu erzeugen, der zur Steuerung des VCO 732 verwendet werden kann, der ein Ausgangssignal 748 mit einer Ausgangsfrequenz erzeugt, die von einer Steuerspannung des gefilterten Ausgangs 746 abhängen kann. Das LF 738 kann jeder geeignete Typ eines Schleifenfilters sein, wie ein integrierendes Schleifenfilter, und der PFD 736 kann eine Ladungspumpe umfassen (nicht gezeigt).
  • In dem beispielhaften Ausführungsbeispiel der PLL 716 wird ein Teilungswert N 750 zwischen Ganzzahl-Werten so moduliert, dass im Durchschnitt ein Fraktional-Teilungswert N. F 761 erhalten wird, wobei N eine Ganzzahl ist und F ein Fraktionalwert ist. Eine Modulation des Teilungswerts N 750 kann Quantisierungsrauschen einführen. Ein beispielhaftes Ausführungsbeispiel kann den Teiler 734 der PLL 716 auf zufällige Weise unter Verwendung eines Sigma-Delta-Modulators 760 modulieren, um das Quantisierungsrauschen derart zu formen, dass das Quantisierungsrauschen hochpassgefiltert und dann tiefpassgefiltert wird durch die PLL 716. Das Eingangsreferenztaktsignal (REF) 740 kann den Sigma-Delta-Modulator 760 auf jede geeignete Weise ansteuern. Zum Beispiel kann das Eingangsreferenztaktsignal (REF) 740 den Sigma-Delta-Modulator 760 direkt oder in gepufferter Form 762 ansteuern. Weiter kann das Eingangsreferenztaktsignal (REF) 740 in einer anderen geeigneten Weise invertiert oder geändert werden, um Zeitgrenzen für die PLL 716 einzuhalten.
  • 8 ist ein Graph 800 eines beispielhaften Ausführungsbeispiels eines Phasenrauschens der frac-N-PLL von 7, wobei ein Sigma-Delta-Modulator zweiter Ordnung als der Sigma-Delta-Modulator 760 eingesetzt ist. In dem Graph 800 ist ein Phasenrauschen 858 in Bezug auf einen Frequenz-Offset 860 dargestellt. Das Phasenrauschen des Sigma-Delta-Modulators 760, d.h. das Sigma-Delta(SD)-Rauschen 851, ist zusammen mit dem Detektorrauschen 852 und dem VCO-Rauschen 850 des PFD 736 bzw. des VCO 732 sowie dem Gesamtrauschen 854 dargestellt. In dem beispielhaften Ausführungsbeispiel ist die PLL-Ausgangsfrequenz des PLL-Ausgangssignals 748 Fout = N.F * Fref , wobei N eine Ganzzahl und F ein Fraktionalwert ist.
  • Gemäß einem beispielhaften Ausführungsbeispiel kann die Phasenrauschantwort von 8 verbessert werden, da ein Hauptbuckel 855 in dem gesamten Phasenrauschen 854 aufgrund des frac-N-Modulationsprozesses ist. Insbesondere hat sich integrierter Jitter von 372 fs rms auf 2,294 ps rms erhöht. Rauschen aufgrund des frac-N-Modulationsprozesses wird als S-D-Rauschen 851 bezeichnet und ist groß, da eine Modulation des Teilers 734 nur bei Fref stattfinden kann, d.h. eine Eingangsfrequenz des Eingangsreferenztaktsignals 740, die nur bei 100 bis 156 MHz liegt, d.h. ein Frequenzbereich, den Kunden typischerweise bereitzustellen gewillt sind. Eine Größe eines solchen Quantisierungsphasenrauschens, wie der Hauptbuckel 855, kann aus der Gleichung abgeleitet werden: Δ 2 12 ⋅ [ 2  sin  ( π f f r e f ) ] 2 M
    Figure DE112018004399T5_0001
  • In obiger Gleichung (1) repräsentiert Δ eine Quantisierungsschrittgröße (1 Teilungswertschritt), Mist eine Ordnung des Sigma-Delta-Modulators, wobei (M = 2 in dem beispielhaften Ausführungsbeispiel von 8), und fref ist eine Referenzfrequenz, das heißt, die Referenzfrequenz des Eingangsreferenztaktsignals 740, das in die PLL eingegeben wird. Basierend auf der obigen Gleichung (1) können Optionen zum Reduzieren eines Einflusses des S-D-Rauschens 751 ein Reduzieren von Δ, ein Erhöhen von fref, ein Anpassen von M oder ein Durchführen einer Kombination davon aufweisen.
  • 9 ist ein Graph 900 eines beispielhaften Ausführungsbeispiels einer verbesserten Phasenrauschantwort in Bezug auf die oben offenbarte Phasenrauschantwort von 8. In dem Graph 900 ist das Phasenrauschen 958 in Bezug auf den Frequenz-Offset 960 dargestellt. Das Phasenrauschen des Sigma-Delta-Modulators 760, d.h. das Sigma-Delta(SD)-Rauschen 951, ist zusammen mit dem Detektorrauschen 952 und dem VCO-Rauschen 950 des PFD 736 bzw. des VCO 732 sowie dem Gesamtrauschen 954 dargestellt. Um die verbesserte Phasenrauschantwort zu erreichen, wird eine Größe der Quantisierungsschrittgröße, d.h. Δ, reduziert. Um die Größe der Quantisierungsschrittgröße zu reduzieren, kann das Quantisierungsrauschen teilweise aufgehoben werden oder Teilphasen des VCO 732 können als Schrittgröße bei einer Durchführung der Rückkopplungsauswahl und des Modulationsvergleichs verwendet werden (so dass Δ < 1). Jede dieser Optionen ist jedoch flächen- und leistungsintensiv und insofern riskant, da sie keine garantierte Reduzierung des Quantisierungsrauschens bieten, da sie auf einem Anpassen von Phasen oder Unterdrückungspfaden beruhen. Eine hier offenbartes beispielhaftes Ausführungsbeispiel nutzt die Gestaltung der oben offenbarten Gleichung (1), um einen Einfluss des Quantisierungsrauschens praktisch zu entfernen, ohne komplexe Rauschunterdrückungsverfahren zu verwenden.
  • 10 ist ein Graph 1000 einer anderen verbesserten Phasenrauschantwort in Bezug auf die oben offenbarte Phasenrauschantwort von 8. In dem Graph 1000 ist das Phasenrauschen 1058 in Bezug auf den Frequenz-Offset 1060 dargestellt. Das Phasenrauschen des Sigma-Delta-Modulators 760, d.h. das Sigma-Delta(SD)-Rauschen 1051, ist zusammen mit dem Detektorrauschen 1052 und dem VCO-Rauschen 1050 des PFD 736 bzw. des VCO 732 sowie dem Gesamtrauschen 1054 dargestellt. In dem beispielhaften Ausführungsbeispiel von 10 wird ein Modulator dritter Ordnung als Sigma-Delta-Modulator 760 verwendet. In dem beispielhaften Ausführungsbeispiel von 10 wurde das Quantisierungsrauschen gemäß der oben offenbarten Gleichung (1) zu höheren Frequenzen verschoben. Während der gesamte RMS-Jitter nun auf 1,885 ps reduziert ist, kann das Quantisierungsrauschen noch immer als nicht-akzeptabel hoch angesehen werden.
  • 11 ist ein Graph 1100 einer Phasenrauschantwort für ein beispielhaftes Ausführungsbeispiel eines Synthesizers, bei dem eine Eingangsfrequenz auf 500 MHz erhöht wird. Der Graph 1100 zeigt eine verbesserte Phasenrauschantwort relativ zu der oben offenbarten Phasenrauschantwort von 10. In dem Graph 1100 ist das Phasenrauschen 1158 in Bezug auf den Frequenz-Offset 1160 dargestellt. Das Phasenrauschen des Sigma-Delta-Modulators 760, d.h. das Sigma-Delta(SD)-Rauschen 1151, wird zusammen mit dem Detektorrauschen 1152 und dem VCO-Rauschen 1150 des PFD 736 bzw. des VCO 732 sowie dem Gesamtrauschen 1154 dargestellt. In dem beispielhaften Ausführungsbeispiel wird die Referenzfrequenz des Eingangsreferenztaktsignals 740, d.h. die Eingangsfrequenz Fref , auf 500 MHz erhöht.
  • In dem beispielhaften Ausführungsbeispiel wird das Quantisierungsrauschen reduziert, indem es auf eine höhere Frequenz verschoben wird, wo ein Schleifenfilter, wie das LF 738 der PLL 716 von 7, wie oben offenbart, beim Filtern wirksamer sein kann. Der RMS-Jitter des beispielhaften Ausführungsbeispiels von 11 wird auf 381 fs reduziert. Die höhere Fref kann durch eine On-Chip-PLL erzeugt werden, wie die gemeinsame PLL 106, die gemeinsame PLL 306 oder die gemeinsame PLL 406 von 1, 3 bzw. 4. Die On-Chip-PLL kann konfiguriert sein, um ein Off-Chip-Niedrigfrequenz-Referenztaktsignal mit einer Frequenz in einem Bereich von 100-156 MHz zu einer anderen Frequenz, die hier auch als Sigma-Delta-Referenz bezeichnet wird, die in einem Bereich von 400-600 MHz ist, zu Frequenz-multiplizieren.
  • Eine genaue Frequenz einer solchen Sigma-Delta-Referenz ist nicht wichtig. Eine solche Frequenz kann derart konfiguriert sein, dass sie „hoch genug“ ist, um eine ausreichende Unterdrückung des Quantisierungsrauschens zu erhalten. Eine solche Frequenz kann in dem Bereich von 400-600 MHz sein, eine Frequenz, die leicht über ein großes Die für alle SerDes-Pfade von einer gemeinsamen Multiplizierer-PLL, wie der gemeinsamen PLL 106, der gemeinsamen PLL 306 oder der gemeinsamen PLL 406 von 1, 3 bzw. 4, verteilt werden kann Ein zusätzlicher Vorteil eines solchen Ausführungsbeispiels ist, dass durch Verschieben eines SerDes-Pfad-PLL-Referenztakts auf eine höhere Frequenz eine Referenztakt-Pfad-Unterdrückung effektiver sein kann, da der SerDes-Pfad-PLL-Referenztakt nun mit dem konfiguriert werden kann, was als hohe Frequenz angesehen wird.
  • 12 ist ein Graph 1200 eines beispielhaften Ausführungsbeispiels einer Phasenantwort für eine frac-N-PLL, die einen Hochfrequenz-Außerband-Pol einsetzt. Das Phasenrauschen des Sigma-Delta-Modulators 760, d.h. das Sigma-Delta(SD)-Rauschen 1251, ist zusammen mit dem Detektorrauschen 1252 und dem VCO-Rauschen 1250 des PFD 736 bzw. des VCO 732 sowie dem Gesamtrauschen 1254 dargestellt. Gemäß dem beispielhaften Ausführungsbeispiel kann der Pol konfiguriert sein, einen minimalen Einfluss einer Leistung eines Synthesizers mit Regelkreis um die PLL-Bandbreite herum zu haben, das heißt, er hat keinen Einfluss in Bezug auf die PLL-Bandbreite oder ein Peaking bzw. einen Spitzenwert, bietet jedoch zusätzliche Filterunterdrückung bei höheren Offset-Frequenzen. Somit unterdrückt der Außerband-Pol das verbleibende Quantisierungsrauschen, ohne zusätzliche Leistung hinzuzufügen.
  • In dem beispielhaften Ausführungsbeispiel von 12 wird der RMS-Jitter leicht auf 390 fs rms erhöht, was das Ergebnis dessen ist, dass sich die Regelkreis-Pole aufgrund des Vorhandenseins eines parasitären Pols bei 30 MHz leicht verschieben. Dies ist ein vernachlässigbares Leistungsdelta und könnte weiter optimiert werden. Ein zusätzlicher Vorteil eines solchen parasitären Pols ist, dass er jeden bei 500 MHz vorhandenen Referenzpfad wesentlich stärker filtert, als dies die PLL sonst tun würde. Noch wichtiger ist, dass eine Leistung eines solchen frac-N-Synthesizers in Bezug auf Jitter und Phasenrauschen nun mit der einer Ganzzahl-N-PLL vergleichbar ist. Es sollte angemerkt werden, dass der frac-N-Synthesizer einen Fraktional-Teilungswert von N.F verwendet, wobei N eine Ganzzahl ist und F ein Fraktionalwert ist, und dass die Leistung eines solchen frac-N-Synthesizers (d.h. frac-N-PLL) in Bezug auf Jitter und Phasenrauschen mit der der Ganzzahl-N-PLL vergleichbar ist, wobei die Ganzzahl-N-PLL für N denselben Ganzzahl-Teilungswert wie der frac-N-Synthesizer verwendet.
  • Die gemeinsame PLL 106 kann eine Ganzzahl-PLL mit einem Multiplikationsfaktor sein und der Multiplikationsfaktor kann konfiguriert sein zum Unterdrücken eines anfänglichen Teils des Quantisierungsrauschens, das durch Modulieren jedes jeweiligen Teilungswerts jedes jeweiligen Teilers jedes jeweiligen frac-N-PLL 116a-n der Vielzahl von SerDes-Pfaden 112a-n eingeführt wird. Jede jeweilige frac-N-PLL 116a-n der Vielzahl von SerDes-Pfaden 112a-n kann weiter aus einem jeweiligen parasitären Außerband-Pol (nicht gezeigt) zusammengesetzt sein, der konfiguriert ist, um einen verbleibenden Teil des Quantisierungsrauschens zu unterdrücken. Der verbleibende Teil kann bei höheren Offset-Frequenzen relativ zu Offset-Frequenzen des anfänglichen Teils sein. Der anfängliche Teil und der verbleibende Teil können unter einen Rauschpegel von Rauschen unterdrückt werden, das von Rauschquellen (nicht gezeigt) des intrinsischen Phasendetektors (nicht gezeigt) und des spannungsgesteuerten Oszillators (VCO) (nicht gezeigt) auf dem Chip 104 erzeugt wird.
  • Jeder jeweilige parasitäre Außerband-Pol (nicht gezeigt) kann hoch genug konfiguriert sein, um das Regelkreis-Verhalten der jeweiligen frac-N-PLL 116a-n nicht zu beeinflussen. Jeder jeweilige parasitäre Außerband-Pol (nicht gezeigt) in Kombination mit der Konfiguration des Multiplikationsfaktors kann ermöglichen, dass eine Jitter- und Phasenrauschleistung jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden mit der einer Ganzzahl-PLL vergleichbar ist, die denselben Ganzzahl-Teilungswert wie die jeweilige frac-N-PLL verwendet, wie oben in Bezug auf 12 offenbart.
  • 13 ist ein Graph 1300 einer Phasenantwort eines beispielhaften Ausführungsbeispiels eines Synthesizers mit einem Modulator, der bei einer niedrigen Frequenz gedithert wird, um so ausreichend randomisiert zu sein. Das Phasenrauschen des Sigma-Delta-Modulators 760, d.h. das Sigma-Delta(SD)-Rauschen 1351, ist zusammen mit dem Detektorrauschen 1352 und dem VCO-Rauschen 1350 des PFD 736 bzw. des VCO 732 sowie dem Gesamtrauschen 1354 dargestellt. Ein solches Dithering vermeidet, dass Teilpfade in dem Spektrum erscheinen, was zu zusätzlichem Jitter führen würde. Gemäß einem beispielhaften Ausführungsbeispiel kann ein solches Dithering durchgeführt werden durch Koppeln eines niedrigstwertigen Bits (LSB - least significant bit) des Modulators, wie des Sigma-Delta-Modulators 760, mit einem hohen Referenzwert oder durch Hinzufügen einer pseudozufälligen Binärsequenz (PRBS - pseudorandom binary sequence) von ausreichender Länge zu dem LSB des Modulators.
  • 14 ist ein Schaltungsdiagramm 1400 eines beispielhaften Ausführungsbeispiels einer weiteren frac-N-PLL 1416. Ein Rücksetzblock 1452 kann verwendet werden, um die PLL 1416 zurückzusetzen. Die frac-N-PLL 1416 umfasst eine Anzahl von Elementen, einschließlich (aber nicht darauf beschränkt) einen spannungsgesteuerten Oszillator (VCO) 1432, einen Rückkopplungsteiler 1434, einen Phasenfrequenzdetektor (PFD) 1436 und ein Schleifenfilter (LF) 1438. Die frac-N-PLL 1416 nimmt ein Eingangsreferenztaktsignal (REF) 1440 und vergleicht es mit einer Phase des heruntergeteilten VCO-Ausgangs 1442 an dem PFD 1436. Ein Fehlersignal 1444 an dem Ausgang des PFD 1436 wird durch das LF 1438 gefiltert, um einen gefilterten Ausgang 1446 zu erzeugen, der zur Steuerung des VCO 1432 verwendet werden kann, der ein Ausgangssignal 1448 mit einer Ausgangsfrequenz erzeugt, die von einer Steuerspannung des gefilterten Ausgangs 1446 abhängig sein kann. Das LF 1438 kann jeder geeignete Typ eines Schleifenfilters sein, wie ein integrierendes Schleifenfilter, und der PFD 1436 kann eine Ladungspumpe (nicht gezeigt) umfassen. Die frac-N-PLL 1416 umfasst weiter einen Sigma-Delta-Modulator 1460 und einen digitalen Spreizspektrum-Profilgenerator, d.h. den Spreizspektrumtakt(SSC - spread spectrum clock)-Mustergenerator 1461, der zum Modulieren des Synthesizers konfiguriert sein kann.
  • Eine solche Modulation ist nützlich, da viele serielle Datenstandards eine Erzeugung von Spreizspektrumtakten (SSC) erfordern. Ohne frac-N-Fähigkeiten wird es komplex, SSC-Profile zu erzeugen, und eine derart komplexe Erzeugung kann mehrere VCO-Ausgangsphasen abgreifen oder auf einer Erzeugung von mehreren Ausgangsphasen basieren, um solche Profile zu erstellen. Gemäß dem beispielhaften Ausführungsbeispiel von 14 kann die frac-N-PLL 1416 direkt moduliert werden, wodurch eine solche komplexe Erzeugung vermieden wird.
  • Zurück zu 1, jede jeweilige frac-N-PLL 116a-n der Vielzahl von SerDes-Pfaden 112a-n kann aus einem jeweiligen Teiler (nicht gezeigt) und einem Sigma-Delta-Modulator (nicht gezeigt) bestehen, wie dem Teiler 1434 und dem Sigma-Delta Modulator 1460 von 14, wie oben offenbart. Jeder jeweilige Sigma-Delta-Modulator kann konfiguriert sein zum zufälligen Modulieren eines jeweiligen Teilungswerts des jeweiligen Teilers. Jede jeweilige frac-N-PLL 116a-n der Vielzahl von SerDes-Pfaden 112a-n kann eine Ordnung haben, die relativ zu der des jeweiligen Sigma-Delta-Modulators niedriger ist. Die Ordnung jeder jeweiligen frac-N-PLL kann zwei sein und die des jeweiligen Sigma-Delta-Modulators kann drei sein; es kann jedoch jede geeignete Ordnung für jede jeweilige frac-N-PLL und den jeweiligen Sigma-Delta-Modulator verwendet werden. Zum Beispiel kann aus praktischen Gründen eine Ordnung des jeweiligen Sigma-Delta-Modulators größer oder gleich eins sein, und eine Ordnung jeder jeweiligen frac-N-PLL kann eine Ordnung zwei oder höher sein. Ordnungen der jeweiligen frac-N-PLL und des Sigma-Delta-Modulators können co-optimiert werden, um eine beste Phasenrauschen- und Jitterleistung in der Schaltung 102 zu erzielen. Die Schaltung 102 kann konfiguriert sein zum Unterdrücken eines jeweiligen Modulationsrauschens, das von jeder jeweiligen frac-N-PLL 116a-n erzeugt wird, durch Erhöhen einer Frequenz des jeweiligen Modulationsrauschens, um jeder jeweiligen frac-N-PLL zu ermöglichen, das jeweilige Modulationsrauschen zu filtern.
  • 15 ist ein Graph 1500 eines beispielhaften Ausführungsbeispiels eines simulierten PLL-Ausgangs 1548. Der Graph 1500 stellt die Frequenz 1590 über die Zeit 1529 für den simulierten PLL-Ausgang 1548 dar. Der simulierte PLL-Ausgang 1548 ist ein simuliertes Ausgangssignal einer frac-N-PLL, wie der frac-N-PLL 1416 von 14, oben offenbart, moduliert durch ein abwärts-gespreiztes SSC-Profil, wie die frac-N-PLL von 14, oben offenbart, gemäß der SATA(Serial ATA (Advanced Technology Attachment)-Spezifikation. Gemäß dem beispielhaften Ausführungsbeispiel wird ein dreieckiges Abwärtsspreizprofil erreicht. Es sollte angemerkt werden, dass andere geeignete Profile, wie Aufwärtsspreizung, Mittelspreizung, Rechteckwelle usw., verwendet werden können. Zurück zu 1, jede jeweilige frac-N-PLL 116a-n der Vielzahl von SerDes-Pfaden 112a-n kann aus einem jeweiligen Spreizspektrumtakt(SSC - spread spectrum clock)-Mustergenerator bestehen, wie dem SSC-Mustergenerator 1461 von 14, oben offenbart, der zum direkten Modulieren der jeweiligen frac-N-PLL gemäß einem jeweiligen SSC-Profil (nicht gezeigt) konfiguriert sein kann.
  • 16A ist ein Ablaufdiagramm 1600 eines beispielhaften Ausführungsbeispiels eines Verfahrens zum Erreichen einer Serialisierer/Deserialisierer(SerDes)-Pfad-Datenrate-Unabhängigkeit. Das Verfahren kann beginnen (1602) und ein On-Chip-Referenztaktsignal von einer gemeinsamen Phasenregelschleife (PLL - phase-locked loop) auf einem Chip basierend auf einem Off-Chip-Referenztaktsignal erzeugen, das außerhalb des Chips erzeugt wird (1604). Das On-Chip-Referenztaktsignal kann eine höhere Frequenz haben als das Off-Chip-Referenztaktsignal. Das Verfahren kann das On-Chip-Referenztaktsignal an jede jeweilige frac-N-PLL einer Vielzahl von Serialisierer/Deserialisierer(SerDes)-Pfaden verteilen, die jeweils aus einem jeweiligen Sender, Empfänger und einer Fraktional-N(frac-N)-PLL bestehen (1606). Das Verfahren kann ein jeweiliges Ausgangstaktsignal mit einer jeweiligen Frequenz von jeder jeweiligen frac-N-PLL basierend auf dem verteilten On-Chip-Referenztaktsignal erzeugen (1608). Das Verfahren kann jeden jeweiligen Sender und Empfänger jedes SerDes-Pfads bei jeweiligen Sende- und Empfangsdatenraten betreiben, die auf der jeweiligen Frequenz basieren können und unabhängig von Datenraten anderer SerDes-Pfade der Vielzahl von SerDes-Pfaden sind (1610), und in dem beispielhaften Ausführungsbeispiel endet das Verfahren danach (1612).
  • 16B ist ein Ablaufdiagramm 1650 eines weiteren beispielhaften Ausführungsbeispiels eines Verfahrens zum Erreichen einer SerDes-Pfad-Datenrate-Unabhängigkeit (1653). Das Verfahren kann beginnen (1652) und eine Basislinie für eine frac-N-PLL-Leistung einer frac-N-PLL erlangen, die in einem SerDes-Pfad verwendet wird, wie oben unter Bezugnahme auf 1 offenbart. Das Verfahren kann prüfen, ob eine SerDes-Pfad-Datenrate-Unabhängigkeit erwünscht ist (1656). Wenn nicht, endet in dem beispielhaften Ausführungsbeispiel das Verfahren danach (1664). Wenn jedoch eine SerDes-Pfad-Datenrate-Unabhängigkeit gewünscht ist, kann das Verfahren einen Sigma-Delta(d.h. ΣΔ) -Modulator hinzufügen (1658), wie den Sigma-Delta-Modulator 760 oder den Sigma-Delta-Modulator 1460, oben offenbart unter Bezugnahme auf 7 bzw. 14.
  • Das Verfahren kann prüfen, ob eine Leistung der frac-N-PLL vergleichbar ist mit der einer Ganzzahl-PLL, die denselben Ganzzahl-Teilungswert wie die frac-N-PLL verwendet (1660). Wenn die Leistung vergleichbar ist, endet in dem beispielhaften Ausführungsbeispiel das Verfahren danach (1664). Wenn jedoch die Leistung nicht vergleichbar ist, kann das Verfahren ein Co-Optimierungsverfahren durchführen (1662) in Bezug auf (i) einen On-Chip-Frequenzreferenzwert (Fref ) einer Frequenz eines On-Chip-Referenztaktsignals, das an die frac-N-PLL verteilt ist, wie das On-Chip-Referenztaktsignal 110 von 1, oben offenbart, (ii) eine Ordnung des Sigma-Delta-Modulators und (iii) Außerband-Pole. Zum Beispiel kann das Co-Optimierungsverfahren (1662) den On-Chip-Frequenzreferenzwert erhöhen, die Ordnung des Sigma-Delta-Modulators erhöhen oder (einen) Außerband-Pol(e) hinzufügen oder eine Kombination daraus. Nach dem Co-Optimierungsverfahren (1662) kann das Verfahren erneut prüfen, ob die Leistung der frac-N-PLL mit der einer Ganzzahl-PLL vergleichbar ist, die denselben Ganzzahl-Teilungswert wie die frac-N-PLL verwendet (1660).
  • Wenn ja, endet in dem beispielhaften Ausführungsbeispiel das Verfahren danach (1664). Wenn nein, kann das Verfahren erneut das Optimierungsverfahren einsetzen (1662). Somit kann das Verfahren (1653) eine Optimierungsschleife 1651 iterieren und ein Durchführen des Optimierungsverfahrens iterieren (1662), bis die Leistung der frac-N-PLL mit der einer Ganzzahl-PLL vergleichbar ist, die denselben Ganzzahl-Teilungswert wie die frac-N-PLL verwendet, wodurch eine Datenrate-Unabhängigkeit des SerDes-Pfads relativ zu anderen SerDes-Pfaden möglich ist. Durch Erkennen von Kompromissen zwischen einer Auswahl einer Eingangsfrequenz für eine frac-N-PLL, einer Ordnung eines Sigma-Delta-Modulators (d.h. ΣΔ) und von Außerband-Polen kann ein Einfluss eines Quantisierungsrauschens auf die Leistung der frac-N-PLL bei einer Verwendung einer frac-N-PLL minimiert oder eliminiert werden.
  • Es sollte angemerkt werden, dass das Verfahren (1653) von SerDes-Pfad zu Pfad verwendet werden kann oder für einen einzelnen Pfad verwendet werden kann und auf mehrere SerDes-Pfade angewendet werden kann. Zum Beispiel kann eine Auswahl der Eingangsfrequenz für eine frac-N-PLL, einer Ordnung eines Sigma-Delta-Modulators (d.h. ΣΔ) und von Außerband-Polen, die als Ergebnis der Optimierungsschleife 1651 bestimmt werden, auf alle SerDes-Pfade einer Schaltung, wie die Schaltung 102 von 1, oben offenbart, angewendet werden. Eine solche Auswahl kann auf allen Datenraten basieren, die von der Schaltung unterstützt werden müssen.
  • Alternativ kann eine lokale Frequenzteilung des On-Chip-Frequenzreferenzwerts mit jedem gegebenen SerDes-Pfad verwendet werden und jeder SerDes-Pfad kann eine jeweilige Ordnung ihres jeweiligen Sigma-Delta-Modulators und der jeweiligen Außerband-Pole verwenden, die für den gegebenen SerDes-Pfad ausgewählt werden, unabhängig von der Auswahl, die für andere SerDes-Pfade gemacht wird. Faktoren, wie Leistungs- und Fähigkeitsanforderungen, können die Auswahl der Eingangsfrequenz für die frac-N-PLL, der Ordnung eines Sigma-Delta-Modulators (d.h. ΣΔ) und der Außerband-Pole beeinflussen, die verwendet werden können.
  • Während beispielhafte Ausführungsbeispiele besonders gezeigt und beschrieben wurden, ist für Fachleute offensichtlich, dass verschiedene Änderungen in Form und Details hierin vorgenommen werden können, ohne von dem Umfang der Ausführungsbeispiele abzuweichen, der von den beigefügten Ansprüchen erfasst wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 15721334 [0001]

Claims (23)

  1. Beansprucht wird:
  2. Schaltung auf einem Chip für serielle Datenanwendungen, wobei die Schaltung aufweist: eine gemeinsame Phasenregelschleife (PLL - phase-locked loop), wobei die gemeinsame PLL konfiguriert ist zum Empfangen eines Off-Chip-Referenztaktsignals, das außerhalb des Chips erzeugt wird, und zum Erzeugen eines On-Chip-Referenztaktsignals, wobei das On-Chip-Referenztaktsignal eine höhere Frequenz hat als das Off-Chip-Referenztaktsignal; und eine Vielzahl von Serialisierer/Deserialisierer(SerDes)-Pfaden, die jeweils aus einem jeweiligen Sender, Empfänger und einer Fraktional-N(frac-N)-PLL bestehen, wobei das On-Chip-Referenztaktsignal an jede jeweilige frac-N-PLL verteilt wird zur Verwendung bei einem Erzeugen eines jeweiligen Ausgangstaktsignals mit einer jeweiligen Frequenz, wobei der jeweilige Sender und Empfänger jedes SerDes-Pfads konfiguriert ist für einen Betrieb bei jeweiligen Sende- und Empfangsdatenraten, die auf der jeweiligen Frequenz basieren und unabhängig von Datenraten anderer SerDes-Pfade der Vielzahl von SerDes-Pfaden sind.
  3. Die Schaltung gemäß Anspruch 1, wobei das Off-Chip-Referenztaktsignal konfiguriert ist für einen Betrieb in einem niedrigen Frequenzbereich von 100 MHz bis 156 MHz und das On-Chip-Referenztaktsignal konfiguriert ist für einen Betrieb in einem höheren Frequenzbereich von 400 MHz bis 600 MHz.
  4. Die Schaltung gemäß Anspruch 1, wobei die Schaltung konfiguriert ist zum Unterdrücken eines jeweiligen Modulationsrauschens, das von jeder jeweiligen frac-N-PLL erzeugt wird, durch Erhöhen der Frequenz des jeweiligen Modulationsrauschens, damit jede jeweilige frac-N-PLL das jeweilige Modulationsrauschen filtern kann.
  5. Die Schaltung gemäß Anspruch 1, wobei jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden aus einem jeweiligen Teiler und einem Sigma-Delta-Modulator besteht, wobei jeder jeweilige Sigma-Delta-Modulator konfiguriert ist zum zufälligen Modulieren eines jeweiligen Teilungswerts des jeweiligen Teilers.
  6. Die Schaltung gemäß Anspruch 4, wobei die gemeinsame PLL eine Ganzzahl-PLL mit einem Multiplikationsfaktor ist und der Multiplikationsfaktor konfiguriert ist zum Unterdrücken eines anfänglichen Teils von Quantisierungsrauschen, das durch Modulieren jedes jeweiligen Teilungswerts jedes jeweiligen Teilers jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden eingeführt wird.
  7. Die Schaltung gemäß Anspruch 5, wobei jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden weiter aus einem jeweiligen parasitären Außerband-Pol besteht, der konfiguriert ist zum Unterdrücken eines verbleibenden Teils des Quantisierungsrauschens, wobei der verbleibende Teil bei höheren Offset-Frequenzen relativ zu Offset-Frequenzen des anfänglichen Teils ist, wobei der anfängliche Teil und der verbleibende Teil unter einen Rauschpegel von Rauschen unterdrückt sind, das von Rauschquellen des intrinsischen Phasendetektors und des spannungsgesteuerten Oszillators (VCO - voltage controlled oscillator) auf dem Chip erzeugt wird.
  8. Die Schaltung gemäß Anspruch 5, wobei die Ganzzahl-PLL eine erste Ganzzahl-PLL ist und jeder jeweilige parasitäre Außerband-Pol hoch genug konfiguriert ist, um das Regelkreis-Verhalten der jeweiligen frac-N-PLL nicht zu beeinflussen, und wobei jeder jeweilige parasitäre Außerband-Pol in Kombination mit der Konfiguration des Multiplikationsfaktors ermöglicht, dass eine Jitter- und Phasenrauschleistung jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden mit der einer zweiten Ganzzahl-PLL vergleichbar ist, die denselben Ganzzahl-Teilungswert wie die jeweilige frac-N-PLL verwendet.
  9. Die Schaltung gemäß Anspruch 4, wobei jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden eine Ordnung hat, die relativ zu der des jeweiligen Sigma-Delta-Modulators niedriger ist.
  10. Die Schaltung gemäß Anspruch 8, wobei die Ordnung jeder jeweiligen frac-N-PLL zwei ist und die des jeweiligen Sigma-Delta-Modulators drei ist.
  11. Die Schaltung gemäß Anspruch 1, wobei jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden aus einem jeweiligen Spreizspektrumtakt(SSC - spread spectrum clock)-Mustergenerator besteht, der konfiguriert ist zum direkten Modulieren der jeweiligen frac-N-PLL gemäß einem jeweiligen SSC-Profil.
  12. Die Schaltung gemäß Anspruch 1, wobei: der Chip eine physikalische-Schicht-Vorrichtung (PHY) ist; jeder SerDes-Pfad konfiguriert ist zum Verwenden der jeweiligen Sende- und Empfangsdatenraten, um mit einer jeweiligen Medienzugriffssteuervorrichtung (MAC - media access controller) zu kommunizieren; und die jeweiligen Sende- und Empfangsdatenraten unabhängig von Datenraten konfiguriert sind, die von anderen SerDes-Pfaden der PHY zur Kommunikation mit anderen MACs verwendet werden.
  13. Verfahren zum Erreichen einer Serialisierer/Deserialisierer(SerDes)-Pfad-Datenrate-Unabhängigkeit, wobei das Verfahren aufweist: Erzeugen eines On-Chip-Referenztaktsignals von einer gemeinsamen Phasenregelschleife (PLL - phase-locked loop) auf einem Chip basierend auf einem Off-Chip-Referenztaktsignal, das außerhalb des Chips erzeugt wird, wobei das On-Chip-Referenztaktsignal eine höhere Frequenz hat als das Off-Chip-Referenztaktsignal; und Verteilen des On-Chip-Referenztaktsignals an jede jeweilige Fraktional-N(frac-N)-PLL einer Vielzahl von SerDes-Pfaden, die jeweils aus einem jeweiligen Sender, Empfänger und einer frac-N-PLL bestehen; Erzeugen eines jeweiligen Ausgangstaktsignals mit einer jeweiligen Frequenz von jeder jeweiligen frac-N-PLL basierend auf dem verteilten On-Chip-Referenztaktsignal; und Betreiben jedes jeweiligen Senders und Empfängers jedes SerDes-Pfads bei jeweiligen Sende- und Empfangsdatenraten, die auf der jeweiligen Frequenz basieren und unabhängig von Datenraten anderer SerDes-Pfade der Vielzahl von SerDes-Pfaden sind.
  14. Das Verfahren gemäß Anspruch 12, das weiter ein Betreiben des Off-Chip-Referenztaktsignals in einem Niedrigfrequenzbereich von 100 MHz bis 156 MHz und ein Betreiben des On-Chip-Referenztaktsignals in einem höheren Frequenzbereich von 400 MHz bis 600 MHz aufweist.
  15. Das Verfahren gemäß Anspruch 12, das weiter ein Unterdrücken eines jeweiligen Modulationsrauschens, das von jeder jeweiligen frac-N-PLL erzeugt wird, durch Erhöhen der Frequenz des jeweiligen Modulationsrauschens aufweist, damit jede jeweilige frac-N-PLL das jeweilige Modulationsrauschen filtern kann.
  16. Das Verfahren gemäß Anspruch 12, wobei jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden aus einem jeweiligen Teiler und einem Sigma-Delta-Modulator besteht und wobei das Verfahren weiter ein Verwenden jedes jeweiligen Sigma-Delta-Modulators aufweist, um einen jeweiligen Teilungswert des jeweiligen Teilers zufällig zu modulieren.
  17. Das Verfahren gemäß Anspruch 15, wobei die gemeinsame PLL eine Ganzzahl-PLL mit einem Multiplikationsfaktor ist und das Verfahren weiter ein Konfigurieren des Multiplikationsfaktors aufweist, um einen anfänglichen Teil eines Quantisierungsrauschens zu unterdrücken, das durch Modulieren jedes jeweiligen Teilungswerts jedes jeweiligen Teilers jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden eingeführt wird.
  18. Das Verfahren gemäß Anspruch 16, wobei jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden weiter aus einem jeweiligen parasitären Außerband-Pol besteht und wobei das Verfahren weiter ein Konfigurieren jedes jeweiligen parasitären Außerband-Pols aufweist, um einen verbleibenden Teil des Quantisierungsrauschens zu unterdrücken, wobei der verbleibende Teil bei höheren Offset-Frequenzen relativ zu Offset-Frequenzen des anfänglichen Teils ist, wobei der anfängliche Teil und der verbleibende Teil unter einen Rauschpegel von Rauschen unterdrückt werden, das von Rauschquellen eines intrinsischen Phasendetektors und eines spannungsgesteuerten Oszillators (VCO) auf dem Chip erzeugt wird.
  19. Das Verfahren gemäß Anspruch 16, wobei die Ganzzahl-PLL eine erste Ganzzahl-PLL ist und das Konfigurieren jedes jeweiligen parasitären Außerband-Pols ein Konfigurieren jedes jeweiligen parasitären Außerband-Pols aufweist, um hoch genug zu sein, um ein Regelkreis-Verhalten der jeweiligen frac-N-PLL nicht zu beeinflussen, und wobei jeder jeweilige parasitäre Außerband-Pol in Kombination mit der Konfiguration des Multiplikationsfaktors ermöglicht, dass Jitter- und Phasenrauschleistung jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden mit der einer zweiten Ganzzahl-PLL vergleichbar ist, die denselben Ganzzahl-Teilungswert wie die jeweilige frac-N-PLL verwendet.
  20. Das Verfahren gemäß Anspruch 15, das weiter ein Konfigurieren jeder jeweiligen frac-N-PLL der Vielzahl von SerDes-Pfaden aufweist, um eine Ordnung zu haben, die relativ zu der des jeweiligen Sigma-Delta-Modulators niedriger ist.
  21. Das Verfahren gemäß Anspruch 19, wobei die Ordnung jeder jeweiligen frac-N-PLL zwei ist und die des jeweiligen Sigma-Delta-Modulators drei ist.
  22. Das Verfahren gemäß Anspruch 12, wobei jede jeweilige frac-N-PLL der Vielzahl von SerDes-Pfaden aus einem jeweiligen Spreizspektrumtakt(SSC - spread spectrum clock)-Mustergenerator besteht und das Verfahren weiter ein Konfigurieren jedes jeweiligen SSC-Mustergenerators aufweist, um die jeweilige frac-N-PLL gemäß einem jeweiligen SSC-Profil direkt zu modulieren.
  23. Das Verfahren gemäß Anspruch 12, wobei der Chip eine physikalische-Schicht-Vorrichtung (PHY) ist und das Verfahren weiter aufweist ein Konfigurieren jedes SerDes-Pfads zum Verwenden der jeweiligen Sende- und Empfangsdatenraten, um mit einer jeweiligen Medienzugriffssteuervorrichtung (MAC - media access controller) zu kommunizieren, und ein Konfigurieren der jeweiligen Sende- und Empfangsdatenraten unabhängig von Datenraten, die von anderen SerDes-Pfaden der PHY zur Kommunikation mit anderen MACs verwendet werden.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10291386B2 (en) 2017-09-29 2019-05-14 Cavium, Llc Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence
CN112636751A (zh) * 2020-12-18 2021-04-09 深圳市紫光同创电子有限公司 SerDes模块时钟网络架构
US11764795B2 (en) 2021-11-29 2023-09-19 Qualcomm Incorporated Fractional phase locked loop (PLL) with digital control driven by clock with higher frequency than PLL feedback signal
US11906585B2 (en) * 2021-12-16 2024-02-20 Samsung Electronics Co., Ltd. Methods and systems for performing built-in-self-test operations without a dedicated clock source
US11870451B1 (en) * 2022-12-20 2024-01-09 Viavi Solutions Inc. Frequency synthesizer using voltage-controlled oscillator (VCO) core of wideband synthesizer with integrated VCO

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6047029A (en) * 1997-09-16 2000-04-04 Telefonaktiebolaget Lm Ericsson Post-filtered delta sigma for controlling a phase locked loop modulator
US5986512A (en) * 1997-12-12 1999-11-16 Telefonaktiebolaget L M Ericsson (Publ) Σ-Δ modulator-controlled phase-locked-loop circuit
US6618395B1 (en) * 1999-05-27 2003-09-09 3Com Corporation Physical coding sub-layer for transmission of data over multi-channel media
DE10105057C2 (de) * 2001-02-05 2003-06-18 Infineon Technologies Ag Sigma-Delta Programmiereinrichtung für Pll-Frequenzsynthesizer und Verfahren zum Programmieren einer programmierbaren Einrichtung
JP2004104228A (ja) 2002-09-05 2004-04-02 Matsushita Electric Ind Co Ltd 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器
CN100362743C (zh) * 2002-10-25 2008-01-16 Gct半导体公司 用于抑制锁相环电路中的噪声的系统和方法
DE60302543D1 (de) * 2003-03-14 2006-01-05 St Microelectronics Srl Fraktional-Phasenregelschleife
US7522690B2 (en) * 2004-09-15 2009-04-21 Silicon Laboratories Inc. Jitter self test
US7254797B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Input/output cells with localized clock routing
US7499513B1 (en) * 2004-12-23 2009-03-03 Xilinx, Inc. Method and apparatus for providing frequency synthesis and phase alignment in an integrated circuit
US7512204B1 (en) * 2005-03-18 2009-03-31 Altera Corporation Multi-phase-locked loop (PLL) solution for multi-link multi-rate line card applications
US7492195B1 (en) 2005-06-22 2009-02-17 Cypress Semiconductor Corp. Agile, low phase noise clock synthesizer and jitter attenuator
JP2007259122A (ja) * 2006-03-23 2007-10-04 Renesas Technology Corp 通信用半導体集積回路
US8037336B2 (en) * 2006-05-15 2011-10-11 Stmicroelectronics Pvt, Ltd. Spread spectrum clock generation
US7365607B2 (en) * 2006-08-10 2008-04-29 Newport Media, Inc. Low-power, low-jitter, fractional-N all-digital phase-locked loop (PLL)
KR100819390B1 (ko) * 2006-09-21 2008-04-04 지씨티 세미컨덕터 인코포레이티드 2개의 위상 동기 루프를 사용한 주파수 합성기
US7579886B2 (en) * 2006-12-07 2009-08-25 Cadence Design Systems, Inc. Phase locked loop with adaptive phase error compensation
JP2008178017A (ja) * 2007-01-22 2008-07-31 Nec Electronics Corp クロック同期システム及び半導体集積回路
US8537952B1 (en) * 2007-03-08 2013-09-17 Marvell International Ltd. Fractional-N frequency synthesizer with separate phase and frequency detectors
US7986175B2 (en) * 2007-05-30 2011-07-26 Panasonic Corporation Spread spectrum control PLL circuit and its start-up method
JP5102603B2 (ja) * 2007-12-21 2012-12-19 ルネサスエレクトロニクス株式会社 半導体集積回路
US8111799B2 (en) * 2008-01-03 2012-02-07 Dell Products L.P. Method, system and apparatus for reducing power consumption at low to midrange resolution settings
KR20090079624A (ko) * 2008-01-18 2009-07-22 삼성전자주식회사 암프로세서를 이용한 디바이스 테스트 장치
US9287886B2 (en) 2008-02-29 2016-03-15 Qualcomm Incorporated Dynamic reference frequency for fractional-N Phase-Locked Loop
US8289086B2 (en) * 2008-04-02 2012-10-16 Qualcomm Atheros, Inc. Fractional and integer PLL architectures
US7848266B2 (en) * 2008-07-25 2010-12-07 Analog Devices, Inc. Frequency synthesizers for wireless communication systems
US20100123488A1 (en) * 2008-11-14 2010-05-20 Analog Devices, Inc. Digital pll with known noise source and known loop bandwidth
US8378751B2 (en) * 2009-02-13 2013-02-19 Qualcomm Incorporated Frequency synthesizer with multiple tuning loops
US8248123B2 (en) * 2009-10-29 2012-08-21 Stmicroelectronics Design & Application Gmbh Loop filter
US7986190B1 (en) * 2009-10-30 2011-07-26 Pmc-Sierra, Inc. Jitter attenuation with a fractional-N clock synthesizer
US8054114B2 (en) * 2010-01-20 2011-11-08 Himax Technologies Limited Fractional-N phase-locked loop
US8228102B1 (en) * 2010-03-03 2012-07-24 Altera Corporation Phase-locked loop architecture and clock distribution system
FI123529B (fi) * 2010-04-22 2013-06-28 Aalto Korkeakoulusaeaetioe Mikromekaaniseen oskillaattoriin perustuva lämpötilakompensoitu taajuusreferenssi
US8390358B2 (en) 2010-10-07 2013-03-05 Cortina Systems, Inc. Integrated jitter compliant clock signal generation
US8537956B1 (en) * 2010-11-24 2013-09-17 Altera Corporation Techniques for generating fractional periodic signals
US8564342B2 (en) * 2011-02-04 2013-10-22 Marvell World Trade Ltd. Reference clock compensation for fractional-N phase lock loops (PLLs)
US8862926B2 (en) * 2011-08-16 2014-10-14 Apple Inc. Hardware controlled PLL switching
US9219560B2 (en) 2011-10-25 2015-12-22 Cavium, Inc. Multi-protocol SerDes PHY apparatus
US9436250B1 (en) * 2011-12-19 2016-09-06 Altera Corporation Apparatus for improving power consumption of communication circuitry and associated methods
US9577816B2 (en) * 2012-03-13 2017-02-21 Rambus Inc. Clock and data recovery having shared clock generator
US8384453B1 (en) * 2012-03-27 2013-02-26 Cadence Design Systems, Inc. Frequency adjustment in a control system
US9065457B2 (en) * 2012-04-26 2015-06-23 Skyworks Solutions, Inc. Circuits and methods for eliminating reference spurs in fractional-N frequency synthesis
US8989332B2 (en) * 2012-04-26 2015-03-24 Skyworks Solutions, Inc. Systems and methods for controlling frequency synthesis
US9503103B2 (en) * 2012-04-30 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with a frequency multiplier and method of configuring the phase locked loop
US8786337B2 (en) 2012-05-14 2014-07-22 Ensphere Solutions, Inc. Low jitter clock generator for multiple lanes high speed data transmitter
US8791734B1 (en) * 2013-02-13 2014-07-29 Silicon Laboratories Inc. Cascaded PLL for reducing low-frequency drift in holdover mode
US20140254735A1 (en) * 2013-03-11 2014-09-11 Lsi Corporation Transmit reference signal cleanup within a synchronous network application
US9319051B2 (en) * 2013-05-28 2016-04-19 Broadcom Corporation Digital PLL with hybrid phase/frequency detector and digital noise cancellation
US9286825B2 (en) * 2013-10-17 2016-03-15 Sct Technology, Ltd. Apparatus and method for driving LED display
US9246500B2 (en) * 2013-11-27 2016-01-26 Silicon Laboratories Inc. Time-to-voltage converter using a capacitor based digital to analog converter for quantization noise cancellation
JP2015114749A (ja) * 2013-12-10 2015-06-22 ソニー株式会社 クロック生成回路
US9344271B1 (en) * 2014-03-25 2016-05-17 Microsemi Storage Solutions (U.S.), Inc. Digital correction of spurious tones caused by a phase detector of a hybrid analog-digital delta-sigma modulator based fractional-N phase locked loop
US9348358B2 (en) * 2014-04-18 2016-05-24 Fujitsu Limited Clock multiplication and distribution
DE102014108762B4 (de) * 2014-06-23 2023-11-16 Intel Corporation Eine Schaltung, ein Zeit-zu-Digital-Wandler, eine integrierte Schaltung, ein Sender, ein Empfänger und ein Sende-Empfangs-Gerät
KR102275636B1 (ko) * 2015-01-20 2021-07-13 삼성전자주식회사 아이 오프닝 회로를 구비한 집적 회로 및 서데스 장치
US9306730B1 (en) * 2015-02-04 2016-04-05 Xilinx, Inc. Fractional-N PLL-based CDR with a low-frequency reference
US9455846B2 (en) * 2015-02-19 2016-09-27 Microsoft Technology Licensing, Llc Decision feedback equalization
US10003346B2 (en) * 2015-03-20 2018-06-19 Telefonaktiebolaget Lm Ericsson (Publ) Fractional PLLs with low correlation
US10224940B2 (en) * 2015-04-27 2019-03-05 Telefonaktiebolaget Lm Ericsson (Publ) Digital phase controlled PLLs
US10014888B2 (en) * 2015-06-08 2018-07-03 Maxlinear, Inc. Jitter improvement in serializer-deserializer (SerDes) transmitters
US10641881B2 (en) * 2015-08-28 2020-05-05 Aptiv Technologies Limited Bi-static radar system
US20170093604A1 (en) * 2015-09-24 2017-03-30 Semiconductor Components Industries, Llc Spread spectrum clock generator and method therefor
US9559704B1 (en) * 2015-11-11 2017-01-31 Xilinx, Inc. Fractional-N phase-locked loop with reduced jitter
US9531390B1 (en) * 2015-12-15 2016-12-27 Altera Corporation Techniques for generating clock signals using oscillators
US10320509B2 (en) * 2015-12-28 2019-06-11 Silicon Laboratories Inc. Fail safe clock buffer and clock generator
US20170366376A1 (en) * 2016-06-21 2017-12-21 Marvell World Trade Ltd. Analog fractional-n phase-locked loop
US9991898B1 (en) * 2016-11-16 2018-06-05 Perceptia Devices, Inc. Fractional-N jitter attenuator
US10027333B2 (en) * 2016-11-18 2018-07-17 Stmicroelectronics International N.V. Phase locked loops having decoupled integral and proportional paths
US10291386B2 (en) 2017-09-29 2019-05-14 Cavium, Llc Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence

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