DE10154993A1

DE10154993A1 - Phasenregelkreisschaltung

Info

Publication number: DE10154993A1
Application number: DE10154993A
Authority: DE
Inventors: Igor Ullmann; Jeanette Kroedel; Frank Barth
Original assignee: Advanced Micro Devices Inc
Current assignee: GlobalFoundries Inc
Priority date: 2001-11-08
Filing date: 2001-11-08
Publication date: 2003-06-05
Anticipated expiration: 2021-11-09
Also published as: DE10154993B4; US20030085743A1

Abstract

Eine PLL-Schaltung wird bereitgestellt, die einen Frequenzteiler umfasst, der ein geteiltes Frequenzsignal erzeugt, sowie einen Phasenfrequenzdetektor, der das geteilte Frequenzsignal und ein Referenzfrequenzsignal empfängt und eingerichtet ist zum Ausgeben eines ersten Signals zum Erhöhen der Frequenz eines Ausgangssignals und zum Ausgeben eines zweiten Signals zum Vermindern der Frequenz eines Ausgangssignals. Weiterhin wird eine Signalmodifizierungseinheit bereitgestellt, die das erste und zweite Signal empfängt und einen Pulsselektor umfasst, der einen Signalpuls in dem ersten oder zweiten Signal auswählt, sowie einen Pulsgenerator zum Erzeugen eines Signalpulses simultan mit dem ausgewählten Signalpuls und zum Hinzufügen des erzeugten Signalpulses zu dem anderen ersten bzw. zweiten Signal.

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die Erfindung betrifft allgemein PLL-Schaltkreise (Phase Locked Loop, Phasenregelkreis, Phasenregelschleife) und insbesondere PLL-Schaltkreise, die einen Phasenfrequenzdetektor umfassen, der ein UP- und ein DOWN-Signal ausgibt.

2. Beschreibung des Standes der Technik

Phasenregelkreise werden allgemein verwendet in der Funk-, Schnurlos- und Telekommunikationstechnologie zum Zwecke der Frequenzsynthetisierung, Takterzeugung, Taktwiedergewinnung, Demodulation und zu anderen Zwecken in Schaltkreisen auf digitaler sowie analoger Basis. Bei Frequenzsynthetisierungstechniken stellen Phasenregelkreise das dominante Verfahren in der Schnurloskommunikationsindustrie dar. Aktuelle integrierte PLL-Schaltkreise können alle PLL-Funktionen auf einem einzelnen, hochintegrierten digitalen und Mischsignalschaltkreis ausführen, der mit niedrigen Versorgungsspannungen arbeitet und eine sehr geringe Leistung verbraucht. Diese integrierten Schaltkreise benötigen nur eine externe Frequenzreferenz, spannungsgesteuerte Oszillatoren und wenige externe passive Komponenten, um den breiten Frequenzbereich zu erzeugen, der in Kommunikationssendeempfängern benötigt wird.

Da in Mobiltelefonie- und Schnurlosdatennetzen die Anzahl der Nutzer in den letzten paar Jahren signifikant angestiegen ist, wurden sowohl die Interferenz als auch das Signal-zu-Rausch-Verhältnis wichtige Punkte, die beim Systemdesign zu berücksichtigen sind. Phasenrauschen und Störemissionen tragen signifikant zur Signalinterferenz und zum Signal-zu-Rausch-Verhältnis bei und hängen in großem Maße von den Leistungseigenschaften des PLL ab. Somit ist die Minimierung des Phasenrauschens und der Störemissionen des Frequenzsynthetisierers einer der Probleme gegenwärtiger Technologien, die intensiv behandelt werden.

Phasenregelkreise sind Architekturen mit negativer Rückkopplung (Feedback), die eine ökonomische Multiplikation von Kristallfrequenzen mit großen variablen Zahlen gestatten. Die Hauptfunktionalität der PLL ist somit oft die Bereitstellung einer Ausgangsfrequenz f_out, die ein Vielfaches der Eingangs- oder Referenzfrequenz f_ref ist:

f_out = M.f_ref

worin M eine ganze Zahl bei Integer-N-PLL oder eine Bruchzahl in Fractional-N- PLL ist.

Der Hauptnachteil von Integer-PLL-Schaltkreisen liegt in dem Umstand, dass die Ganzzahl, mit der die Referenzfrequenz multipliziert wird, sowohl den Kanalabstand als auch das Signalphasenrauschen beeinflusst. Der minimale Kanalabstand ist die Frequenzdifferenz benachbarter Kanäle, also die Differenz zwischen M.f_ref und (M + 1).f_ref. Diese Differenz ist identisch mit der Referenzfrequenz f_ref = f_out/M. Somit muss der Wert von M erhöht werden, um den Kanalabstand zu reduzieren, d. h. um die Frequenzauflösung zu erhöhen.

Auf der anderen Seite ist es in digitalen PLL-Synthetisierungsschaltkreisen ein unvermeidbarer Umstand, dass die Frequenzmultiplikation mit M das Signalphasenrauschen um 20 log (M) [dB] erhöht. Somit sollte der Wert von M reduziert werden, um das Phasenrauschen zu vermindern.

Um die Einschränkungen, die durch die erwähnten Bedingungen für M auferlegt werden, zu beheben, sind Fractional-N-PLL entwickelt worden, die theoretisch ein beliebiges Verhältnis von f_out/f_ref realisieren können. Dies wird bewerkstelligt durch das Hinzufügen einer internen Schaltung, die es ermöglicht, den Wert von M dynamisch während des eingerasteten Zustands (Locked-Zustands) dynamisch zu ändern. Diese Technik erlaubt somit die Anwendung einer Referenzfrequenz f_ref, die größer als der Kanalabstand ist.

Ein Beispiel eines herkömmlichen Fractional-N-PLL-Frequenzsynthetisierers ist in Fig. 1 dargestellt. Wie aus der Figur ersehen werden kann, weist der PLL- Frequenzsynthetisierer einen Vorwärts-Signalpfad auf, der einen Phasenfrequenzdetektor 100, eine Ladungspumpe 110, einen Schleifenfilter 120 und einen spannungsgesteuerten Oszillator 130 enthält sowie einen Rückkoppelpfad, der eine Bruchteilungseinheit 140 enthält, d. h. einen Akkumulator, Prescaler etc. Die Bruchteilungseinheit 140 empfängt das Ausgabesignal des Synthetisierers und teilt die Ausgangsfrequenz f_out durch die Bruchzahl. Das geteilte Frequenzsignal f_div wird dann an den Phasenfrequenzdetektor 100 geleitet.

Wie oben erwähnt wird die Teilung der Ausgangsfrequenz um eine Bruchzahl durch das dynamische Ändern der Bruchteilungseinheit 140 in der Schleife zwischen den Werten N + 1 in einer solchen Weise durchgeführt, dass die Division im Mittel einen Bruchteil N + K/F ergibt. Zu diesem Zweck empfängt die Bruchteilungseinheit 140 ein Signal MOD zum Schalten der Bruchteilungseinheit 140 zwischen N und N + 1. Da die Ausgangsfrequenz den Wert

ergibt, ist F der Bruchzahlmodulus des Synthetisierers bezogen auf die Referenzfrequenz. Die Division wird somit K mal mit N + 1 und F - K mal mit N durchgeführt. Das Prinzip der Fraktionalität ist folglich ein Resultat der Mittelwertbildung.

Wie in Fig. 1 gezeigt, werden das geteilte Frequenzsignal f_div und die Referenzfrequenz f_ref an den Phasenfrequenzdetektor 100 weitergeleitet. Der Detektor 100 erzeugt das Fehlersignal, das in der Rückkoppelschleife des Synthetisierers benötigt wird. Der Ausdruck "Phasenfrequenzdetektor" wird verwendet, um anzuzeigen, dass der Detektor in dem Phasenrastmodus betrieben werden kann, wo das Frequenzsignal und das geteilte Frequenzsignal im Wesentlichen die gleiche Frequenz haben, sich aber in ihrer Phase unterscheiden, sowie in dem Modus, bevor der PLL eingerastet ist, wo sich also die Referenzfrequenz und die geteilte Frequenz um mehr als nur einen Phasenfehler unterscheiden.

Der Phasenfrequenzdetektor 100 gibt ein UP- und DOWN-Signal an die Ladungspumpe 110 aus. Das UP-Signal wird ausgegeben, wenn der Phasenfrequenzdetektor 100 detektiert, dass es eine Frequenz- oder Phasendifferenz zwischen f_ref, und f_div von solcher Art gibt, dass die Ausgangsfrequenz f_out erhöht werden muss. Wenn andererseits die Ausgangsfrequenz reduziert werden soll, wird das DOWN- Signal ausgegeben.

Ein Beispiel eines Phasenfrequenzdetektors 100 und einer Ladungspumpe 110 in einem herkömmlichen PLL-Frequenzsynthetisierer ist in Fig. 2 dargestellt. In diesem Beispiel umfasst der Phasenfrequenzdetektor 100 zwei D-Flip-Flops 120, 130, die an den ansteigenden Flanken der f_ref- bzw. f_div-Signale gesetzt werden. Die UP- und DOWN-Signale stellen die Werte dar, die in den jeweiligen Flip-Flops gespeichert sind. Wenn beide Signale hoch sind, werden die Flip-Flops durch eine gesonderte Schaltung gelöscht, die in dem Detektor 100 vorgesehen ist.

Der Betrieb des Phasenfrequenzdetektors 100, der in Fig. 2 gezeigt ist, kann besser verstanden werden aus der Betrachtung der Signalformen, die in Fig. 3 gezeigt sind. In Fig. 3 arbeitet der PLL-Frequenzsynthetisierer in dem Phasendetektionsmodus, da es eine Phasendifferenz oder einen "Phasenfehler" zwischen dem Referenzfrequenzsignal und dem geteilten Frequenzsignal gibt. Wenn das Referenzfrequenzsignal ansteigt, während das geteilte Frequenzsignal niedrig ist, wird der Flip- Flop 120 gesetzt. Somit steigt das UP-Signal von niedrig auf hoch an. Nach einer Zeit, die der Phasendifferenz entspricht, steigt das geteilte Frequenzsignal an, wodurch der Flip-Flop 130 gesetzt wird. Als eine Folge steigt das DOWN-Signal an, und da sowohl das UP- als auch das DOWN-Signal hoch sind, werden die Flip- Flops gelöscht. Folglich geht das UP-Signal nach unten.

Das bedeutet, der Phasenfrequenzdetektor 100 vergleicht das Referenzfrequenzsignal mit dem geteilten Frequenzsignal und aktiviert die Ladungspumpe 110 auf Grundlage der Differenz in Phase oder Frequenz zwischen den zwei Signalen. Die Ladungspumpe empfängt die UP- und DOWN-Signale und erzeugt eine Abstimmspannung, die an den Schleifenfilter 122 geliefert wird. Wie aus Fig. 3 gesehen werden kann, nimmt die Abstimmspannung (d. h. die Schleifenfilterladung) von Schritt zu Schritt zu, da es in dem dargestellten Beispiel eine Abfolge von UP- Signalen gibt, die der Ladungspumpe zugeführt werden.

Der Schleifenfilter 120 wird verwendet, um ungewünschtes Störrauschen zu vermeiden, das durch den Phasenfrequenzdetektor 100 erzeugt wird. Da der Detektor 100 hohe Pegel transienten Rauschens bei seiner Betriebsfrequenz erzeugt, also bei der Referenzfrequenz f_ref, gibt es ein Rauschen, das der Spannung überlagert ist, die für die Ansteuerung des spannungsgesteuerten Oszillators 130 verwendet wird. Der spannungsgesteuerte Oszillator 130 erzeugt eine Frequenz, die von der Eingangssteuerspannung abhängt, und der Oszillatorausgang wird demgemäß moduliert, sobald der Steuerspannung ein Rauschen überlagert ist. Diese Interferenz kann als Störsignale angesehen werden und wird durch den Schleifenfilter 120 gefiltert.

Während herkömmliche Fractional-N-PLL-Systeme zahlreiche Vorteile gegenüber Integer-PLL aufweisen, insbesondere die Fähigkeit zur Realisierung jeden Verhältnisses von f_out/f_ref, eine höhere Schleifenfilterbandbreite, eine bessere Phasenrauschunterdrückung und ein besseres Schleifenausregelverhalten, entsteht immer noch ein Problem aus dem Umstand, dass das Fractional-PLL-System Störsignale am Ausgang erzeugt.

Verschiedene Techniken wurden entwickelt, um solche Störsignale zu kompensieren, die durch die Bruchteilungseinheit 140 und den Phasenfrequenzdetektor 100 erzeugt werden. Diese Techniken schließen eine zusätzliche Ladungsinjektion in den Schleifenfilter ein, die proportional zu dem Phasenfehler bei dem Phasenfrequenzdetektor ist, mittels einer Kompensationsladungspumpe. Die Umsetzung einer solchen Kompensationsschaltung ist jedoch recht komplex, da sie gewöhnlicherweise eine Digital-Analog-Wandlung und eine gesonderte Ladungskompensation beinhaltet. Solche Techniken leiden unter dem Verhalten nicht idealer Komponenten, unter Temperatur- und Langzeiteinflüssen und unter der Notwendigkeit, für beste Performance kalibriert zu werden.

ÜBERSICHT ÜBER DIE ERFINDUNG

Eine PLL-Schaltung ist offenbart, die eine verbesserte Störsignalunterdrückung bieten kann.

In einer Ausgestaltung umfasst eine Phasenregelkreisschaltung einen Frequenzteiler, der das Ausgangssignal der Schaltung empfängt und ein geteiltes Frequenzsignal daraus durch Teilung der Frequenz des Ausgangssignals erzeugt. Die PLL- Schaltung umfasst ferner einen Phasenfrequenzdetektor, der das geteilte Frequenzsignal und ein Referenzfrequenzsignal empfängt. Der Phasenfrequenzdetektor ist eingerichtet, um ein erstes Signal zum Erhöhen der Frequenz des Ausgangssignals und ein zweites Signal zum Vermindern der Frequenz des Ausgangssignals auszugeben in Erwiderung auf eine Frequenz- oder Phasendifferenz zwischen dem geteilten Frequenzsignal und dem Referenzfrequenzsignal. Das erste und zweite Signal enthalten Signalpulse. Die PLL-Schaltung umfasst ferner eine Signalmodifizierungseinheit, die das erste und zweite Signal empfängt und einen Pulsselektor zum Auswählen eines Signalpulses in dem ersten oder zweiten Signal enthält, und einen Pulsgenerator zum Erzeugen eines Signalpulses simultan mit dem ausgewählten Signalpuls und zum Hinzufügen des erzeugten Signalpulses zu dem anderen Signal des ersten und zweiten Signals.

In einer weiteren Ausführungsform wird eine Fractional-N-PLL-Schaltung bereitgestellt, die einen Frequenzteiler umfasst, der das Ausgangssignal der Schaltung empfängt und ein geteiltes Frequenzsignal daraus durch Teilung der Frequenz des Ausgangssignals um eine Bruchzahl erzeugt. Die Fractional-N-PLL-Schaltung umfasst ferner einen spannungsgesteuerten Oszillator zum Erzeugen des Ausgangssignals bei einer Frequenz, die von einer Steuerspannung abhängt, die dem spannungsgesteuerten Oszillator zugeführt wird. Ferner umfasst die Fractional-N-PLL- Schaltung einen Phasenfrequenzdetektor, der das geteilte Frequenzsignal und ein Referenzfrequenzsignal empfängt. Der Phasenfrequenzdetektor ist eingerichtet zum Ausgeben eines ersten Signals zum Erhöhen der Frequenz des Ausgangssignals und eines zweiten Signals zum Vermindern der Frequenz des Ausgangssignals in Erwiderung auf eine Frequenz- oder Phasendifferenz zwischen dem geteilten Frequenzsignal und dem Referenzfrequenzsignal. Das erste und zweite Signal enthalten Signalpulse. Die Fractional-N-PLL-Schaltung umfasst ferner eine Signalmodifizierungseinheit, die das erste und zweite Signal empfängt und einen Pulsselektor zum Auswählen eines Signalpulses in dem ersten oder zweiten Signal umfasst, sowie einen Pulsgenerator zum Erzeugen eines Signalpulses simultan mit dem ausgewählten Signalpuls und zum Hinzufügen des erzeugten Signalpulses zu dem anderen Signal des ersten und zweiten Signals. Ferner umfasst die Fractional- N-PLL-Schaltung eine Ladungspumpe, die mit der Signalmodifizierungseinheit verbunden ist, um die modifizierten ersten und zweiten Signale von ihr zu empfangen, die den ausgewählten bzw. den erzeugten Signalpuls enthalten, und zum Erzeugen einer Abstimmspannung, die zum Steuern des spannungsgesteuerten Oszillators verwendet wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die beigefügten Zeichnungen sind zu der Beschreibung hinzugefügt und bilden einen Teil derselben, um verschiedene Ausgestaltungen der vorliegenden Erfindung zu verdeutlichen. Diese Zeichnungen dienen zusammen mit der Beschreibung der Erklärung der Prinzipien der Erfindung. Die Zeichnungen dienen nur dem Zweck der Verdeutlichung alternativer Beispiele, wie die Erfindung gemacht und verwendet werden kann, und sind nicht als die Erfindung nur auf die verdeutlichten und beschriebenen Ausgestaltungen beschränkend zu verstehen. Weitere Merkmale und Vorteile werden aus der folgenden und genaueren Beschreibung verschiedene Ausgestaltungen der Erfindung deutlich, wie in den beigefügten Zeichnungen erläutert, in denen:
Fig. 1 eine herkömmliche Fractional-N-PLL-Schaltung verdeutlicht;
Fig. 2 den Phasenfrequenzdetektor und die Ladungspumpe der in Fig. 1 gezeigten herkömmlichen Fractional-N-PLL-Schaltung verdeutlicht;
Fig. 3 ein Zeitdiagramm ist, das Signalformen in einer Fractional-N-PLL- Schaltung in einem Phasendetektionsmodus zeigt;
Fig. 4 ein Zeitdiagramm ist, das Signalformen in einer Fractional-N-PLL- Schaltung in dem Phasenregelkreis zeigt;
Fig. 5 eine Fractional-N-PLL-Schaltung gemäß einer Ausgestaltung der Erfindung ist;
Fig. 6 ein Zeitdiagramm ist, das die Signalformen der in Fig. 5 gezeigten Fractional-N-PLL-Schaltung in dem Phasenrastmodus zeigt; und
Fig. 7 die Signalmodifizierungseinheit verdeutlicht, die in der in Fig. 5 gezeigten Fractional-N-PLL-Schaltung verwendet wird.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Die verdeutlichenden Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die Zeichnungen beschrieben werden, in denen gleiche Elemente und Strukturen durch gleiche Bezugszeichen angezeigt werden.
Störsignale können durch den abrupten Wechsel in der Phase verursacht werden, wie er auftritt, wenn N auf N + 1 in periodischer Weise erhöht wird. Diese Störung wird Fraktionalstörung genannt und tritt in Abständen von

von der gewünschten Ausgangsfrequenz aus, wobei n = 1, 2, 3. . . ist. Somit kann die Fraktionalstörung ganz in der Nähe des Trägers nur f_ref/F entfernt lokalisiert werden, wobei F der oben beschriebene Nenner in der charakteristischen Fractional-N-PLL-Formel ist:
Auf die Zeitdauer F/f_ref wird im Folgenden als Fraktionalperiode Bezug genommen.
Ein Beispiel der Störsignalerzeugung ist in Fig. 4 gezeigt. In diesem Beispiel ist die Bruchteilungseinheit 140 mittels des MOD-Signals instruiert, zwischen den Moden N und N + 1 zu schalten, wobei N = 1, K = 3 und F = 5 ist. Immer wenn das MOD-Signal die Bruchteilungseinheit 140 vom Modus N auf N + 1 schaltet, tritt ein Stör-DOWN- Puls auf. In ähnlicher Weise wird ein Stör-UP-Puls bei jedem Übergang vom Modus N + 1 auf N erzeugt.
Wird nun auf Fig. 5 Bezug genommen, die eine Ausgestaltung einer Fractional-N- PLL-Schaltung verdeutlicht, so unterscheidet sich die Schaltung von der in Fig. 1 gezeigten herkömmlichen PLL-Schaltung darin, dass eine Signalmodifizierungseinheit 500 zwischen dem Phasenfrequenzdetektor 100 und der Ladungspumpe 110 bereitgestellt ist. Die Signalmodifizierungseinheit 500 empfängt die UP- und DOWN-Signale von dem Phasenfrequenzdetektor 100 und gibt entsprechende modifizierte Signale UP_mod und DOWN_mod an die Ladungspumpe 110 aus.
Die Signalmodifizierungseinheit 500 wählt einen Störsignalpuls in entweder dem UP-Signal oder dem DOWN-Signal aus und fügt zu dem anderen Signal einen Signalpuls hinzu, der dann simultan an die Ladungspumpe 110 ausgegeben wird. Da somit nun UP- und DOWN-Pulse überlagert sind, wird eine fast vollständige Auslöschung der zwei Pulse erzielt. Nur ein kleiner Spike in Folge der Nachregelung der Schleife ist zu erwarten. Der Spike hat jedoch eine hochfrequente Energieverteilung und wird somit durch den spannungsgesteuerten Oszillator 130 in Folge dessen integrierenden Verhaltens gut unterdrückt.
Der Betrieb der Signalmodifizierungseinheit 500 wird nun in weiteren Einzelheiten unter Bezug auf Fig. 6 beschrieben, die die Signalformen der modifizierten UP- und DOWN-Signale verdeutlicht. Wenn die UP_mod- und DOWN_mod-Signale, die in Fig. 6 gezeigt sind, mit den ursprünglichen UP- und DOWN-Signalen, die in Fig. 4 gezeigt sind, verglichen werden, kann festgestellt werden, dass in der vorliegenden Ausgestaltung die Störsignalpulse aus dem DOWN-Signal ausgewählt werden. Das bedeutet, die Signalmodifizierungseinheit 500 wählt einen DOWN-Puls aus und erzeugt (d. h. überlagert) einen kleinen UP-Puls. In dem vorliegenden Ausführungsbeispiel werden die anderen UP-Pulse, die aus dem Phasenfrequenzdetektor 100 stammen, ausgefiltert, so dass das modifizierte Signal UP_mod nur den erzeugten Signalpuls enthält. Weiterhin ist ersichtlich, dass in der vorliegenden Ausgestaltung alle DOWN-Pulse innerhalb der Fraktionalperiode ausgefiltert werden, mit Ausnahme des ausgewählten Pulses. Somit gibt die Signalmodifizierungseinheit 500 in jeder Fraktionalperiode nur einen UP- und DOWN-Puls aus und diese Pulse werden simultan ausgegeben.
Bei der Auswahl des Störsignalpulses verwendet die Fraktional-N-PLL-Schaltung der vorliegenden Ausgestaltung den breitesten Puls innerhalb einer Fraktionalperiode. Wenn es also mehr als einen DOWN-Puls in jeder Fraktionalperiode gibt, wie dies beispielsweise in Fig. 4 gezeigt ist, wählt die Signalmodifizierungseinheit 500 den DOWN-Puls mit der größten Pulsbreite aus. Der Signalpuls, der in dem UP_mod- Signal simultan mit dem ausgewählten DOWN-Puls erzeugt wird, hat in der vorliegenden Ausgestaltung eine vorbestimmte Pulsbreite.
Die oben beschriebene, von der Signalmodifizierungseinheit 500 durchgeführte Signalmodifizierung kann jederzeit durchgeführt werden, also sogar bevor die PLL- Schaltung ausgeregelt und verriegelt hat, oder sie kann eingeschaltet werden, nachdem der PLL ausgeregelt und auf die gewünschte Frequenz verriegelt hat.
Eine Vielzahl von Simulationen wurde durchgeführt einschließlich einer Simulation auf der Systemebene unter Verwendung von ADS™, Mixed-Mode-PSPICE™ und vollanalogen, transienten Accusim™-Simulationen für verschiedene K, F und N sowie für verschiedene Schleifenfilter und Einstellungen des spannungsgesteuerten Oszillators. Die Simulationen haben gezeigt, dass die absoluten Störunterdrückungswerte zwischen 60 dB und 70 dB oder sogar darüber liegen, was etwa 30 dB besser als in herkömmlichen Systemen ist.
Das oben beschriebene Ausführungsbeispiel kann eine hohe Fractional-N-PLL- Störunterdrückung bei nur wenig zusätzlichen benötigten Schaltkreisen und ohne das Erfordernis der Kalibrierung der Schaltung bereitstellen. Zudem werden die Schleifencharakteristika wie etwa die Schleifentransferfunktion, die Eigenfrequenz und die Schleifenbandbreite durch die oben beschriebene Ausgestaltung nicht beeinflusst.
Während das oben beschriebene Ausführungsbeispiel Verbesserungen bezüglich des Signal-zu-Rausch-Verhältnisses, der Zuverlässigkeit, der Präzision, der Genauigkeit und der Effizienz erzielen kann, können ferner verschiedene Ausführungsformen zusätzlich eine hohe Störsignalunterdrückung gestatten unter Verwendung eines einfachen Schaltungsdesigns, und sie können somit die Reduzierung der Herstellungskosten ermöglichen.
Eine Ausführungsform der Signalmodifizierungseinheit 500, die in Fig. 5 gezeigt ist, wird nun in weiteren Einzelheiten unter Bezugnahme auf Fig. 7 beschrieben. Die Signalmodifizierungseinheit 500 umfasst einen Pulsfilter 700, der das DOWN- Signal von dem Phasenfrequenzdetektor 100 empfängt. Der Pulsfilter 700 filtert den auszuwählenden Puls aus und leitet entweder den ausgewählten Puls oder ein entsprechendes Steuersignal an einen Pulsgenerator 720 weiter. Der ausgewählte Signalpuls durchläuft den Pulsfilter 700 und wird an die Ladungspumpe 110 als DOWN_mod-Signal geliefert.
In dem UP-Signalpfad enthält die Modifizierungseinheit 500 den Pulsgenerator 720, der den simultanen Signalpuls erzeugt, der als UP_mod-Signal an die Ladungspumpe geliefert wird. Weiterhin ist ein Pulsunterdrücker 710 umfasst, der das UP-Signal von dem Phasenfrequenzdetektor 100 empfängt und alle einlaufenden UP-Pulse unterdrückt. Jedes Signal, das nicht unterdrückt wird, wird an den Pulsgenerator 720 weitergeleitet, so dass der Pulsgenerator 720 den erzeugten Signalpuls zu dem UP-Signal hinzufügen kann.
Während die Erfindung beschrieben wurde in Bezug auf physikalische Ausführungsbeispiele, die gemäß der Erfindung aufgebaut sind, wird es Fachleuten ersichtlich sein, dass verschiedene Modifikationen, Variationen und Verbesserungen der vorliegenden Erfindung im Lichte der obigen Lehren und innerhalb des Bereichs der beigefügten Ansprüche vollzogen werden können, ohne von der Idee oder dem beabsichtigten Umfang der Erfindung abzuweichen. Während beispielsweise die obige Ausführungsform zum Unterdrücken von Störsignalen in Fractional-N-PLL-Schaltungen beschrieben worden ist, ist ersichtlich, dass die Prinzipien der Erfindung auch auf Integer-N-PLL-Schaltungen angewendet werden können. Während zudem in der oben beschriebenen Ausführungsform ein Signalpuls in dem UP_mod-Signal erzeugt worden ist, ist beabsichtigt, dass eine komplementäre Anordnung genauso möglich ist, in der der erzeugte Signalpuls dem DOWN-Signal überlagert wird.
Zusätzlich wurden solche Bereiche, in denen davon ausgegangen wird, dass Fachleute sich auskennen, hier nicht beschrieben, um die hier beschriebene Erfindung nicht unnötig zu verschleiern. Es ist demgemäß deutlich, dass die Erfindung nicht auf die spezifisch verdeutlichten Ausgestaltungen eingeschränkt ist, sondern nur durch den Umfang der beigefügten Ansprüche.

Claims

1. PLL-Schaltung (Phase Locked Loop), umfassend:
einen Frequenzteiler, der das Ausgangssignal der Schaltung empfängt und ein geteiltes Frequenzsignal daraus durch Teilung der Frequenz des Ausgangssignals erzeugt;
einen Phasenfrequenzdetektor, der das geteilte Frequenzsignal und ein Referenzfrequenzsignal empfängt, wobei der Phasenfrequenzdetektor eingerichtet ist zum Ausgeben eines ersten Signals zum Erhöhen der Frequenz des Ausgangssignals und eines zweiten Signals zum Vermindern der Frequenz des Ausgangssignals in Erwiderung auf eine Frequenz- oder Phasendifferenz zwischen dem geteilten Frequenzsignal und dem Referenzfrequenzsignal, wobei das erste und zweite Signal Pulse enthalten; und
eine Signalmodifizierungseinheit, die das erste und zweite Signal empfängt, wobei die Signalmodifizierungseinheit umfasst:
einen Pulsselektor zum Auswählen eines Signalpulses in dem ersten oder zweiten Signal; und
einen Pulsgenerator zum Erzeugen eines Signalpulses simultan mit dem ausgewählten Signal und zum Hinzufügen des erzeugten Signalpulses zu dem anderen ersten bzw. zweiten Signal.

2. PLL-Schaltung nach Anspruch 1, nämlich eine Fractional-N-PLL-Schaltung, wobei der Frequenzteiler eingereicht ist zum Teilen der Frequenz des Ausgangssignals um eine Bruchzahl.

3. PLL-Schaltung nach Anspruch 2, wobei der Frequenzteiler eingerichtet ist zum Empfangen eines Modussteuerungssignals zum Steuern des Modus des Frequenzteilers, wobei der Frequenzteiler durch das Modussteuersignal gesteuert wird, um abwechselnd zwischen einem ersten und einem zweiten Modus mit verschiedenen Divisionsfaktoren zu schalten, so dass der Teiler im Mittel durch die Bruchzahl teilt, und wobei die Signalpulse, die in dem ersten und zweiten Signal enthalten sind, auftreten, wenn der Frequenzteiler seinen Modus umschaltet.

4. PLL-Schaltung nach Anspruch 2, wobei der Pulsselektor eingerichtet ist zum Auswählen nur eines Pulssignales in jeder Fraktionalperiode.

5. PLL-Schaltung nach Anspruch 4, wobei der Pulsselektor eingerichtet ist zum Auswählen des Signalpulses mit der größten Pulsbreite innerhalb der Fraktionalperiode.

6. PLL-Schaltung nach Anspruch 1, wobei der Pulsselektor eingerichtet ist zum Unterdrücken aller Signalpulse in demjenigen des ersten und zweiten Signals, das nicht ausgewählt ist.

7. PLL-Schaltung nach Anspruch 1, wobei die Signalmodifizierungseinheit weiterhin umfasst:
einen Pulsfilter zum Unterdrücken aller Signalpulse in dem anderen ersten bzw. zweiten Signal, das von dem Phasenfrequenzdetektor empfangen wird.

8. PLL-Schaltung nach Anspruch 1, wobei der Pulsselektor eingerichtet ist zum Auswählen eines Signalpulses in dem zweiten Signal, und wobei der Pulsgenerator eingerichtet zum Hinzufügen des erzeugten Signalpulses zu dem ersten Signal.

9. PLL-Schaltung nach Anspruch 1, wobei der Pulsgenerator eingerichtet ist zum Erzeugen eines Signalpulses einer vorbestimmten Pulsbreite simultan mit dem ausgewählten Signalpuls.

10. PLL-Schaltung nach Anspruch 1, nämlich ein digitaler integrierter Schaltkreis.

11. PLL-Schaltung nach Anspruch 1, betreibbar in einem Modus, in dem der PLL nicht verriegelt ist.

12. PLL-Schaltung nach Anspruch 1, weiterhin umfassend:
einen spannungsgesteuerten Oszillator zum Erzeugen des Ausgangssignals auf Grundlage des ersten und zweiten Signals, die durch die Signalmodifizierungseinheit modifiziert worden sind, wobei die Frequenz des Ausgangssignals von einer Steuerspannung abhängt, die dem spannungsgesteuerten Oszillator zugeführt wird.

13. PLL-Schaltung nach Anspruch 12, weiterhin umfassend:
eine Ladungspumpe, die mit der Signalmodifizierungseinheit verbunden ist zum Empfangen des modifizierten ersten und zweiten Signals von der Signalmodifizierungseinheit, einschließlich des ausgewählten Signalpulses bzw. des erzeugten Signalpulses, und zum Erzeugen einer Abstimmspannung, die zur Steuerung des spannungsgesteuerten Oszillators verwendet wird.

14. PLL-Schaltung nach Anspruch 1, nämlich ein PLL-Frequenzsynthetisierer.

15. Fractional-N-PLL-Schaltung (Phase Locked Loop), umfassend:
einen Frequenzteiler, der das Ausgangssignal der Schaltung empfängt und ein geteiltes Frequenzsignal daraus erzeugt durch Teilung des Ausgangssignals um eine Bruchzahl;
einen spannungsgesteuerten Oszillator zum Erzeugen des Ausgangssignals, dessen Frequenz von einer dem spannungsgesteuerten Oszillator zugeführten Steuerspannung abhängt;
einen Phasenfrequenzdetektor, der das geteilte Frequenzsignal und ein Referenzfrequenzsignal empfängt, wobei der Phasenfrequenzdetektor eingerichtet ist zum Ausgeben eines ersten Signals zum Erhöhen der Frequenz des Ausgangssignals und eines zweiten Signals zum Vermindern der Frequenz des Ausgangssignals in Erwiderung auf eine Frequenz- oder Phasendifferenz zwischen dem geteilten Frequenzsignal und dem Referenzfrequenzsignal, wobei das erste und zweite Signal Signalpulse enthalten;
eine Signalmodifizierungseinheit, die das erste und zweite Signal empfängt, wobei die Signalmodifizierungseinheit einen Pulsselektor umfasst zum Auswählen eines Signalpulses in dem ersten oder zweiten Signal und einen Pulsgenerator zum Erzeugen eines Signalpulses simultan mit dem ausgewählten Signalpuls und zum Hinzufügen des erzeugten Signalpulses zu dem anderen ersten bzw. zweiten Signal; und
eine Ladungspumpe, die mit der Signalmodifizierungseinheit verbunden ist zum Empfangen des modifizierten ersten und zweiten Signals von der Signalmodifizierungseinheit, einschließlich des ausgewählten Signalpulses bzw. des erzeugten Signalpulses, und zum Erzeugen einer Abstimmspannung, die zum Steuern des spannungsgesteuerten Oszillators verwendet wird.

16. Fractional-N-PLL-Schaltung nach Anspruch 15, wobei der Frequenzteiler eingerichtet ist zum Empfangen eines Modussteuerungssignals zum Steuern des Modus des Frequenzteilers, wobei der Frequenzteiler durch das Modussteuerungssignal gesteuert wird, um abwechselnd zwischen einem ersten und einem zweiten Modus mit verschiedenen Divisionsfaktoren umzuschalten, so dass im Mittel der Teiler durch die Bruchzahl teilt, und wobei die Signalpulse, die in dem ersten und zweiten Signal enthalten sind, auftreten, wenn der Frequenzteiler seinen Modus umschaltet.

17. Fractional-N-PLL-Schaltung nach Anspruch 15, wobei der Pulsselektor eingerichtet ist zum Auswählen nur eines Pulssignals in jeder Fraktionalperiode.

18. Fractional-N-PLL-Schaltung nach Anspruch 17, wobei der Pulsselektor eingerichtet ist zum Auswählen des Signalpulses mit der größten Pulsbreite innerhalb der Fraktionalperiode.

19. Fractional-N-PLL-Schaltung nach Anspruch 15, wobei der Pulsselektor eingerichtet ist zum Unterdrücken aller Signalpulse in demjenigen ersten bzw. zweiten Signal, das nicht ausgewählt worden ist.

20. Fractional-N-PLL-Schaltung nach Anspruch 15, wobei die Signalmodifizierungseinheit weiterhin umfasst:
einen Pulsfilter zum Unterdrücken jedes Signalpulses in dem anderen ersten bzw. zweiten Signal, das von dem Phasenfrequenzdetektor empfangen wird.

21. Fractional-N-PLL-Schaltung nach Anspruch 15, wobei der Pulsselektor eingerichtet ist zum Auswählen eines Signalpulses in dem zweiten Signal und wobei der Pulsgenerator eingerichtet ist zum Hinzufügen des erzeugten Signalpulses zu dem ersten Signal.

22. Fractional-N-PLL-Schaltung nach Anspruch 15, wobei der Pulsgenerator eingerichtet ist zum Erzeugen eines Signalpulses einer vorbestimmten Pulsbreite simultan mit dem ausgewählten Signalpuls.

23. Fractional-N-PLL-Schaltung nach Anspruch 15, nämlich ein digitaler integrierter Schaltkreis.

24. Fractional-N-PLL-Schaltung nach Anspruch 15, betreibbar in einem Modus, in dem der PLL nicht eingerastet ist.

25. Fractional-N-PLL-Schaltung nach Anspruch 15, nämlich ein PLL-Frequenzsynthetisierer.

26. Verfahren zum Betreiben einer Phasenregelschleife, wobei das Verfahren die Schritte umfasst:
Empfangen des Ausgangssignals der Phasenregelschleife;
Teilen der Frequenz des Ausgangssignals und hierdurch Erzeugen eines geteilten Frequenzsignals;
Empfangen eines Referenzfrequenzsignals;
Ausgeben eines ersten Signals zum Erhöhen der Frequenz des Ausgangssignals und eines zweiten Signals zum Vermindern der Frequenz des Ausgangssignals in Erwiderung auf eine Frequenz- oder Phasendifferenz zwischen dem geteilten Frequenzsignal und dem Referenzfrequenzsignal, wobei das erste und zweite Signal Signalpulse enthalten;
Auswählen eines Signalpulses in einem ersten oder zweiten Signal, Erzeugen eines Signalpulses simultan mit dem ausgewählten Signalpuls; und
Hinzufügen des erzeugten Signalpulses zu dem anderen ersten bzw. zweiten Signal.

27. Verfahren nach Anspruch 26, wobei der Schritt des Teilens der Frequenz eingerichtet ist zum Teilen der Frequenz des Ausgangssignals durch eine Bruchzahl.

28. Verfahren nach Anspruch 27, wobei der Schritt des Teilens der Frequenz die folgenden Schritte umfasst:
Empfangen eines Modussteuerungssignals zum Steuern eines Frequenzteilungsmodus, um abwechselnd zwischen einem ersten und einem zweiten Modus mit unterschiedlichen Divisionsfaktoren zu schalten, so dass die Teilung im Mittel um die Bruchzahl erfolgt;
wobei die Signalpulse, die in dem ersten und zweiten Signal enthalten sind, auftreten, wenn der Modus geschaltet wird.

29. Verfahren nach Anspruch 27, wobei der Schritt des Auswählens eines Signalpulses eingerichtet ist zum Auswählen nur eines Pulssignals in jeder Fraktionalperiode.

30. Verfahren nach Anspruch 29, wobei der Schritt des Auswählens eines Signalpulses eingerichtet ist zum Auswählen des Signalpulses mit der größten Pulsbreite innerhalb der Fraktionalperiode.

31. Verfahren nach Anspruch 26, wobei der Schritt des Auswählens eines Signalpulses den folgenden Schritt umfasst:
Unterdrücken jedes Signalpulses in demjenigen ersten bzw. zweiten Signal, das nicht ausgewählt worden ist.

32. Verfahren nach Anspruch 26, weiterhin den Schritt umfassend:
Unterdrücken jedes Signalpulses in dem anderen ersten bzw. zweiten Signal.

33. Verfahren nach Anspruch 26, wobei der Schritt des Auswählens eines Signäpulses eingerichtet ist zum Auswählen eines Signalpulses in dem zweiten Signal, und wobei der Schritt des Erzeugens eines Signalpulses das Hinzufügen des erzeugten Signalpulses zu dem ersten Signal umfasst.

34. Verfahren nach Anspruch 26, wobei der Schritt des Erzeugens eines Signalpulses eingerichtet ist zum Erzeugen eines Signalpulses einer vorbestimmten Pulsbreite simultan mit dem ausgewählten Signalpuls.

35. Verfahren nach Anspruch 26, eingerichtet zum Betreiben eines digitalen integrierten Schaltkreises.

36. Verfahren nach Anspruch 26, weiterhin den Schritt umfassend:
Schalten eines Modus, in dem die Phasenregelschleife nicht eingerastet ist.

37. Verfahren nach Anspruch 26, weiterhin die Schritte umfassend:
Erzeugen einer Steuerspannung auf Grundlage des ersten und zweiten Signals, das den ausgewählten Signalpuls bzw. den erzeugten Signalpuls enthält; und
Erzeugen des Ausgangssignals, dessen Frequenz von der Steuerspannung abhängt.

38. Verfahren nach Anspruch 26, eingerichtet zum Betreiben eines PLL- Frequenzsynthetisierers.