DE4325728A1

DE4325728A1 - Störreduktion für eine auf mehreren Modulatoren basierende Synthese

Info

Publication number: DE4325728A1
Application number: DE4325728A
Authority: DE
Inventors: Brian M Miller
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1992-12-10
Filing date: 1993-07-30
Publication date: 1994-06-16
Anticipated expiration: 2013-07-31
Also published as: GB9324643D0; DE4325728C2; JP3611589B2; US5305362A; GB2274221A; GB2274221B; JPH06244721A

Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf durch-N-teilende Teilerschaltungen, die bei Frequenz-Synthe sizern weithin verwendet werden, und bezieht sich im be sonderen auf durch-N-teilende Teilerschaltungen, die mehrere Modulatoren verwenden, um Phasenschwankungen zu reduzieren, die mit der durch-N-teilenden Frequenzsynthesetechnik ver bunden sind.

Frequenz-Synthesizer, die eine Phasenregelschleife (PLL = phase lock loop) verwenden, um ein Ausgangssignal zu schaf fen, das eine auswählbare, präzise und stabile Frequenz hat, sind in Fachkreisen gut bekannt. Typischerweise schließt eine PLL einen abstimmbaren Oszillator ein, wie z. B. einen spannungs-gesteuerten Oszillator (VCO = voltage controlled oscillator), dessen Ausgang durch einen Phasenvergleicher mit einem bekannten Referenzsignal verriegelt ist. Der Phasenvergleicher erzeugt eine Ausgangsspannung oder einen Ausgangsstrom, der proportional der Phasendifferenz zwischen dem bekannten Referenzsignal und dem VCO-Ausgangssignal ist. Der Ausgang des Phasenvergleichers wird auf den Eingang des VCO zurückgekoppelt, um den VCO abzustimmen und mit einer erwünschten Frequenz zu verriegeln. Dies erzwingt, daß das VCO-Ausgangssignal dieselbe Frequenz wie das Referenzsignal hat.

Um einen Frequenz-Synthesizer mit einer variablen Ausgangs frequenz zu schaffen, ist zwischen den Ausgang des VCO und des Phasenvergleichers eine Teilerschaltung geschaltet, wo bei die VCO-Ausgangsfrequenz durch einen auswählbaren Teiler geteilt wird, bevor sie mit der Referenzfrequenz verglichen wird. Die VCO-Ausgangsfrequenz ist dann ein genaues Mehr faches der Referenzfrequenz. Wenn der Teiler, N, eine ganze Zahl ist, dann ist die kleinste Erhöhung des VCO-Ausgangs frequenzwertes notwendigerweise gleich dem Betrag der Referenzfrequenz selbst. Folglich ist eine sehr geringe Referenzfrequenz erforderlich, um einen Frequenz-Synthesizer zu schaffen, der eine kleine Schrittgröße zwischen benach barten Ausgangsfrequenzen hat. Die Verwendung einer sehr kleinen Referenzfrequenz führt jedoch zu unannehmbaren Effekten, wie z. B. einem begrenzten Frequenzbereich und einer langen Einschwingzeit der PLL.

Eine Technik, die als durch-N-teilende Synthese bekannt ist, wird oft angewendet, um Ausgangssignale zu synthetisieren, die eine Frequenz haben, die ein rationales Mehrfaches der Referenzsignalfrequenz ist. Typischerweise sind Frequenz teilerschaltungen in einer solchen Art ausgeführt, daß sie nur durch einen ganzzahligen Wert teilen. Es ist folglich notwendig, eine nicht ganzzahlige Teilung während des Durch lauf s eines Teilungszyklusses durch vorübergehende Änderung des ganzzahligen Teilerwertes zu simulieren. Die nicht ganz zahligen Teilerverhältnisse werden z. B. durch Teilen durch N + 1 anstatt durch N während einer proportionalen Anzahl von Teilungszyklen realisiert, um ein durchschnittliches Teilungsverhältnis zu schaffen, das sich der erwünschten nicht-ganzzahligen Teilungszahl annähert. Wenn der erwünsch te nicht ganzzahlige Teiler z. B. zu N,1 angenommen wird, dann beträgt für neun Teilungszyklen der Teilungswert N und N + 1 für den zehnten Teilungszyklus.

Folglich ist der Teilungsfaktor gleich N,1, wenn über zehn Zyklen gemittelt wird, und die VCO-Ausgangsfrequenz wird N,1 mal der Refe renzfrequenz entsprechen) Eine solche durch-N-teilende Tech nik ist im US-Patent Nr. 3,928,813 offenbart.

Während solche durch-N-teilende Teilerschaltungen für die Frequenzsynthese zwar weithin verwendet werden, führt das Schalten zwischen verschiedenen Teilerwerten jedoch zu einem unerwünschten Phasenfehler oder einer Phasenschwankung nahe der erwünschten Trägerfrequenz. Wenn zwischen benachbarten ganzzahligen Teilungsverhältnissen umgeschaltet wird, ist das durchschnittliche Teilungsverhältnis korrekt, aber das unmittelbare Teilungsverhältnis ist niemals korrekt, was zu einem Phasenfehler am Phasendetektorausgang führt. Dieser Phasenfehler phasenmoduliert den VCO, um Störsignale zu er zeugen, die zusammen als Phasenschwankung bekannt sind.

Eine Technik zum Reduzieren der Schwankung in einem durch-N- teilenden Synthesizer wird im US-Patent Nr. 5,038,117 offen bart, dessen Offenbarung hiermit als Referenz aufgenommen ist. Gemäß dieser Technik wird die Schwankung durch Ver wenden einer durch-N-teilenden Teilerschaltung mit mehreren Modulatoren, die eine programmierbare Teilerschaltung und eine Modulus-Steuerungsschaltung umfaßt, in dem Frequenz- Synthesizer reduziert. Die programmierbare Teilerschaltung arbeitet, um die Frequenzausgangssignale des Frequenz- Synthesizers durch einen ganzzahligen Moduluswert zu teilen, um ein Zwischenfrequenzsignal zu bilden, das mit dem Referenzfrequenzsignal durch den Phasenvergleicher des Frequenz-Synthesizers verglichen wird.

Die Modulus-Steuerungsschaltung umfaßt einen ersten Modula tor und einen oder mehrere zusätzliche Sigma-Delta-Modula toren, die in Kaskadenform angeordnet sind. Die Schaltung empfängt als Eingabe einen ganzzahligen Teilerwert und einen nicht-ganzzahligen Teilerwert entsprechend dem erwünschten rationalen Teiler und stellt die programmierbare Teiler schaltung einen ganzzahligen Moduluswert bereit. Eine Sum mierungsschaltung bildet den ganzzahligen Moduluswert als die gewichtete Summe aller Modulatorausgaben. Der erste Sigma-Delta-Modulator, der als Akkumulator ausgeführt sein kann, akkumuliert den nicht-ganzzahligen Teilerwert. Wenn der Akkumulator überläuft, ändert sich das erste Modulator überlaufsignal auf einen Wert von 1 für einen einzelnen Taktzyklus, was zu einer entsprechenden Zunahme des ganz zahligen Moduluswertes führt. Dies verändert den Modulus der programmierbaren Teilerschaltung auf eine proportionale An zahl von Teilungszyklen, um ein durchschnittliches Teilungs verhältnis gleich der erwünschten rationalen Teilerzahl, wie oben beschrieben, zu schaffen.

Die zusätzlichen Sigma-Delta-Modulatoren sind in Kaskaden form mit dem ersten Modulator verbunden und sind wirksam, um die Schwankung zu reduzieren, die mit der durch-N-teilenden Teilungstechnik verbunden ist. Jeder Modulator, der dem ersten nachfolgt, ist wirksam, um den Fehler des Modulators, der ihm vorausgeht, zu korrigieren. Die bedingte Summe dieser Modulatoren wird mit dem Ausgangssignal des ersten Modulators summiert, um einen ganzzahligen Moduluswert zu bilden. Diese hinzugefügte Modulation des ganzzahligen Mo duluswertes ist wirksam, um die Phasenschwankung oder nicht ganzzahlige Störungen, die mit der durch-N-teilenden Synthe se verbunden sind, zu reduzieren.

Jeder der zusätzlichen Modulatoren hat als seinen Eingangs wert das Fehlersignal des vorausgehenden Modulators (darge stellt durch den Inhalt des Akkumulators) und akkumuliert die Fehlersignale der vorhergehenden Modulatoren bei jedem Taktzyklus. Diese Akkumulationen laufen periodisch über, wo durch ein Überlaufsignal erzeugt wird, das als das Ausgangs signal des Sigma-Delta-Modulators verwendet wird. Jedes Überlaufsignal ist über einen Summierer an eine Differenz iererschaltung gekoppelt. Für jedes Überlaufsignal, das durch einen Modulator erzeugt wird, erzeugt der Differenz ierer einen positiven Impuls und im nächsten Taktzyklus dann einen negativen Impuls. Der Ausgang des Differenzierers ist an den Summierer gekoppelt, der mit dem vorhergehenden Sigma-Delta-Modulator verbunden ist. Die folglich bedingte Summe der zusätzlichen Modulatoren erzeugt ein durchschnitt liches Null-Signal, das wirksam ist, um den Fehler, der in dem ersten Modulator vorhanden ist, zu verkleinern.

Die oben beschriebene, auf mehreren Modulatoren basierende Frequenzsynthesetechnik ist wirksam zum Reduzieren der Pha senschwankung, die mit der durch-N-teilenden Synthese (nicht ganzzahlige Störungen) verbunden ist. Diese Technik ist je doch nur wirksam, wenn die Modulatoren ausreichend zufällig arbeiten. Bestimmte nicht-ganzzahlige Teilerwerte, z. B. 1/2 und 1/4, führen keine ausreichende Zufälligkeit herbei. Statt dessen wird ein deterministisches Muster von kurzer Länge erzeugt, das zu unerwünschten Störungen in dem Fre quenzspektrum des synthetisierten Signals führt. Diese Störungen sind als Strukturstörungen bekannt, da sie durch das Fehlen von Zufälligkeit oder das Fehlen von Überzählig keit der Struktur des Leerlaufmusters des Modulators erzeugt werden.

Angenommen sei z. B. eine durch-N-teilende Teilerschaltung mit drei Modulatoren, bei der 1/2 als nicht-ganzzahliger Teilerwert verwendet wird. Tabelle 1 zeigt die Werte, die in den Integrierern der drei Modulatoren akkumuliert werden, unter der Annahme eines anfänglich akkumulierten Wertes von Null in jedem Integrierer. Es ist zu beachten, daß sich ein Muster bildet, das sich alle vier Taktzyklen wiederholt. Wenn der Modulator unter diesen Umständen in einem Frequenz synthesizer verwendet wird, dann werden als ein Ergebnis Strukturstörungen bei den Frequenzen, die 1/4 und 1/2 der Referenzfrequenz des Frequenzsynthesizers betragen, erzeugt.

Tabelle I

Mit Strukturstörungen kann auf verschiedene Art umgegangen werden. Als erstes könnte man einfach die Frequenzsynthese von Frequenzen vermeiden, die erhebliche Strukturstörungen haben. Das Vermeiden der Synthese von bestimmten Frequenzen kann jedoch nur auf Kosten der Systemflexibilität durchge führt werden. Eine zweite Möglichkeit wäre es, den Integrierern Startwerte einzugeben, die dazu tendieren, den Modulatorbetrieb auf Kosten einer willkürlichen Phasen steuerung zufällig zu machen. Eine dritte Möglichkeit ist es, durch Einengen der Bandbreite der Phasenregelschleife des Frequenzsynthesizers alle unterdrückbaren Struktur störungen zu filtern. Diese letzte Möglichkeit jedoch wird auf Kosten der Schaltgeschwindigkeit und des Phasenrauschens ausgeführt.

Die vorliegende Erfindung schafft ein einfaches Verfahren zum Reduzieren von Strukturstörungen. Gemäß der vorliegenden Erfindung werden zwei oder mehr Zahlen (Summanden) ab wechselnd zu dem nicht-ganzzahligen Teilerwert hinzuaddiert, bevor er in die durch-N-teilenden Teilerschaltung mit mehreren Modulatoren eingegeben wird. Z.B. werden in einem besonderen Ausführungsbeispiel der Erfindung die Zahlen 0 und 2 abwechselnd zu dem nicht-ganzzahligen Teilerwert hin zuaddiert. Dies veranlaßt den Begrenzungszyklus der kaskadischen Modulatoren, eine maximale Länge zu haben, und zerstört folglich die Kurzzeitperiodizität, die mit bestim mten nicht-ganzzahligen Teilerwerten, die Strukturstörungen erzeugen, zusammenhängt.

Wenn das Mittel der sich abwechselnden Summanden nicht 0 ist, wird der nicht-ganzzahlige Teilerwert verschoben. Bei dem Ausführungsbeispiel, das oben beschrieben wird, bei dem die Summanden 0 und 2 sind, wird der nicht-ganzzahlige Tei lerwert um 1 verschoben. Wenn eine solche Verschiebung existiert, ist es ebenfalls notwendig, die Verschiebung von dem nicht-ganzzahligen Teilerwert abzuziehen, bevor er in die durch-N-teilende Teilerschaltung mit mehreren Modula toren eingegeben wird.

Ein Unter- und Überlauf des nicht-ganzzahligen Teilerwertes muß ebenfalls angepaßt werden, wenn der Summand hinzugefügt oder die Verschiebung abgezogen wird. Ein Überlauf kann durch Erhöhen des ganzzahligen Teilerwertes um 1 angepaßt werden. Ein Unterlauf kann durch Erniedrigen des ganzzahl igen Teilerwerts um 1 angepaßt werden.

Die Ausführung der Strukturstörungsreduktionstechnik ist einfach. Eine Summiererschaltung, die in Serie mit dem nicht-ganzzahligen Teilerwert-Eingang der durch-N-teilenden Teilerschaltung mit mehreren Modulatoren geschaltet ist, kann verwendet werden, um die Addition von abwechselnden Summanden durchzuführen. Eine abwechselnde Auswahl der Summanden kann durch einen Schalter durchgeführt werden, der mit dem Summierer verbunden ist. Eine zweite Summierer schaltung, die in Serie mit dem nicht-ganzzahligen Teiler wert-Eingang verbunden ist, kann die Subtraktion der Ver schiebung durchführen. Hinzufügen und Wegnehmen des ganz zahligen Teilerwertes kann, um Verschiebungen anzupassen, durch eine dritte Summiererschaltung, die in Serie mit dem ganzzahligen Teiler-Eingang verbunden ist, durchgeführt werden.

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nach folgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer durch-N-teilenden Teiler schaltung mit mehreren Modulatoren nach dem Stand der Technik;

Fig. 2 ein Blockdiagramm einer durch-N-teilenden Teiler schaltung mit mehreren Modulatoren mit einer Strukturstörungsreduktion gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 3 einen Graph des Syntheserauschens, der die Struk turstörungen darstellt, die der durch-N-teilenden Teilerschaltung mit mehreren Modulatoren nach dem Stand der Technik aus Fig. 1 entspricht; und

Fig. 4 einen Graph des Syntheserauschens, der der durch-N- teilenden Teilerschaltung mit mehreren Modulatoren mit Strukturstörungsreduktion aus Fig. 2 ent spricht.

Mit Bezug auf Fig. 1 wird eine durch-N-teilende Teiler schaltung 13 (im nachfolgenden als die Teilerschaltung mit mehreren Modulatoren bezeichnet), wie in dem oben be schriebenen US-Patent Nr. 5,038,117 offenbart, gezeigt. Die durch-N-teilende Teilerschaltung mit mehreren Modulatoren 13 ist primär zur Anwendung in einem Frequenz-Synthesizer vor gesehen. Jedoch ist die Anwendung der durch-N-teilenden Teilerschaltung mit mehreren Modulatoren nicht auf die Fre quenzsynthese beschränkt. In einem Frequenz-Synthesizer mit einer Phasenregelschleifenkonfiguration ist die durch-N- teilende Teilerschaltung mit mehreren Modulatoren häufig zwischen einem abstimmbaren Oszillator und einem Phasenver gleicher geschaltet. Dies erlaubt dem Frequenz-Synthesizer ein Frequenzausgangssignal zu synthetisieren, das eine Frequenz hat, die das Produkt einer Referenzfrequenz und einer rationalen Zahl ist.

Die durch-N-teilende Teilerschaltung mit mehreren Modulato ren 13 ist wirksam, um die Frequenz des Frequenzausgangs signales des abstimmbaren Oszillators durch einen erwünsch ten rationalen Teilerwert zu teilen. Der erwünschte ratio nale Teilerwert hat einen ganzzahligen Abschnitt (N) und einen nicht-ganzzahligen Abschnitt (.F). Die durch-N-teilen de Teilerschaltung mit mehreren Modulatoren 13 umfaßt eine programmierbare Teilerschaltung 14, die das Frequenzaus gangssignal (F_OUT) durch einen ganzzahligen Moduluswert teilt, um eine Zwischenfrequenz (F_I) zu erzeugen. Die pro grammierbare Teilerschaltung 14 ist nur wirksam, um ein Frequenzsignal durch ganzzahlige Zahlen zu teilen, aber der Modulus der programmierbaren Teilerschaltung kann verändert werden. Der ganzzahlige Moduluswert wird durch den Divi sionsrest der Schaltung aus der durch-N-teilenden Teiler schaltung mit mehreren Modulatoren erzeugt und der pro grammierbaren Teilerschaltung über Leitung 18 bereitge stellt. Diese Schaltung kann als eine Modulussteuerungs schaltung der programmierbaren Teilerschaltung angesehen werden.

Der ganzzahlige Moduluswert wird auf der Grundlage von zwei anderen Eingaben an die durch-N-teilende Teilerschaltung 13 mit mehreren Modulatoren erzeugt. Ein ganzzahliger Teiler wert wird am ganzzahligen Teilereingang 19 der durch-N-teil enden Teilerschaltung mit mehreren Modulatoren empfangen. Der ganzzahlige Teilerwert entspricht dem ganzzahligen Ab schnitt des erwünschten rationalen Teilerwerts. Ein nicht ganzzahliger Teilereingang 21 empfängt einen rationalen Teilerwert, der einem nicht-ganzzahligen Abschnitt (.F) ent spricht, der mit zwei Signalen, wie unten beschrieben wird, summiert wird. Ein Summierer 24 erzeugt den ganzzahligen Moduluswert als die Summe des ganzzahligen Teilerwertes und eines Modulussteuerungssignals auf Leitung 26 und gibt den ganzzahligen Moduluswert über Leitung 18 an die programmier bare Teilerschaltung 14 ab. Das Modulussteuerungssignal auf Leitung 26 wird durch einen Summierer 30 als die Summe eines ersten Modulatorausgangssignals auf Leitung 32 und einer be dingten Summe von nachfolgenden Modulatorausgaben auf Leitung 34 gebildet.

Der nicht-ganzzahlige Teilerwert, der am nicht-ganzzahligen Teilereingang 21 empfangen wird, treibt einen ersten Sigma- Delta-Modulator, der als Akkumulator ausgeführt sein kann, der in Fig. 1 als Integrierer dargestellt ist. Der Akkumula tor wird durch ein Taktsignal auf Leitung 40 getaktet. Im allgemeinen wird das Zwischenfrequenzsignal, das durch die programmierbare Teilerschaltung erzeugt wird, als Taktsignal verwendet. Der erste Integrierer 38 akkumuliert den nicht ganzzahligen Teilerwert durch Hinzufügen des nicht-ganz zahligen Teilerwertes zu einem akkumulierten Wert, bei jedem Zyklus des Taktsignals. Der akkumulierte Wert in dem ersten Integrierer übersteigt in periodischen Abständen einen Über laufwert. Woraufhin der erste Integrierer 38 ein erstes Sigma-Delta-Modulatorausgangssignal auf Leitung 32 erzeugt. Die Überlaufschwelle des Integrierers 38 in der darge stellten durch-N-teilenden Teilerschaltung mit mehreren Mo dulatoren 13 ist ein fester Wert. Der Integrierer 38 könnte ebenfalls ausgeführt sein, um einen Eingangsschwellenwert zu empfangen, der das Einstellen der Überlaufschwelle durch einen Anwender erlaubt. Eine solche Ausführung würde jedoch komplexer sein.

Wenn es keinen Überlauf des Integrierers 38 gibt, dann hat das Sigma-Delta-Modulatorausgangssignal auf Leitung 32 einen Wert von 0. Wenn es jedoch einen Überlauf gibt, dann hat das erste Sigma-Delta-Modulatorausgangssignal (Leitung 32) einen Wert von 1. Wie oben beschrieben, ist der ganzzahlige Modu luswert, der durch die Summierer 24, 30 gebildet wird, die Summe der ganzzahligen Teilerwerte, des ersten Modulator ausgangssignals und der bedingten Summe aller nachfolgenden Sigma-Delta-Modulatorenausgaben. Folglich ist der ganzzahli ge Moduluswert durch Ignorieren des Signales der nachfolgen den Modulatoren gleich dem ganzzahligen Teilungswert während der Taktzyklen, während denen es keinen Überlauf des ersten Integrierers 38 gibt und gleich dem ganzzahligen Teilerwert +1, wenn es einen Überlauf gibt. Das Verhältnis von Taktzyklen, bei denen ein erstes Modulatorausgangssignal erzeugt wird, zu den gesamten Taktzyklen ist gleich dem Ver hältnis des nicht-ganzzahligen Teilerwertes zu dem Über laufwert. Dies entspricht dem nicht-ganzzahligen Abschnitt (.F) des erwünschten rationalen Teilerwertes. Folglich ist der durchschnittliche Wert des ganzzahligen Moduluswertes genau gleich dem erwünschten rationalen Teilerwert.

Die durch-N-teilende Teilerschaltung 13 mit mehreren Modu latoren umfaßt ebenfalls eine Serie von Zellen, die in Kaskadenform mit dem ersten Integrierer verbunden sind. Jede Zelle 44 ist bezüglich des Betriebs identisch und umfaßt einen Sigma-Delta-Modulator 50 (ausgeführt als ein Akkumu lator und dargestellt als ein Integrierer), einen Summierer 52 und einen Differenzierer 54. Bei der dargestellten durch- N-teilenden Teilerschaltung mit mehreren Modulatoren sind drei Zellen gezeigt. Jede erwünschte Anzahl von Zellen kann jedoch geschaffen werden. In der letzten Zelle, die einen Integrierer 70 und einen Differenzierer 74 umfaßt, ist ein Summierer weggelassen. Jeder der Integrierer 50, 60, 70 ist als getakteter Akkumulator ausgeführt und mit dem Ausgang des vorhergehenden Integrierers verbunden. Ein Überlaufaus gang jedes Integrierers 50, 60, 70 ist an den Ausgang ihres entsprechenden Zellendifferenzierers 54, 64, 74 gekoppelt.

Der Ausgang jedes Differenzierers wird zu einem Sigma-Del ta-Modulatorausgang der vorhergehenden Zelle durch die Summierer 52, 62 addiert.

Bezugnehmend auf die Zelle 44, wird der Integrierer 50 durch das Taktsignal auf Leitung 40 getaktet. Bei jedem Zyklus des Taktsignals akkumuliert der Integrierer den akkumulierten Wert des vorhergehenden Integrierers, des Integrierers 38. Der Integrierer 50 läuft über, wenn sein akkumulierter Wert einen Überlaufwert überschreitet. Der Überlaufwert des Inte grierers 50 ist bevorzugterweise der gleiche wie der Über laufwert des Integrierers 38. Wenn ein Überlauf auftritt, erzeugt der Integrierer 50 einen positiven Impuls in einem Überlaufsignal auf Leitung 58. Der positive Impuls kann als Änderung des Wertes des Signals auf eine 1 für einen Takt zyklus ausgeführt werden, in dem ein Überlauf ist und auf dem Wert 0 bleiben, wenn kein Überlauf ist.

Das Überlaufsignal des Integrierers 50 ist an den Differen zierer 54 über den Summierer 52 gekoppelt. Der Summierer 52 addiert den Ausgang der nachfolgenden Zelle zu dem Überlauf signal des Integrierers 50. Der Differenzierer 54 diffe renziert diese Summe. Wenn das summierte Signal des Summie rers 52 einen positiven Übergang macht, wenn z. B. der Inte grierer 50 überläuft und einen 0-auf-1-Übergang seines Über laufsignals erzeugt, erzeugt der Differenzierer 54 folglich einen positiven Impuls in seinem Ausgangssignal. Wenn der Wert des summierten Signals in einem nachfolgenden Takt zyklus wieder auf 0 zurückgeht, erzeugt der Differenzierer einen negativen Impuls in seinem Ausgangssignal. Die Ausgabe des Differenzierers 54 ist deshalb ein im Mittel 0-Signal. Dieses Signal wird mit dem ganzzahligen Teilerwert und dem Ausgangssignal des ersten Sigma-Delta-Modulators summiert, um den ganzzahligen Moduluswert zu bilden. Die gewichtete Summe der zusätzlichen Sigma-Delta-Modulatoren 34 schafft eine im Mittel 0-Modulation des ganzzahligen Moduluswertes, um die Schwankungen oder Störungen, die mit der durch-N- teilenden Teilung zusammenhängen, zu reduzieren, ohne den durchschnittlichen Wert des ganzzahligen Moduluswertes zu verändern.

Wie bereits in der Würdigung des Standes der Technik be schrieben, erzeugt diese durch-N-teilende Teilerschaltung mit mehreren Modulatoren Strukturstörungen in einem Fre quenzsynthesizer, wenn sie mit nicht-ganzzahligen Teiler werten verwendet wird, die keine ausreichende Zufälligkeit herbeiführen. Mit Bezug auf Fig. 2 werden gemäß einem be vorzugten Ausführungsbeispiel der vorliegenden Erfindung Strukturstörungen in der durch-N-teilenden Teilerschaltung mit mehreren Modulatoren 13 durch abwechselndes Hinzufügen des Wertes 0 und 2 zu dem nicht-ganzzahligen Teilerwert an dem nicht-ganzzahligen Teilereingang 21 eliminiert.

In Fig. 2 wird die abwechselnde Addition der Werte 0 und 2 zu dem nicht-ganzzahligen Teilerwert durch einen Schalter 80, eine Teile-durch-Zwei-Teilerschaltung 82 und einen Summierer 84 durchgeführt. Der Schalter 80 wählt einen der beiden Werte 0 oder 2 aus. Die Teilerschaltung 82 ist zwi schen die Taktleitung 40 der durch-N-teilenden Teilerschal tung mit mehreren Modulatoren 13 und den Schalter 80 ge schaltet. Der Teiler 82 teilt die Frequenz des Taktsignals um die Hälfte, um ein Schaltsignal zu erzeugen. Das Schalt signal veranlaßt den Schalter 80 zur abwechselnden Auswahl eines, dann des anderen Wertes 0 oder 2 mit halber Taktfre quenz.

Der durch den Schalter 80 ausgewählte Wert wird am Eingang des Summierers 84 empfangen. Der Summierer 84 ist in Serie mit dem nicht-ganzzahligen Teilereingang 21 geschaltet und empfängt den nicht-ganzzahligen Teilerwert an seinem zweiten Eingang. Der Summierer 84 addiert den ausgewählten Wert und den nicht-ganzzahligen Teilerwert und gibt das Ergebnis an den nicht-ganzzahligen Teilereingang 21 ab.

Das abwechselnde Hinzufügen von 0 und 2 zu dem nicht-ganz zahligen Teilerwert schafft eine Verschiebung um 1 an dem nicht-ganzzahligen Teilereingang 21. Die Verschiebung wird im voraus durch einen Summierer 90, der in Serie mit dem Summierer 84 mit dem nicht-ganzzahligen Teilereingang ver bunden ist, kompensiert. Der Summierer 90 subtrahiert die Verschiebung um 1 von dem nicht-ganzzahligen Teilerwert derart, daß der Durchschnittswert am nicht-ganzzahligen Teilereingang 21 gleich dem nicht-ganzzahligen Teilerwert ist.

Bei einigen nicht-ganzzahligen Teilerwerten kann die Addi tion, die durch den Summierer 84 durchgeführt wird, zu einer Überlaufbedingung führen, bei der die Summe des nicht-ganz zahligen Teilerwertes und eines der Werte 0 oder 2 den Über laufwert des Integrierers 38 überschreitet. Der Überlauf des nicht-ganzzahligen Teilerwertes wird durch Erzeugung eines Überlaufsignals auf Leitung 94 angepaßt, die einen Wert von 1 hat, wenn eine Überlaufbedingung existiert und einen Wert von 0 hat, wenn es keinen Überlauf gibt. Ein Summierer 96, der in Serie mit dem ganzzahligen Teilereingang 19 geschal tet ist, addiert das Überlaufsignal, das durch den Summierer 84 erzeugt wird, auf den ganzzahligen Teilerwert.

Bei einigen nicht-ganzzahligen Teilerwerten, kann die Sub traktion, die durch den Summierer 90 durchgeführt wird, zu einer Unterlaufbedingung führen, wenn der nicht-ganzzahlige Teilerwert minus dem Verschiebungswert kleiner als 0 ist. Um den Unterlauf anzupassen, erzeugt der Summierer 90 ein Unterlaufsignal auf Leitung 100 mit einem Wert von 1, wenn eine Unterlaufbedingung existiert und einem Wert von 0, wenn es keinen Unterlauf gibt. Dieses Unterlaufsignal wird von dem ganzzahligen Teilerwert durch den Summierer 96 subtrahiert.

Bei alternativen Ausführungsbeispielen der vorliegenden Er findung kann ein unterschiedlicher Satz Werte durch den Schalter 80 ausgewählt werden, um zu dem nicht-ganzzahligen Teilerwert im Summierer 84 hinzuaddiert zu werden. Z. B. können die Werte -1 und +1 verwendet werden. In einem solchen Fall gibt es keine Verschiebung des erzeugten nicht ganzzahligen Teilerwertes. Nachdem die Addition von -1 zu dem nicht-ganzzahligen Teilerwert im Summierer 84 jedoch in einem Unterlauf resultieren könnte, muß eine geeignete Unterlaufkompensation vorgesehen sein. Ein geeignetes System ist in dem Schaltungsausschnitt in Fig. 2 A gezeigt. Bei dieser Anordnung wird der nicht-ganzzahlige Teilerwert direkt in einen Summierer 84a (es besteht keine Notwendig keit zur Kompensation einer Verschiebung durch Subtraktion, wie durch Block 90 in Fig. 2) eingegeben. Der Summierer 84a hat einen Überlaufausgang, 94 wie in Fig. 2, hat aber zu sätzlich einen Unterlaufausgang 100a. Letzterer schafft ein Ausgangssignal, wenn z. B. ein nicht-ganzzahliger Teilerwert von 0 mit einem Wert von -1 vom Schalter 80 summiert wird. Die Überlauf- und Unterlaufsignale auf Leitungen 94 und 100a werden mit dem ganzzahligen Teilerwerteingang im Summierer 96 verbunden, wie in Fig. 2.

Es ist zu erkennen, daß durchaus andere Sätze von abwech selnden Werten verwendet werden können, einschl. eines Satzes von mehr als zwei ausgewählten Zahlen in Folge. Eine pseudo-zufällige Folge wurde ebenfalls erfolgreich ausge führt. Jegliche Verschiebung, die durch solche anderen Sätze von Werten verursacht wird, würde durch den Summierer 90 subtrahiert werden müssen und der Überlauf und der Unterlauf würde durch den Summierer 96 angepaßt werden müssen.

Das Störungsreduktionssystem der vorliegenden Erfindung kann durch Verwendung externer Hardware, die mit einer durch-N- teilenden Teilerschaltung 13 mit mehreren Modulatoren ver bunden ist, ausgeführt werden. Die Störungsreduktionshard ware könnte ebenfalls in der durch-N-teilenden Teilerschal tung 13 in einer einzelnen integrierten Schaltung eingebaut sein. Das bevorzugte Ausführungsbeispiel führt jedoch min destens einen Abschnitt der Störungsreduktionsfunktionali tät, die durch die Schaltungsblöcke aus Fig. 2 gezeigt sind, softwaremäßig aus, und nicht hardwaremäßig. Im besonderen werden der Summierer 90 und der Abschnitt des Summierers 96, der das Unterlaufsignal auf Leitung 100 mit dem ganzzahligen Teilerwert N verbindet, bevorzugterweise durch Software routinen ausgeführt, die die Summierungsfunktionen, die in Fig. 2 dargestellt sind, ausführen. Entsprechend sollte es bei der Auslegung der Patentansprüche verstanden werden, daß Elemente, die wörtlich als Hardwarekomponenten beschrieben sind, deren Software-Gegenstücke einzuschließen.

Fig. 3 ist ein Graph des Syntheserauschens (Linie 108), das durch einen Frequenz-Synthesizer erzeugt wird, der eine durch-N-teilende Teilerschaltung mit mehreren Moduluswerten verwendet, wie z. B. die in Fig. 1 gezeigte, ohne eine Störungsreduktionsschaltung. Ein nicht-ganzzahliger Teiler wert entsprechend der Teilung 1/64 wurde verwendet. Die Linie 110 ist das erwartete Syntheserauschen des Frequenz- Synthesizers bei Verwendung einer idealen Teilerschaltung. Das Syntheserauschen 108 hat zahlreiche Strukturstörungen 112 mit signifikanter Amplitude.

Man vergleiche dies mit Fig. 4, die einen Graphen des Syn theserauschens 114 zeigt, das durch einen Frequenz-Synthe sizer erzeugt wurde, der eine durch-N-teilende Teiler schaltung mit mehreren Modulatoren mit Störungsreduktions schaltung gemäß dem bevorzugten Ausführungsbeispiel der vor liegenden Erfindung verwendet. Der gleiche nicht-ganzzahlige Teilerwert wurde verwendet. Die Strukturstörungen 112 wurden in den meisten Fällen eliminiert. Mit der Störungsreduk tionstechnik der vorliegenden Erfindung nähert sich das Syn theserauschen 114 einer durch-N-teilenden Teilerschaltung mit mehreren Modulatoren näher an das Syntheserauschen 110 einer idealen Teilerschaltung an.

Claims

1. Verfahren zur Reduzierung struktureller Störungen in einem durch-N-teilenden System (13) mit mehreren Modu latoren, wobei das System einen nicht-ganzzahligen Tei lereingang (21) zum Empfangen eines nicht-ganzzahligen Teilerwertes und einen ganzzahligen Teilereingang (19) zum Empfangen eines ganzzahligen Teilerwertes hat, ge kennzeichnet durch folgende Schritte:
abwechselndes Auswählen (80) eines Wertes aus mindestens einem ersten und einem zweiten, sich abwechselnden Wert;
Addieren (84) des sich abwechselnden Wertes zu dem nicht-ganzzahligen Teilerwert;
Addieren von +1 (94, 96) zu dem ganzzahligen Teilerwert, wenn die Summe des sich abwechselnden Wertes plus des nicht-ganzzahligen Teilerwertes einen Überlaufwert über schreitet; und
Addieren von -1 (96, 100a) zu dem ganzzahligen Teiler wert, wenn die Summe des sich abwechselnden Wertes plus des nicht-ganzzahligen Teilerwertes kleiner ist als 0.

2. Verfahren nach Anspruch 1, gekennzeichnet durch
Abziehen (90) eines Verschiebungswertes, der gleich dem Durchschnitt des sich abwechselnden Wertes ist, von dem nicht-ganzzahligen Teilerwert; und
Addieren von -1 (199a, 96) zu dem ganzzahligen Teiler wert, wenn der nicht-ganzzahlige Teilerwert minus dem Verschiebungswert kleiner ist als 0.

3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch abwechselndes Auswählen (80, 82) der Werte mit einer Rate, die kleiner als oder gleich einer Taktrate der durch-N-teilenden Teilerschaltung (13) mit mehreren Modulatoren ist.

4. Durch-N-teilende Teilerschaltung (13) mit mehreren Modu latoren, gekennzeichnet durch folgende Merkmale:
einen nicht-ganzzahligen Teilereingang (21) zum Empfan gen eines nicht-ganzzahligen Teilerwertes;
einen ganzzahligen Teilereingang (19) zum Empfangen eines ganzzahligen Teilerwertes;
einen Integrierer (38), der mit dem nicht-ganzzahligen Teilereingang verbunden ist, zum Akkumulieren des nicht-ganzzahligen Teilerwertes und zum Erzeugen eines Integrierer-Überlaufsignals (32), wenn ein Überlaufwert überschritten ist;
mindestens einen Modulator (44), der mit dem Integrierer in Kaskadenform gekoppelt ist, zum Erzeugen eines Modu latorsignales (34);
eine programmierbare Teilerschaltung (14) zum Teilen eines ersten Frequenzsignals durch einen Moduluswert, der mindestens gleich der Summe des ganzzahligen Teiler wertes, des Integrierer-Überlaufsignals und des Modula torsignals ist, um ein zweites Frequenzsignal zu bilden; und
eine erste Summierungseinrichtung (80-84), die seriell mit dem nicht-ganzzahligen Teilereingang verbunden ist, zum Addieren eines sich ändernden Wertes zu dem nicht ganzzahligen Teilerwert an dem nicht-ganzzahligen Teilereingang.

5. Durch-N-teilende Teilerschaltung mit mehreren Modulatoren nach Anspruch 4, dadurch gekennzeichnet, daß die erste Summierungseinrichtung (80-84) eine Ein richtung (80, 82) zum wiederholten und abwechselnden Addieren eines ersten abwechselnden Wertes und dann eines zweiten abwechselnden Wertes zu dem nicht-ganz zahligen Teilerwert am nicht-ganzzahligen Teilereingang (21) einschließt.

6. Durch-N-teilende Teilerschaltung mit mehreren Modulato ren nach Anspruch 5, dadurch gekennzeichnet,
daß die erste Summierungseinrichtung (80-84) folgende Merkmale aufweist:
einen ersten Addierer (84), der seriell mit dem nicht ganzzahligen Teilereingang (21) der durch-N-teilenden Teilerschaltung (13) mit mehreren Modulatoren verbunden ist, wobei der erste Addierer einen ersten und einen zweiten Eingang und einen Summenausgang (21) hat, wobei der erste Addierer wirksam ist, um den nicht-ganzzahli gen Teilerwert an dem ersten Eingang und einen sich ab wechselnden Wert an dem zweiten Eingang zu empfangen und am Summenausgang den nicht-ganzzahligen Teilerwert summiert mit dem sich wechselnden Wert auszugeben; und
eine Schaltereinrichtung (80), die mit dem zweiten Ein gang des ersten Addierers verbunden ist und wirksam ist, um wiederholt und abwechselnd in Synchronisation mit einem Schaltsignal (82) den ersten, dann den zweiten sich abwechselnden Wert als den sich abwechselnden Wert auszuwählen.

7. Durch-N-teilende Teilerschaltung mit mehreren Modulato ren nach Anspruch 6, dadurch gekennzeichnet, daß der erste Addierer (84) einen Überlaufausgang (94) hat und wirksam ist, um an dem Überlaufausgang ein Summenüberlaufsignal zu erzeugen, wenn die Summe des nicht-ganzzahligen Teilerwertes und des sich ab wechselnden Wertes den Überlaufwert überschreiten.

8. Durch-N-teilende Teilerschaltung mit mehreren Modula toren nach Anspruch 7, gekennzeichnet durch eine zweite Summierungseinrichtung (24, 30, 96), die mit der ersten Summierungseinrichtung (84), dem Modulator (44) und der programmierbaren Teilerschaltung (14) ge koppelt ist, zum Summieren des ganzzahligen Teilerwer tes, des Summierungsüberlaufsignales (94), des Inte griererüberlaufsignals (32) und des Modulatorsignals (34), um den Moduluswert zu bilden.

9. Durch-N-teilende Teilerschaltung mit mehreren Modula toren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der erste Addierer (84a) einen Unterlaufausgang (100a) hat und wirksam ist, um an dem Unterlaufausgang ein Summenunterlaufsignal zu erzeugen, wenn die Summe des nicht-ganzzahligen Teilerwertes und des sich ab wechselnden Wertes kleiner ist als 0.

10. Durch-N-teilende Teilerschaltung mit mehreren Modulato ren nach einem der Ansprüche 6 bis 9, gekennzeichnet durch eine Taktteilerschaltung (82), die mit der Schalterein richtung (80) und einer Taktleitung (40) der durch-N- teilenden Teilerschaltung mit mehreren Modulatoren ver bunden ist, um das Schaltsignal mit einer Frequenz zu erzeugen, die gleich eines Teiles der Frequenz eines Taktsignals auf der Taktleitung ist.