CN102210103A - 利用σ-δ调制器控制的分频器进行的频率变换 - Google Patents

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Abstract

一种基于锁相环(PLL)的频率变换器提供了用参考路径内的∑-Δ调制器(SDM)增强的分频器。PLL被设置为全数字PLL并且包括bang-bang相位频率检测器、数字环路滤波器和数字控制的振荡器。频率变换器位于用于分频的参考时钟路径内或者位于用于倍频的PLL反馈回路路径内。SDM生成被设定为具有已知随机性质的可预测噪声特性，能够被用于平滑bang-bang相位频率检测器内的任何不连续。SDM的可预测噪声可以生成消除任何硬性不连续的抖动延迟。这样就允许设计出基于bang-bang相位频率检测器的数字PLL。

Description

利用Σ-Δ调制器控制的分频器进行的频率变换
相关申请的交叉引用
本申请是2009年2月13日提交的、申请号为12/371,262的美国专利申请的继续申请并要求其优先权，通过引用将其中的全部内容明确地并入本文。
背景技术
无论是用于分频还是倍频的频率变换电路通常都包括锁相环(PLL)模块。PLL可以包括相位频率检测器(PFD)和可调节的时钟源。PFD可以采用参考信号并将其与可调节的时钟信号相比较以形成调节信号。目前已存在提供数字PLL用于频率变换的解决方案，但是这些解决方案都是功率和面积密集的。一个示例包括具有模拟-数字转换器(ADC)和/或模拟环路滤波器的常规PFD。Bang-Bang PFD(BBPFD)(开关式相位频率检测器)也是本领域内已知的，但是会在输出中造成“硬性的”不连续。因此BBPFD主要用在串行-解串行(SERDES)接收器应用中使用，其中输入信号中存在的大量噪声可以被用于平滑相位的不连续。
因此，在本领域内需要低功率、小面积的数字频率变换器并且特别是需要能够实现大范围转换比的变换器。
附图说明
图1是根据本发明一个实施例的频率变换器的框图。
图2是根据本发明另一个实施例的频率变换器的框图。
图3是根据本发明又一个实施例的一种PFD判决图。
图4是根据本发明另一个实施例的另一PFD判决图。
具体实施方式
本发明的示例性实施例介绍了使用BBPFD和数字环路滤波器的数字PLL设计，其允许更小面积的设计和更小的功耗。为了克服BBPFD中任何“硬性的”不连续，将数字PLL与∑-Δ调制器(SDM)控制的可变分频器耦合。SDM可以提供小数分频/倍频比并且可以引入具有已知随机性质的噪声源来平滑BBPFD的不连续。用这种方式，数字PLL可被构造为不再具有现有解决方案中的缺点，例如基于ADC的设计中的大的面积需求和强功耗。
本发明的实施例提供了一种基于数字PLL的频率变换器，其中在参考路径中用∑-Δ调制器(SDM)来增强整数分频或倍频。整数分频器和SDM的组合得到了N+F/M分频的小数分频器，其中N是分频的整数部分，而F/M是分频的小数部分，M表示小数的模。该系统可以包括Bang-Bang PFD(BBPFD)，BBPFD是数字PFD并且可以被包括在数字PLL内。PLL还可以包括数字环路滤波器以及数字控制的晶体振荡器(DCXO)。BBPFD可以接收变换的频率信号(例如分频器的输出)和DCXO输出(例如PLL的输出)。这样BBPFD即可就两种输入波的相位对准做出二进制判断，并向DCXO提供调节信号。PLL具有的带宽是对于追踪输入时钟和抖动(例如噪声)的能力的量度。PLL的闭环增益频率决定了PLL的带宽。在与BBPFD一起使用时，SDM提供了可预测的噪声特性，这可以被用于确定PLL的带宽。
图1示出了根据本发明的一个实施例的分频器100的框图。如图所示，具有频率fREF的输入时钟信号可以通过整数分频器112和∑-Δ调制器114被分频减小为具有频率fDIV的中间时钟信号。中间时钟信号fDIV可以是BBPFD 132的输入。具有频率fOUT的输出时钟可以被反馈作为BBPFD 132的第二输入。BBPFD 132可以比较两种输入信号之间的相位差并且可以输出表示该相位差的控制信号。控制信号可以是数字环路滤波器134的输入。环路滤波器134可以根据来自环路滤波器134的经过滤波的相位比较来调节DCXO频率。
在操作期间，中间时钟信号fDIV的平均频率等于参考频率fREF除以分频器112施加的分频比，分频器112由∑-Δ调制器114控制。分频比函数的一个示例是(N+F/M)，其中N是分频的整数部分，而F/M是小数部分。尽管分频器110能够在平均意义上实现非整数的分频比，但是瞬时分频比可能并不满足N+F/M的分频比。因此，SDM 114可以向整数分频器112输出连续可变的配置改变，其使得整数分频器112改变其瞬时分频比。这样做就给中间时钟信号内引入的边沿增加了可预测的噪声特性。
在操作期间，BBPFD 132可以生成表示在节点N1.2和N1.3处输入的时钟信号内观测到的相位差的输出信号。由于分频器110连续可变的重新配置，中间时钟信号(节点N1.2)中的时钟边沿将不会以精确、规则的间隔出现。相反，它们会以通常规则但是具有伪随机偏移量的间隔出现。在存在这种抖动的情况下，有效的BBPFD增益可以取决于抖动的相位噪声的综合的均方根(RMS)。来自BBPFD132的相位判决也可以包括抖动效应，这种抖动效应在由环路滤波器134滤波时使PLL 130的响应减慢。另外，PLL的带宽与SDM的调制速率相比将会是非常小的，导致即使是用低阶SDM和环路滤波器也会大大减弱SDM抖动。
与示出了不具有抖动的操作的示例的图2相比，可以在图3中看到从SDM应用抖动的操作示例和有利效果。图2示出了持续的不连续，其中参考信号比输入信号超前若干个时间单位，其在长度上基本是固定的并且各波形之间是恒定不变的(例如在每一个波的边沿处明显的)。BBPFD是二进制电路，其将一个波形的边沿与另一个波形的边沿相比较，并且输出信号以表示参考信号是超前于还是滞后于输入信号。如图2中所示，正是由于不连续保持存在，所以来自于BBPFD的相同的输出信号也保持存在(例如+1表示参考信号超前于输入信号)。BBPFD不测量不连续的幅值，而只是给出不连续的二进制定性。在此，不连续产生了+1的恒定“超前”信号。例如，这可以是二进制电路上的高信号或者可以被定义为相同或不同的二进制电路上的低信号。可以以本发明的示例性实施例实现任何数字状态的设备。
图3示出了通过引入并考虑已知的噪声信号来使用抖动延迟的示例性实施例的一种示例性示图。这种已知的抖动可以被并入输入信号内以造成具有已知随机性质的随机延迟。图3中得到的判决不再是均匀的。参考信号的第一个上升沿和第一个下降沿可以超前于抖动的输入信号并且生成“+1”。但是，第二个上升沿和第三个上升沿则滞后于输入信号并且生成“-1”。这些都是说明性的表示。实际的BBPFD可以是单个位的控制输出，其中高电压表示“+1”，而低电压表示“-1”。在信号间差异小于BBPFD测量差异的能力时，BBPFD可以根据一定的规则、逻辑或者仅根据随机发生来输出“+1”或“-1”。这些可能的“错误”并不重要，因为它们与测量的偏移量数量相比是微不足道的，并且会随着时间而被统计地平均掉。通过获知由SDM引入的抖动的随机性质，可以将其用于改进变换信号的结果。每一个时钟边沿都可以在输入信号上具有随机和不可预测的延迟，但是总体上在进行了足够的计算之后，就可以达到期望值。
图4表示本发明的另一个示例性实施例。在该图中，分频器410位于数字PLL 430的反馈路径内，并且因此被设置为倍频器。在图4中，分频器410接收DCXO 436的输出作为参考时钟信号。BBPFD随后将410的分频输出与参考时钟信号N4.1相比较。分频输出N4.2是由∑-Δ调制器控制的整数分频器的函数。SDM可以连续地改变引入了抖动的整数分频器的配置。例如，整数分频器的每一种SDM控制配置都可以生成信号N4.2，信号N4.2与N4.1乘以(N+F/M)的期望输出频率(例如N4.3)相比有小程度的偏离，但是考虑大量的时钟周期的话可平均到期望的输出频率。已知该抖动的随机性质可以在期望频率处生成抖动输出并避免BBPFD中任何持续的不连续。基于BBPFD的PLL的操作可以通过SDM产生的抖动效应加以平滑。
在PLL内使用BBPFD使得能够设计出纯数字的PLL，而不再具有现有技术的设计中伴随的大的功耗。在这些设计中，不需要时间-数字转换器，也不需要任何其他的模拟-数字转换器。可以使用2型数字环路滤波器，例如既包括比例运算又包括积分运算的环路滤波器。DCXO的晶体频率可以产生模拟信号，但是可以将该信号模型化为数字模块以建立纯数字PLL。DCXO晶体谐振器可以是表现出机械惯性的电子机械设备，该机械惯性基本上与电学延迟时间相当。这可以被模型化为带宽是Fosc除以Q的单极模拟滤波器，并且被置于振荡器模型的控制路径内。DCXO晶体谐振器是表现出机械惯性与电学延迟时间相当的电子机械设备。这可以被模型化为被置于振荡器模型控制路径内的带宽是Fosc/Q的单极模拟滤波器。
本文中详细图示并介绍了本发明的若干实施例。但是，应该理解通过上述教导并且在所附权利要求的范围内可以涵盖本发明的修改和变形而并不背离本发明的实质和保护范围。

Claims (15)

1.一种用于对参考时钟信号进行频率变换的频率变换器，包括：
可变分频器，具有用于输入时钟信号的输入和用于分频的时钟信号的输出，所述分频器的分频比是连续可变的，并且因此向所分频的时钟信号的边沿引入可预测的噪声特性；
数字锁相环PLL，具有用于输出时钟信号的输出，所述PLL包括：
二进制的相位频率检测器PFD，其具有用于分频的时钟信号的输入和用于比较时钟信号的输入，
数字环路滤波器，具有耦合至PFD输出的输入，以及
数字控制的晶体振荡器DCXO，具有耦合至数字环路滤波器输出的输入和用于输出时钟信号的输出。
2.如权利要求1所述的频率变换器，其中所述二进制PFD是Bang-Bang PFD。
3.如权利要求1所述的频率变换器，其中所述可变分频器的输入时钟信号被连接至参考时钟信号，并且比较时钟信号输入被连接至输出时钟信号。
4.如权利要求1所述的频率变换器，其中所述可变分频器的输入时钟信号被连接至输出时钟信号，并且比较时钟信号输入被连接至参考时钟信号。
5.如权利要求1所述的频率变换器，其中所述可变分频器包括分频比输入。
6.如权利要求5所述的频率变换器，其中所述分频比输入被连接至∑-Δ调制器的输出。
7.如权利要求6所述的频率变换器，其中所述∑-Δ调制器包括用于控制参数NA、FA、MA的输入，其中所述∑-Δ调制器被设置用于使所述可变分频器根据以下比执行频率变换：
f = f IN N A + F A M A , 其中
fIN是输入时钟信号的频率。
8.如权利要求1所述的频率变换器，其中所述数字环路滤波器是既包括比例运算又包括积分运算的2型滤波器。
9.一种用于对输入时钟信号进行频率变换的分频器，包括：
可变分频器，具有用于输入时钟信号的输入和用于分频的时钟信号的输出，所述分频器的分频比是连续可变的，并且因此向分频的时钟信号的边沿引入可预测的噪声特性；
数字锁相环PLL，具有用于输出时钟信号的输出，所述PLL包括：
二进制的相位频率检测器PFD，具有用于分频的时钟信号的输入和用于所述输出时钟信号的输入，
数字环路滤波器，具有耦合至PFD输出的输入，以及
数字控制的晶体振荡器DCXO，具有耦合至数字环路滤波器输出的输入和用于所述输出时钟信号的输出。
10.一种用于对输入时钟信号进行频率变换的倍频器，包括：
数字锁相环PLL，具有用于输出时钟信号的输出，所述PLL包括：
二进制相位频率检测器PFD，具有用于分频的时钟信号的输入和用于输入时钟信号的输入，
数字环路滤波器，具有耦合至PFD输出的输入，以及
数字控制的晶体振荡器DCXO，具有耦合至数字环路滤波器输出的输入和用于输出时钟信号的输出；以及
可变分频器，具有耦合至DCXO输出的输入和用于分频的时钟信号的输出，所述分频器的分频比是连续可变的，并且因此向分频的时钟信号的边沿引入可预测的噪声特性。
11.一种用于对输入时钟信号进行频率变换的频率变换器，包括：
数字锁相环PLL，具有用于输出时钟信号的输出，所述PLL包括：
二进制的相位频率检测器PFD，具有分别耦合至用于输入参考时钟信号的第一信号路径的输入和耦合至用于输出时钟信号的第二信号路径的输入，
数字环路滤波器，具有耦合至PFD输出的输入，以及
数字控制的晶体振荡器DCXO，具有耦合至数字环路滤波器输出的输入和用于所述输出时钟信号的输出；
设置在第一信号路径和第二信号路径之一内的可变分频器，所述分频器的分频比是连续可变的，并且因此向相应信号路径内提供的时钟信号的边沿引入可预测的噪声特性。
12.如权利要求11所述的频率变换器，其中所述可变分频器包括分频比输入。
13.如权利要求12所述的频率变换器，其中所述分频比输入被连接至∑-Δ调制器的输出。
14.如权利要求13所述的频率变换器，其中所述∑-Δ调制器包括三个控制输入：N、F和M。
15.如权利要求14所述的频率变换器，其中所述可变分频器被设置用于通过系数N+F/M来修改输入时钟信号。
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