JP3168620B2 - ディジタル／アナログ変換装置 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
-
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル・オーディ
オ機器の出力段等に用いられるディジタル／アナログ変
換装置に関するものである。
オ機器の出力段等に用いられるディジタル／アナログ変
換装置に関するものである。
【０００２】
【従来の技術】近年において、ノイズシェーパ構成を用
いた１ビットディジタル／アナログ変換（Ｄ／Ａ変換）
システムが多く用いられるようになってきている。この
１ビットＤ／Ａ変換システムの基本構成について、図６
を参照しながら説明する。
いた１ビットディジタル／アナログ変換（Ｄ／Ａ変換）
システムが多く用いられるようになってきている。この
１ビットＤ／Ａ変換システムの基本構成について、図６
を参照しながら説明する。
【０００３】図６において、入力端子２１に供給された
例えばＮ0 ビットのディジタル入力信号Ｄｉは、ディジ
タルフィルタ２２に送られてオーバサンプリング処理さ
れ、例えばＮ1 ビットのデータとなる。このオーバサン
プリング処理されたＮ1 ビットのデータは、ノイズシェ
ーパ２３に送られていわゆるノイズシェーピング処理さ
れ、例えばＮ2 ビット（通常Ｎ2 ＝１〜４ビット）にビ
ット圧縮される。このノイズシェーピング処理により、
低域の量子化ノイズが高い周波数に追いやられて可聴帯
域内のＳ／Ｎ比が改善される。このノイズシェーピング
処理されたＮ2 ビットのデータは、１ビットＤ／Ａ変換
部２４で１ビット（２値）のパルス波に変換される。こ
のＤ／Ａ変換出力は、アナログのローパスフィルタ２５
に送られて、上記パルス波が滑らかなアナログ出力信号
Ａｏとなり、出力端子２６より取り出される。
例えばＮ0 ビットのディジタル入力信号Ｄｉは、ディジ
タルフィルタ２２に送られてオーバサンプリング処理さ
れ、例えばＮ1 ビットのデータとなる。このオーバサン
プリング処理されたＮ1 ビットのデータは、ノイズシェ
ーパ２３に送られていわゆるノイズシェーピング処理さ
れ、例えばＮ2 ビット（通常Ｎ2 ＝１〜４ビット）にビ
ット圧縮される。このノイズシェーピング処理により、
低域の量子化ノイズが高い周波数に追いやられて可聴帯
域内のＳ／Ｎ比が改善される。このノイズシェーピング
処理されたＮ2 ビットのデータは、１ビットＤ／Ａ変換
部２４で１ビット（２値）のパルス波に変換される。こ
のＤ／Ａ変換出力は、アナログのローパスフィルタ２５
に送られて、上記パルス波が滑らかなアナログ出力信号
Ａｏとなり、出力端子２６より取り出される。
【０００４】ここで、このようなノイズシェーパ構成を
用いたＤ／Ａ変換システムにおいては、微小レベルの入
力信号に対して固定パターンを発生させないために、上
記ノイズシェーパ２３の入力側でディザ（疑似雑音）注
入を行っている。すなわち、図６において、オーバサン
プリング用のディジタルフィルタ２２とノイズシェーパ
２３との間には加算器２７が挿入接続されており、この
加算器２７にはディザ発生器２８からのディザが送られ
ている。これにより、ディジタルフィルタ２２からの出
力信号にディザ発生器２８からのディザが加算されてノ
イズシェーパ２３に供給されるから、入力信号が微小レ
ベルのときの出力信号中での固定パターン発生が防止さ
れる。
用いたＤ／Ａ変換システムにおいては、微小レベルの入
力信号に対して固定パターンを発生させないために、上
記ノイズシェーパ２３の入力側でディザ（疑似雑音）注
入を行っている。すなわち、図６において、オーバサン
プリング用のディジタルフィルタ２２とノイズシェーパ
２３との間には加算器２７が挿入接続されており、この
加算器２７にはディザ発生器２８からのディザが送られ
ている。これにより、ディジタルフィルタ２２からの出
力信号にディザ発生器２８からのディザが加算されてノ
イズシェーパ２３に供給されるから、入力信号が微小レ
ベルのときの出力信号中での固定パターン発生が防止さ
れる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のＤ／Ａ変換装置においては、入力信号Ｄｉがミュー
トされて０データになっても、ノイズシェーパ２３には
ディザが入力される。そのため、ノイズシェーパ２３の
出力は０データにならず、ディザの周波数成分を持った
ものとなり、その結果、１ビットＤ／Ａ変換部２４の出
力信号も同様の成分を持ったものとなる。従って、１ビ
ットＤ／Ａ変換部２４からの出力パルス波形は、長期的
に平均をとってみると０となっているものの、常に０に
相当する波形、すなわちデューティ５０％の波形にはな
っていない。このため、デューティ５０％に固定されて
いる場合に比べてノイズが増大してＳ／Ｎ比が劣化する
という問題があった。
成のＤ／Ａ変換装置においては、入力信号Ｄｉがミュー
トされて０データになっても、ノイズシェーパ２３には
ディザが入力される。そのため、ノイズシェーパ２３の
出力は０データにならず、ディザの周波数成分を持った
ものとなり、その結果、１ビットＤ／Ａ変換部２４の出
力信号も同様の成分を持ったものとなる。従って、１ビ
ットＤ／Ａ変換部２４からの出力パルス波形は、長期的
に平均をとってみると０となっているものの、常に０に
相当する波形、すなわちデューティ５０％の波形にはな
っていない。このため、デューティ５０％に固定されて
いる場合に比べてノイズが増大してＳ／Ｎ比が劣化する
という問題があった。
【０００６】この問題の解決策として、入力信号Ｄｉが
ミュートされたとき１ビットＤ／Ａ変換部２４からの出
力パルス波形をデューティ５０％に固定することが考え
られる。ところが、このデューティ５０％に固定する場
合において、その過渡的な応答部分等でスパイク状ノイ
ズが発生してしまい、上記問題の解決策としては不十分
であった。
ミュートされたとき１ビットＤ／Ａ変換部２４からの出
力パルス波形をデューティ５０％に固定することが考え
られる。ところが、このデューティ５０％に固定する場
合において、その過渡的な応答部分等でスパイク状ノイ
ズが発生してしまい、上記問題の解決策としては不十分
であった。
【０００７】本発明は、以上の点を解決したＤ／Ａ変換
（ディジタル／アナログ変換）装置を提供することを目
的とするものであり、ノイズシェーパ構成を用いた１ビ
ットＤ／Ａ変換装置において、ノイズシェーパの入力側
にディザを注入し、入力レベルが０となったときに１ビ
ットＤ／Ａ変換部の出力パルスのデューティを５０％に
固定すると共に、過渡的に発生するノイズを有効に防止
し得るようなＤ／Ａ変換装置の提供を目的としている。
（ディジタル／アナログ変換）装置を提供することを目
的とするものであり、ノイズシェーパ構成を用いた１ビ
ットＤ／Ａ変換装置において、ノイズシェーパの入力側
にディザを注入し、入力レベルが０となったときに１ビ
ットＤ／Ａ変換部の出力パルスのデューティを５０％に
固定すると共に、過渡的に発生するノイズを有効に防止
し得るようなＤ／Ａ変換装置の提供を目的としている。
【０００８】
【課題を解決するための手段】本発明に係るディジタル
／アナログ変換装置は、ディザを発生するディザ発生手
段と、ディジタル入力信号に上記ディザ発生手段から発
生したディザを加算する第１の加算手段と、上記第１の
加算手段からの加算出力に帰還出力を加算する第２の加
算手段と、上記第２の加算手段からの加算出力に対して
量子化を施す量子化手段と、上記量子化手段の入力信号
と出力信号の差分をとって量子化ノイズを抽出するノイ
ズ抽出手段と、上記ノイズ抽出手段にて抽出した量子化
ノイズに所定の伝達特性を施し上記第２の加算手段に上
記帰還出力として帰還する帰還手段と、上記量子化手段
の出力信号を減衰する減衰手段と、上記減衰手段からの
ディジタル出力信号をアナログ信号に変換するディジタ
ル／アナログ変換手段とを備えたディジタル／アナログ
変換装置であって、上記ディジタル入力信号をミュート
処理する際に上記ディザ発生手段にて発生するディザの
直流成分を緩やかに低下させることにより、上述の課題
を解決する。また、本発明に係るディジタル／アナログ
変換装置は、ディザを発生するディザ発生手段と、ディ
ジタル入力信号に上記ディザ発生手段から発生したディ
ザを加算する第１の加算手段と、上記第１の加算手段か
らの加算出力に帰還出力を加算する第２の加算手段と、
上記第２の加算手段からの加算出力に対して量子化を施
す量子化手段と、上記量子化手段の入力信号と出力信号
の差分をとって量子化ノイズを抽出するノイズ抽出手段
と、上記ノイズ抽出手段にて抽出した量子化ノイズに所
定の伝達特性を施し上記第２の加算手段に上記帰還出力
として帰還する帰還手段と、上記量子化手段の出力信号
を減衰する減衰手段と、上記減衰手段からのディジタル
出力信号をアナログ信号に変換するディジタル／アナロ
グ変換手段とを備えたディジタル／アナログ変換装置で
あって、上記ディジタル入力信号をミュート処理する際
に上記量子化手段の量子化ステップ幅と上記減衰手段の
減衰係数とを可変に制御することにより、上述の課題を
解決する。
／アナログ変換装置は、ディザを発生するディザ発生手
段と、ディジタル入力信号に上記ディザ発生手段から発
生したディザを加算する第１の加算手段と、上記第１の
加算手段からの加算出力に帰還出力を加算する第２の加
算手段と、上記第２の加算手段からの加算出力に対して
量子化を施す量子化手段と、上記量子化手段の入力信号
と出力信号の差分をとって量子化ノイズを抽出するノイ
ズ抽出手段と、上記ノイズ抽出手段にて抽出した量子化
ノイズに所定の伝達特性を施し上記第２の加算手段に上
記帰還出力として帰還する帰還手段と、上記量子化手段
の出力信号を減衰する減衰手段と、上記減衰手段からの
ディジタル出力信号をアナログ信号に変換するディジタ
ル／アナログ変換手段とを備えたディジタル／アナログ
変換装置であって、上記ディジタル入力信号をミュート
処理する際に上記ディザ発生手段にて発生するディザの
直流成分を緩やかに低下させることにより、上述の課題
を解決する。また、本発明に係るディジタル／アナログ
変換装置は、ディザを発生するディザ発生手段と、ディ
ジタル入力信号に上記ディザ発生手段から発生したディ
ザを加算する第１の加算手段と、上記第１の加算手段か
らの加算出力に帰還出力を加算する第２の加算手段と、
上記第２の加算手段からの加算出力に対して量子化を施
す量子化手段と、上記量子化手段の入力信号と出力信号
の差分をとって量子化ノイズを抽出するノイズ抽出手段
と、上記ノイズ抽出手段にて抽出した量子化ノイズに所
定の伝達特性を施し上記第２の加算手段に上記帰還出力
として帰還する帰還手段と、上記量子化手段の出力信号
を減衰する減衰手段と、上記減衰手段からのディジタル
出力信号をアナログ信号に変換するディジタル／アナロ
グ変換手段とを備えたディジタル／アナログ変換装置で
あって、上記ディジタル入力信号をミュート処理する際
に上記量子化手段の量子化ステップ幅と上記減衰手段の
減衰係数とを可変に制御することにより、上述の課題を
解決する。
【０００９】ここで、上記第２の加算手段、量子化手
段、ノイズ抽出手段及び帰還手段は、上記第１の加算手
段からの加算出力に対してノイズシェーピングを施すい
わゆるノイズシェーパであり、上記減衰手段は、上記デ
ィジタル入力信号のレベルが０となるとき、上記ノイズ
シェーパ内の量子化手段の量子化ステップ幅を広げてゆ
くと共に、該ステップ幅がｋ倍のとき上記ディジタル／
アナログ変換部への入力を実質的に１／ｋ倍に減衰する
制御手段とも考えられる。この場合、上記ノイズシェー
パは、入力されたディジタル信号を再量子化する量子化
手段での量子化ノイズを、所定の伝達関数の帰還回路を
介して入力側に負帰還する構成を有しており、この量子
化手段の量子化ステップ幅、すなわち量子化閾値及び量
子化出力値が徐々に大きくなるように、上記制御手段に
より制御される。また上記ディザとして、例えば直流成
分と交流成分とを含むものを想定するとき、上記制御回
路は、ディジタル入力信号のレベルが０となるときに、
先ず直流成分を緩やかに低下（ミュート）させ、次に交
流成分を徐々に減衰させると共に上記量子化ステップ幅
を広げてゆく。この交流成分の減衰は、ディザ注入側で
行ってもよいが、上記量子化手段の出力側に減衰手段を
配置して、量子化ステップ幅がｋ倍のときに１／ｋ倍に
減衰するように制御するのが好ましい。この場合、ｋを
２のべき乗値（ｋ＝２n 、ｎは整数）とすれば、単にビ
ットシフトで済むため、路構成の簡素化が図れる。上記
量子化ステップ幅を切り換えるタイミングは、上記ディ
ザの交流成分が０となるポイントが好ましい。さらに、
上記ディジタル／アナログ変換部に１ビットＤ／Ａ変換
部を用いる場合に、量子化ステップ幅が広がり、上記減
衰が大きくなって、上記ノイズシェーパからの出力が連
続して所定サンプル（例えば４サンプル）以上０とな
り、上記ディザの交流成分が０となるポイントにて、該
１ビットＤ／Ａ変換部の出力パルス波形のデューティを
５０％に固定するように、上記制御手段にて制御させる
ことが好ましい。
段、ノイズ抽出手段及び帰還手段は、上記第１の加算手
段からの加算出力に対してノイズシェーピングを施すい
わゆるノイズシェーパであり、上記減衰手段は、上記デ
ィジタル入力信号のレベルが０となるとき、上記ノイズ
シェーパ内の量子化手段の量子化ステップ幅を広げてゆ
くと共に、該ステップ幅がｋ倍のとき上記ディジタル／
アナログ変換部への入力を実質的に１／ｋ倍に減衰する
制御手段とも考えられる。この場合、上記ノイズシェー
パは、入力されたディジタル信号を再量子化する量子化
手段での量子化ノイズを、所定の伝達関数の帰還回路を
介して入力側に負帰還する構成を有しており、この量子
化手段の量子化ステップ幅、すなわち量子化閾値及び量
子化出力値が徐々に大きくなるように、上記制御手段に
より制御される。また上記ディザとして、例えば直流成
分と交流成分とを含むものを想定するとき、上記制御回
路は、ディジタル入力信号のレベルが０となるときに、
先ず直流成分を緩やかに低下（ミュート）させ、次に交
流成分を徐々に減衰させると共に上記量子化ステップ幅
を広げてゆく。この交流成分の減衰は、ディザ注入側で
行ってもよいが、上記量子化手段の出力側に減衰手段を
配置して、量子化ステップ幅がｋ倍のときに１／ｋ倍に
減衰するように制御するのが好ましい。この場合、ｋを
２のべき乗値（ｋ＝２n 、ｎは整数）とすれば、単にビ
ットシフトで済むため、路構成の簡素化が図れる。上記
量子化ステップ幅を切り換えるタイミングは、上記ディ
ザの交流成分が０となるポイントが好ましい。さらに、
上記ディジタル／アナログ変換部に１ビットＤ／Ａ変換
部を用いる場合に、量子化ステップ幅が広がり、上記減
衰が大きくなって、上記ノイズシェーパからの出力が連
続して所定サンプル（例えば４サンプル）以上０とな
り、上記ディザの交流成分が０となるポイントにて、該
１ビットＤ／Ａ変換部の出力パルス波形のデューティを
５０％に固定するように、上記制御手段にて制御させる
ことが好ましい。
【００１０】
【作用】上記ディジタル入力信号のレベルが０となると
き、上記ノイズシェーパ内の量子化手段の量子化ステッ
プ幅を広げてゆくと共に、該ステップ幅がｋ倍のときデ
ィジタル／アナログ変換部への入力を実質的に１／ｋ倍
に減衰しているため、簡単な構成により、Ｄ／Ａ変換部
の出力パルス波形を最終的にデューティ５０％に固定す
るまでの過渡時に発生するスパイク状ノイズ等を防ぐこ
とができる。
き、上記ノイズシェーパ内の量子化手段の量子化ステッ
プ幅を広げてゆくと共に、該ステップ幅がｋ倍のときデ
ィジタル／アナログ変換部への入力を実質的に１／ｋ倍
に減衰しているため、簡単な構成により、Ｄ／Ａ変換部
の出力パルス波形を最終的にデューティ５０％に固定す
るまでの過渡時に発生するスパイク状ノイズ等を防ぐこ
とができる。
【００１１】
【実施例】図１は、本発明の一実施例となるディジタル
／アナログ変換（Ｄ／Ａ変換）装置の要部の概略構成を
示すブロック回路図である。この図１に示すＤ／Ａ変換
装置において、入力端子１には、例えば前記図６のオー
バサンプリング用ディジタルフィルタ２２からのディジ
タル信号が供給されている。この入力ディジタル信号
は、加算器２を介してノイズシェーパ３に送られ、ノイ
ズシェーピング処理がなされた後、１ビットＤ／Ａ変換
部４に送られている。１ビットＤ／Ａ変換部４からの出
力信号は、出力端子５を介して取り出され、前記図６の
アナログＬＰＦ（ローパスフィルタ）２５等に送られて
いる。
／アナログ変換（Ｄ／Ａ変換）装置の要部の概略構成を
示すブロック回路図である。この図１に示すＤ／Ａ変換
装置において、入力端子１には、例えば前記図６のオー
バサンプリング用ディジタルフィルタ２２からのディジ
タル信号が供給されている。この入力ディジタル信号
は、加算器２を介してノイズシェーパ３に送られ、ノイ
ズシェーピング処理がなされた後、１ビットＤ／Ａ変換
部４に送られている。１ビットＤ／Ａ変換部４からの出
力信号は、出力端子５を介して取り出され、前記図６の
アナログＬＰＦ（ローパスフィルタ）２５等に送られて
いる。
【００１２】加算器２には、ディザ発生器６からのディ
ザが供給されており、このディザが上記入力端子１から
のディジタル入力信号に加算されて、ノイズシェーパ３
の入力端子１１に送られている。ノイズシェーパ３は、
後述するように内部の量子化器の量子化ステップ幅が制
御されるように構成されており、この量子化ステップ幅
がｋ倍にされたときには出力が１／ｋ倍されて１ビット
Ｄ／Ａ変換部４に送られるようになっている。
ザが供給されており、このディザが上記入力端子１から
のディジタル入力信号に加算されて、ノイズシェーパ３
の入力端子１１に送られている。ノイズシェーパ３は、
後述するように内部の量子化器の量子化ステップ幅が制
御されるように構成されており、この量子化ステップ幅
がｋ倍にされたときには出力が１／ｋ倍されて１ビット
Ｄ／Ａ変換部４に送られるようになっている。
【００１３】入力端子１からのディジタル入力信号がミ
ュートされたとき、すなわち入力レベルが０となるとき
には、最終的には１ビットＤ／Ａ変換部４からのパルス
出力をデューティ５０％に固定してＳ／Ｎ劣化を防止す
るわけであるが、このデューティ５０％に固定するまで
の間に、ノイズシェーパ３の出力データを０データに収
束するようにし、緩やかにデューティ５０％に変化させ
てゆくようにする。
ュートされたとき、すなわち入力レベルが０となるとき
には、最終的には１ビットＤ／Ａ変換部４からのパルス
出力をデューティ５０％に固定してＳ／Ｎ劣化を防止す
るわけであるが、このデューティ５０％に固定するまで
の間に、ノイズシェーパ３の出力データを０データに収
束するようにし、緩やかにデューティ５０％に変化させ
てゆくようにする。
【００１４】ここで、ディザ発生器６から発生されるデ
ィザに直流成分（ＤＣ成分）と交流成分（ＡＣ成分）と
が含まれている場合を考慮すると、ディジタル入力信号
のレベルが０となるときには、先ず直流成分を緩やかに
低下（ミュート）させ、次に交流成分を徐々に減衰させ
るようにする。直流成分のミュートの方法としては、例
えばダウンカウンタを設けて１ＬＳＢずつダウンカウン
トしていくことが考えられる。これは制御回路７からの
制御によって行われる。この直流成分をミュートするこ
とによって、パルス波形をデューティ５０％にしたとき
に発生する直流成分の過渡応答によるスパイク状のノイ
ズは避けられる。また、直流成分を緩やかにミュートし
ていくので、直流成分ミュート時のノイズも問題ない。
ィザに直流成分（ＤＣ成分）と交流成分（ＡＣ成分）と
が含まれている場合を考慮すると、ディジタル入力信号
のレベルが０となるときには、先ず直流成分を緩やかに
低下（ミュート）させ、次に交流成分を徐々に減衰させ
るようにする。直流成分のミュートの方法としては、例
えばダウンカウンタを設けて１ＬＳＢずつダウンカウン
トしていくことが考えられる。これは制御回路７からの
制御によって行われる。この直流成分をミュートするこ
とによって、パルス波形をデューティ５０％にしたとき
に発生する直流成分の過渡応答によるスパイク状のノイ
ズは避けられる。また、直流成分を緩やかにミュートし
ていくので、直流成分ミュート時のノイズも問題ない。
【００１５】次に、上記ディザの交流成分をミュートす
る。交流成分については、上記直流成分のようにダウン
カウンタでは実現できない。これは、交流成分には正負
両極性のデータが存在するからである。この交流成分の
減衰をディザ注入側で行わせる場合には、乗算器を設け
ることが考えられるが、回路構成の複雑化によりコスト
に及ぼす影響が大きく、またＩＣ化（集積回路化）する
場合にはチップサイズに及ぼす影響も大きい。このた
め、本発明実施例においては、ノイズシェーパ３内で上
記ミュート時のディザの交流成分の減衰を行わせてい
る。具体的には、ノイズシェーパ３内の（再）量子化器
の量子化ステップ幅を広げると共に、量子化ステップ幅
がｋ倍となるときに１／ｋ倍に減衰して１ビットＤ／Ａ
変換部４に送るように制御回路７で制御するものであ
る。
る。交流成分については、上記直流成分のようにダウン
カウンタでは実現できない。これは、交流成分には正負
両極性のデータが存在するからである。この交流成分の
減衰をディザ注入側で行わせる場合には、乗算器を設け
ることが考えられるが、回路構成の複雑化によりコスト
に及ぼす影響が大きく、またＩＣ化（集積回路化）する
場合にはチップサイズに及ぼす影響も大きい。このた
め、本発明実施例においては、ノイズシェーパ３内で上
記ミュート時のディザの交流成分の減衰を行わせてい
る。具体的には、ノイズシェーパ３内の（再）量子化器
の量子化ステップ幅を広げると共に、量子化ステップ幅
がｋ倍となるときに１／ｋ倍に減衰して１ビットＤ／Ａ
変換部４に送るように制御回路７で制御するものであ
る。
【００１６】このような制御動作が行われるノイズシェ
ーパ３について説明する。ノイズシェーパ３の入力端子
１１に入力されたディジタル入力信号は、加算器１２を
介して量子化（再量子化）器１３に送られている。この
量子化器１３は、上記ディザの交流分をミュートすると
きに、制御回路７からの制御信号に応じて量子化ステッ
プ幅がｋ倍に、すなわち量子化の閾値及び出力値がｋ倍
に制御される。加算器１４は、量子化器１３の入力から
出力を減算して、いわゆる量子化ノイズあるいは量子化
誤差（の極性を反転したもの：−ＱN ）を抽出するもの
であり、この加算器１４からの出力を所定の伝達関数Ｆ
（ｚ）を有する伝達関数回路１５を介して上記入力側の
加算器１１に加算することで帰還（負帰還）が行われ
る。これは量子化誤差の帰還、いわゆるエラーフィード
バックとして知られているものであり、これによって量
子化出力のノイズスペクトルが変化するようなノイズシ
ェーピング、具体的には低域の負帰還量を増やして可聴
帯域のノイズをより高域側に追いやるようなノイズシェ
ーピングが実現される。量子化器１３からの出力信号
は、１／ｋ倍回路１６で１／ｋ倍に減衰され、出力端子
１７より取り出されて上記１ビットＤ／Ａ変換部４に送
られている。このｋが２のべき乗値の場合、すなわち、
整数ｎに対してｋ＝２n の形式で表される場合には、１
／ｋ倍回路１６を単純なビットシフト回路により容易に
構成できる。
ーパ３について説明する。ノイズシェーパ３の入力端子
１１に入力されたディジタル入力信号は、加算器１２を
介して量子化（再量子化）器１３に送られている。この
量子化器１３は、上記ディザの交流分をミュートすると
きに、制御回路７からの制御信号に応じて量子化ステッ
プ幅がｋ倍に、すなわち量子化の閾値及び出力値がｋ倍
に制御される。加算器１４は、量子化器１３の入力から
出力を減算して、いわゆる量子化ノイズあるいは量子化
誤差（の極性を反転したもの：−ＱN ）を抽出するもの
であり、この加算器１４からの出力を所定の伝達関数Ｆ
（ｚ）を有する伝達関数回路１５を介して上記入力側の
加算器１１に加算することで帰還（負帰還）が行われ
る。これは量子化誤差の帰還、いわゆるエラーフィード
バックとして知られているものであり、これによって量
子化出力のノイズスペクトルが変化するようなノイズシ
ェーピング、具体的には低域の負帰還量を増やして可聴
帯域のノイズをより高域側に追いやるようなノイズシェ
ーピングが実現される。量子化器１３からの出力信号
は、１／ｋ倍回路１６で１／ｋ倍に減衰され、出力端子
１７より取り出されて上記１ビットＤ／Ａ変換部４に送
られている。このｋが２のべき乗値の場合、すなわち、
整数ｎに対してｋ＝２n の形式で表される場合には、１
／ｋ倍回路１６を単純なビットシフト回路により容易に
構成できる。
【００１７】次に、上記量子化器１３の量子化ステップ
幅をｋ倍にする意味について図２、図３を参照しながら
説明する。これらの図２、図３はいずれも量子化器１３
の内部構成を示しており、量子化器１３は、リミッタ１
８と量子化部１９とから成っている。また、図２は基準
状態（ｋ＝１）のとき、図３はｋを１より大の値（１＜
ｋ）としたときをそれぞれ示している。
幅をｋ倍にする意味について図２、図３を参照しながら
説明する。これらの図２、図３はいずれも量子化器１３
の内部構成を示しており、量子化器１３は、リミッタ１
８と量子化部１９とから成っている。また、図２は基準
状態（ｋ＝１）のとき、図３はｋを１より大の値（１＜
ｋ）としたときをそれぞれ示している。
【００１８】先ず図２の基準状態（ｋ＝１）において、
量子化器１３の量子化部１９の各量子化出力値を、０、
±ａ1 、±ａ2 （ただし０＜ａ1 ＜ａ2 ）の５値（約
２．３ビット相当）とし、リミッタ１８のリミットレベ
ルの上限値をａ2 、下限値を−ａ2 とする。量子化器１
３への入力信号は、リミッタ１８で上限値ａ2 、下限値
−ａ2 の間にリミットされ、このリミットされた出力が
量子化部１９に入力されて各閾値に基づいて判別され、
上記５値の出力値０、±ａ1 、±ａ2 のいずれかに量子
化されて出力される。
量子化器１３の量子化部１９の各量子化出力値を、０、
±ａ1 、±ａ2 （ただし０＜ａ1 ＜ａ2 ）の５値（約
２．３ビット相当）とし、リミッタ１８のリミットレベ
ルの上限値をａ2 、下限値を−ａ2 とする。量子化器１
３への入力信号は、リミッタ１８で上限値ａ2 、下限値
−ａ2 の間にリミットされ、このリミットされた出力が
量子化部１９に入力されて各閾値に基づいて判別され、
上記５値の出力値０、±ａ1 、±ａ2 のいずれかに量子
化されて出力される。
【００１９】これに対して、図３において、量子化器１
３の量子化ステップ幅がｋ倍されると、量子化の閾値及
び出力値がｋ倍されることにより、量子化部１９からの
５値の各出力値はぞれぞれ０、±ｋａ1 、±ｋａ2 にな
ると共に、リミッタ１８の上限値、下限値もそれぞれｋ
倍されてｋａ2、−ｋａ2 になる。これは、リミット範
囲を−ｋａ2 〜ｋａ2 の間に変更して量子化器１３への
入力信号のレンジを変更することに相当するが、量子化
出力の階調数は５値のままであり、量子化ステップ幅が
ｋ倍に変更されている。
３の量子化ステップ幅がｋ倍されると、量子化の閾値及
び出力値がｋ倍されることにより、量子化部１９からの
５値の各出力値はぞれぞれ０、±ｋａ1 、±ｋａ2 にな
ると共に、リミッタ１８の上限値、下限値もそれぞれｋ
倍されてｋａ2、−ｋａ2 になる。これは、リミット範
囲を−ｋａ2 〜ｋａ2 の間に変更して量子化器１３への
入力信号のレンジを変更することに相当するが、量子化
出力の階調数は５値のままであり、量子化ステップ幅が
ｋ倍に変更されている。
【００２０】このような量子化器１３を論理回路上で実
現する場合において、例えばｋを２のべき乗（ｋ＝
２n ：ｎは整数）に限定すれば、図２に示す量子化器の
構成を基本としてビットシフト処理するだけで、図３に
示す本実施例の量子化器１３が実現できる。また、ｋが
実数全体の場合（２のべき乗以外の値も含む場合）に
は、回路構成が複雑になることを考慮して、少なくとも
量子化部１９については、各ｋの値に対する入出力値テ
ーブルが書き込まれたＲＯＭ等を用いて構成した方が回
路構成を簡単化できる。
現する場合において、例えばｋを２のべき乗（ｋ＝
２n ：ｎは整数）に限定すれば、図２に示す量子化器の
構成を基本としてビットシフト処理するだけで、図３に
示す本実施例の量子化器１３が実現できる。また、ｋが
実数全体の場合（２のべき乗以外の値も含む場合）に
は、回路構成が複雑になることを考慮して、少なくとも
量子化部１９については、各ｋの値に対する入出力値テ
ーブルが書き込まれたＲＯＭ等を用いて構成した方が回
路構成を簡単化できる。
【００２１】また、量子化器１３の出力を１／ｋ倍にす
る１／ｋ倍回路１６については、前述したようにｋが２
のべき乗の場合は、単純なビットシフト回路を用いるこ
とができる。例えば、ｋ＝２とするとき、１／ｋ＝１／
２＝２-1となるので、１／ｋ倍回路１６には、量子化器
１３の出力を下位へ１ビットシフトするようなビットシ
フト回路を用いればよいことになる。ｋが実数全体をと
り得る場合は、上記量子化器の場合と同様に、ＲＯＭ等
を用いて構成するのが好ましい。
る１／ｋ倍回路１６については、前述したようにｋが２
のべき乗の場合は、単純なビットシフト回路を用いるこ
とができる。例えば、ｋ＝２とするとき、１／ｋ＝１／
２＝２-1となるので、１／ｋ倍回路１６には、量子化器
１３の出力を下位へ１ビットシフトするようなビットシ
フト回路を用いればよいことになる。ｋが実数全体をと
り得る場合は、上記量子化器の場合と同様に、ＲＯＭ等
を用いて構成するのが好ましい。
【００２２】上記量子化ステップ幅を切り換えるタイミ
ングは、上記ディザの交流成分が０となるポイントが好
ましい。これは、ディザの交流成分が例えば１／２、１
／４等に切り換わるときの過渡的なノイズの発生を避け
るためである。このような点を考慮して、制御回路７
は、ディザ交流成分が０となるタイミングにて量子化器
１３の量子化ステップ幅（倍率ｋ）及び１／ｋ倍回路１
６の減衰率（１／ｋ）を切換制御する。
ングは、上記ディザの交流成分が０となるポイントが好
ましい。これは、ディザの交流成分が例えば１／２、１
／４等に切り換わるときの過渡的なノイズの発生を避け
るためである。このような点を考慮して、制御回路７
は、ディザ交流成分が０となるタイミングにて量子化器
１３の量子化ステップ幅（倍率ｋ）及び１／ｋ倍回路１
６の減衰率（１／ｋ）を切換制御する。
【００２３】ところで、ディザ発生器６からのディザの
交流成分のレベルは、約−３０ｄＢ（約０．０３）前後
程度であり、量子化器１３の上記量子化ステップ幅が２
倍、４倍、・・・と広がるにつれて、ノイズシェーパ３
の出力データが連続して０になる確率が高くなる。すな
わち、出力データが０に収束してくる。このとき、上記
１ビットＤ／Ａ変換部４からの出力を前記図６のアナロ
グＬＰＦ２５に通してアナログ的に見てもやはり０に収
束してゆく。
交流成分のレベルは、約−３０ｄＢ（約０．０３）前後
程度であり、量子化器１３の上記量子化ステップ幅が２
倍、４倍、・・・と広がるにつれて、ノイズシェーパ３
の出力データが連続して０になる確率が高くなる。すな
わち、出力データが０に収束してくる。このとき、上記
１ビットＤ／Ａ変換部４からの出力を前記図６のアナロ
グＬＰＦ２５に通してアナログ的に見てもやはり０に収
束してゆく。
【００２４】そこで、量子化器１３の上記量子化ステッ
プ幅を広げていき、ノイズシェーパ３の出力データが連
続してＮサンプル以上０データとなり、さらに上記ディ
ザの交流成分が０となるポイントで、制御回路７が１ビ
ットＤ／Ａ変換部４の出力パルス波形をデューティ５０
％に固定するように制御している。ここで上記Ｎの値は
４以上が好ましい。ただし、このＮの値は大きい方がデ
ィジタル的にもアナログ的にも０に近づいているといえ
る。
プ幅を広げていき、ノイズシェーパ３の出力データが連
続してＮサンプル以上０データとなり、さらに上記ディ
ザの交流成分が０となるポイントで、制御回路７が１ビ
ットＤ／Ａ変換部４の出力パルス波形をデューティ５０
％に固定するように制御している。ここで上記Ｎの値は
４以上が好ましい。ただし、このＮの値は大きい方がデ
ィジタル的にもアナログ的にも０に近づいているといえ
る。
【００２５】ここで、ディザ発生器６からのディザの交
流成分として、例えば図４の（ａ）に示すような振幅が
ｈの正弦波信号を考慮する。図４の（ｂ）は、量子化器
１３が基準状態（ｋ＝１）のときの量子化閾値あるいは
量子化出力値を示しており、上記図２の出力値を表すた
めに用いられている各数値ａ1 、ａ2 をそれぞれ例えば
０．５、１にした場合を示している。すなわち量子化器
１３からの出力値は、±１、±０．５、０の５値となっ
ている。これらの各値の−１、−０．５、０、０．５、
１にそれぞれ順次対応して、上記１ビットＤ／Ａ変換部
４からは、図４の（ｃ）に示すように、Ｐ1 、Ｐ2 、Ｐ
3 、Ｐ4 、Ｐ5 の各出力パルスが出力される。これらの
出力パルスの内、中央の出力パルスＰ3 のデューティが
５０％で、量子化出力値の０に対応している。図４の
（ｄ）は、上記（ａ）に示すディザの交流成分としての
正弦波信号が、上記（ｂ）、（ｃ）に示すような特性を
有する量子化器１３（さらにはノイズシェーパ３）、１
ビットＤ／Ａ変換部４（及び前記アナログＬＰＦ２５）
を通過することにより得られるアナログ出力波形を示し
ている。このアナログ出力波形の振幅もｈとしている。
流成分として、例えば図４の（ａ）に示すような振幅が
ｈの正弦波信号を考慮する。図４の（ｂ）は、量子化器
１３が基準状態（ｋ＝１）のときの量子化閾値あるいは
量子化出力値を示しており、上記図２の出力値を表すた
めに用いられている各数値ａ1 、ａ2 をそれぞれ例えば
０．５、１にした場合を示している。すなわち量子化器
１３からの出力値は、±１、±０．５、０の５値となっ
ている。これらの各値の−１、−０．５、０、０．５、
１にそれぞれ順次対応して、上記１ビットＤ／Ａ変換部
４からは、図４の（ｃ）に示すように、Ｐ1 、Ｐ2 、Ｐ
3 、Ｐ4 、Ｐ5 の各出力パルスが出力される。これらの
出力パルスの内、中央の出力パルスＰ3 のデューティが
５０％で、量子化出力値の０に対応している。図４の
（ｄ）は、上記（ａ）に示すディザの交流成分としての
正弦波信号が、上記（ｂ）、（ｃ）に示すような特性を
有する量子化器１３（さらにはノイズシェーパ３）、１
ビットＤ／Ａ変換部４（及び前記アナログＬＰＦ２５）
を通過することにより得られるアナログ出力波形を示し
ている。このアナログ出力波形の振幅もｈとしている。
【００２６】これに対して、図５は、上記量子化器１３
のステップ幅を２倍（ｋ＝２）にした状態を示してお
り、図中の（ａ）〜（ｄ）は上記図４の（ａ）〜（ｄ）
にそれぞれ対応している。これらの図５の（ａ）〜
（ｄ）において、量子化ステップ幅を２倍（ｋ＝２）に
すると、図５の（ｂ）に示すように量子化閾値あるいは
量子化出力値がそれぞれ２倍（図３のｋａ1 ＝１、ｋａ
2＝２）となり、量子化器１３からの出力値は、±２、
±１、０の５値となる。これが１ビットＤ／Ａ変換部４
に入力される際には、前述したように実質的に１／２倍
される（例えば１／ｋ倍回路１６のｋが２となる）か
ら、１ビットＤ／Ａ変換部４からは、上記量子化出力の
各値の−２、−１、０、１、２にそれぞれ対応して、図
５の（ｃ）に示すように、Ｐ1 、Ｐ2 、Ｐ3 、Ｐ4 、Ｐ
5 の各出力パルスが出力されることになる。これによっ
て、図５の（ａ）のディザの交流成分としての正弦波信
号が１／２に減衰されることになり、図５の（ｄ）に示
すように、振幅がｈ／２のアナログ正弦波出力波形が得
られる。
のステップ幅を２倍（ｋ＝２）にした状態を示してお
り、図中の（ａ）〜（ｄ）は上記図４の（ａ）〜（ｄ）
にそれぞれ対応している。これらの図５の（ａ）〜
（ｄ）において、量子化ステップ幅を２倍（ｋ＝２）に
すると、図５の（ｂ）に示すように量子化閾値あるいは
量子化出力値がそれぞれ２倍（図３のｋａ1 ＝１、ｋａ
2＝２）となり、量子化器１３からの出力値は、±２、
±１、０の５値となる。これが１ビットＤ／Ａ変換部４
に入力される際には、前述したように実質的に１／２倍
される（例えば１／ｋ倍回路１６のｋが２となる）か
ら、１ビットＤ／Ａ変換部４からは、上記量子化出力の
各値の−２、−１、０、１、２にそれぞれ対応して、図
５の（ｃ）に示すように、Ｐ1 、Ｐ2 、Ｐ3 、Ｐ4 、Ｐ
5 の各出力パルスが出力されることになる。これによっ
て、図５の（ａ）のディザの交流成分としての正弦波信
号が１／２に減衰されることになり、図５の（ｄ）に示
すように、振幅がｈ／２のアナログ正弦波出力波形が得
られる。
【００２７】ところで、上記ディザの交流成分である正
弦波信号として、例えば１ポイント目（アドレス０とす
る）が０データで始まり、８ポイント目（アドレス７）
で１周期が完結するものを考える。このような正弦波の
１周期分を積分すると０になる。よって、８ポイント目
では（アドレス７では）上記交流ディザ成分は積分して
０になっており、アナログ出力の交流ディザ成分も０に
なっていると考えられる。このことから、交流ディザ成
分が０になるポイントで１ビットＤ／Ａ変換部４からの
出力パルスのデューティを５０％に固定するように、制
御回路７により１ビットＤ／Ａ変換部４を制御するわけ
である。なお、「交流ディザ成分が０のとき」とは、厳
密にいうと、「アドレス０の交流ディザ成分が０データ
のポイントのとき」のことである。
弦波信号として、例えば１ポイント目（アドレス０とす
る）が０データで始まり、８ポイント目（アドレス７）
で１周期が完結するものを考える。このような正弦波の
１周期分を積分すると０になる。よって、８ポイント目
では（アドレス７では）上記交流ディザ成分は積分して
０になっており、アナログ出力の交流ディザ成分も０に
なっていると考えられる。このことから、交流ディザ成
分が０になるポイントで１ビットＤ／Ａ変換部４からの
出力パルスのデューティを５０％に固定するように、制
御回路７により１ビットＤ／Ａ変換部４を制御するわけ
である。なお、「交流ディザ成分が０のとき」とは、厳
密にいうと、「アドレス０の交流ディザ成分が０データ
のポイントのとき」のことである。
【００２８】このように、本実施例では、入力端子１の
入力レベルが０となるミューティング時に、１ビットＤ
／Ａ変換部４からの出力パルスをデューティ５０％に固
定してＳ／Ｎ比の劣化を防ぐことができる他、次のよう
な利点を有している。先ず、ディザ発生器６からのディ
ザの直流成分をミュートすることによって、１ビットＤ
／Ａ変換出力パルスをデューティ５０％にした時、直流
成分の過渡応答によって発生するスパイク状のノイズを
避けることができる。しかも、該直流成分を緩やかにミ
ュートしているため、直流成分ミュート時に発生するノ
イズも防ぐことができる。
入力レベルが０となるミューティング時に、１ビットＤ
／Ａ変換部４からの出力パルスをデューティ５０％に固
定してＳ／Ｎ比の劣化を防ぐことができる他、次のよう
な利点を有している。先ず、ディザ発生器６からのディ
ザの直流成分をミュートすることによって、１ビットＤ
／Ａ変換出力パルスをデューティ５０％にした時、直流
成分の過渡応答によって発生するスパイク状のノイズを
避けることができる。しかも、該直流成分を緩やかにミ
ュートしているため、直流成分ミュート時に発生するノ
イズも防ぐことができる。
【００２９】次に、ディザ発生器６からのディザの交流
成分のミュートを量子化器１３の量子化ステップ幅を広
げて行うようにしたので、乗算器を用いてミュートする
よりも簡単な回路構成で交流成分のミュートが行える。
このとき、量子化器１３をｋ倍にしたときには出力を実
質的に１／ｋ倍して１ビットＤ／Ａ変換部４に送るよう
にし、このｋを２のべき乗とすることにより、ｋ倍や１
／ｋ倍のための構成を単にビットシフトで実現すること
ができ、回路構成を簡素化できる。
成分のミュートを量子化器１３の量子化ステップ幅を広
げて行うようにしたので、乗算器を用いてミュートする
よりも簡単な回路構成で交流成分のミュートが行える。
このとき、量子化器１３をｋ倍にしたときには出力を実
質的に１／ｋ倍して１ビットＤ／Ａ変換部４に送るよう
にし、このｋを２のべき乗とすることにより、ｋ倍や１
／ｋ倍のための構成を単にビットシフトで実現すること
ができ、回路構成を簡素化できる。
【００３０】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば、１／ｋ倍回路１６を用いる代わりに、１ビットＤ
／Ａ変換部４の入力段に入力を１／ｋ倍する構成を付加
するようにしてもよい。またディザ発生器６からのディ
ザとして、交流成分のみから成るものを用いるようにし
てもよい。また上記実施例では、ノイズシェーパ３から
の出力データが連続して４サンプル以上に亘って０デー
タとなることをＤ／Ａ変換出力パルスをデューティ５０
％に固定する１つの条件としたが、サンプル数はこれに
限定されず、例えば、５サンプル以上やさらに多くのサ
ンプル数の０連続をデューティ５０％に固定する条件と
してもよい。また、Ｄ／Ａ変換部４としてマルチビット
Ｄ／Ａ変換器を用いてもよい。
ず、種々の変形が可能である。その変形例としては、例
えば、１／ｋ倍回路１６を用いる代わりに、１ビットＤ
／Ａ変換部４の入力段に入力を１／ｋ倍する構成を付加
するようにしてもよい。またディザ発生器６からのディ
ザとして、交流成分のみから成るものを用いるようにし
てもよい。また上記実施例では、ノイズシェーパ３から
の出力データが連続して４サンプル以上に亘って０デー
タとなることをＤ／Ａ変換出力パルスをデューティ５０
％に固定する１つの条件としたが、サンプル数はこれに
限定されず、例えば、５サンプル以上やさらに多くのサ
ンプル数の０連続をデューティ５０％に固定する条件と
してもよい。また、Ｄ／Ａ変換部４としてマルチビット
Ｄ／Ａ変換器を用いてもよい。
【００３１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ディジタル入力信号にディザを加算してノイズシ
ェーパによりノイズシェーピングを施し、この出力をデ
ィジタル／アナログ変換して取り出す構成を有し、上記
ディジタル入力信号のレベルが０となるとき、上記ノイ
ズシェーパ内の量子化手段の量子化ステップ幅を広げて
ゆくと共に、該ステップ幅がｋ倍のときディジタル／ア
ナログ変換部への入力を実質的に１／ｋ倍に減衰してい
るため、簡単な構成により、Ｄ／Ａ変換部の出力パルス
波形を最終的にデューティ５０％に固定するまでの過渡
時に発生するスパイク状ノイズ等を防ぐことができる。
れば、ディジタル入力信号にディザを加算してノイズシ
ェーパによりノイズシェーピングを施し、この出力をデ
ィジタル／アナログ変換して取り出す構成を有し、上記
ディジタル入力信号のレベルが０となるとき、上記ノイ
ズシェーパ内の量子化手段の量子化ステップ幅を広げて
ゆくと共に、該ステップ幅がｋ倍のときディジタル／ア
ナログ変換部への入力を実質的に１／ｋ倍に減衰してい
るため、簡単な構成により、Ｄ／Ａ変換部の出力パルス
波形を最終的にデューティ５０％に固定するまでの過渡
時に発生するスパイク状ノイズ等を防ぐことができる。
【図１】本発明の一実施例となるディジタル／アナログ
変換装置の要部の概略構成を示すブロック回路図であ
る。
変換装置の要部の概略構成を示すブロック回路図であ
る。
【図２】図１中の量子化器の量子化ステップ幅が基準状
態のとき（ｋ＝１のとき）の量子化器の内部構成例を示
すブロック図である。
態のとき（ｋ＝１のとき）の量子化器の内部構成例を示
すブロック図である。
【図３】図１中の量子化器の量子化ステップ幅が１より
大きいとき（ｋ＞１のとき）の量子化器の内部構成例を
示すブロック図である。
大きいとき（ｋ＞１のとき）の量子化器の内部構成例を
示すブロック図である。
【図４】図１の量子化器の量子化ステップ幅が基準状態
のとき（ｋ＝１のとき）の動作を説明するための図であ
る。
のとき（ｋ＝１のとき）の動作を説明するための図であ
る。
【図５】図１の量子化器の量子化ステップ幅が１より大
きいとき（ｋ＝１のとき）の動作を説明するための図で
ある。
きいとき（ｋ＝１のとき）の動作を説明するための図で
ある。
【図６】ノイズシェーパを用いた１ビットディジタル／
アナログ変換システムの基本構成を示すブロック回路図
である。
アナログ変換システムの基本構成を示すブロック回路図
である。
２・・・・・（ディザ注入用）加算器 ３・・・・・ノイズシェーパ ４・・・・・１ビットＤ／Ａ変換部 ６・・・・・ディザ発生器 ７・・・・・制御回路 １２・・・・・加算器 １３・・・・・量子化器 １４・・・・・加算器（ノイズ抽出手段） １５・・・・・伝達関数回路（帰還手段） １６・・・・・１／ｋ倍回路（減衰器）
Claims (3)
- 【請求項１】 ディザを発生するディザ発生手段と、 ディジタル入力信号に上記ディザ発生手段から発生した
ディザを加算する第１の加算手段と、 上記第１の加算手段からの加算出力に帰還出力を加算す
る第２の加算手段と、 上記第２の加算手段からの加算出力に対して量子化を施
す量子化手段と、 上記量子化手段の入力信号と出力信号の差分をとって量
子化ノイズを抽出するノイズ抽出手段と、 上記ノイズ抽出手段にて抽出した量子化ノイズに所定の
伝達特性を施し上記第２の加算手段に上記帰還出力とし
て帰還する帰還手段と、 上記量子化手段の出力信号を減衰する減衰手段と、 上記減衰手段からのディジタル出力信号をアナログ信号
に変換するディジタル／アナログ変換手段とを備えたデ
ィジタル／アナログ変換装置であって、 上記ディジタル入力信号をミュート処理する際に上記デ
ィザ発生手段にて発生するディザの直流成分を緩やかに
低下させることを特徴とするディジタル／アナログ変換
装置。 - 【請求項２】 上記ディジタル入力信号をミュート処理
する際に上記量子化手段の量子化ステップ幅と上記減衰
手段の減衰係数とを可変に制御する制御手段をさらに備
えることを特徴とする請求項１記載のディジタル／アナ
ログ変換装置。 - 【請求項３】 ディザを発生するディザ発生手段と、 ディジタル入力信号に上記ディザ発生手段から発生した
ディザを加算する第１の加算手段と、 上記第１の加算手段からの加算出力に帰還出力を加算す
る第２の加算手段と、 上記第２の加算手段からの加算出力に対して量子化を施
す量子化手段と、 上記量子化手段の入力信号と出力信号の差分をとって量
子化ノイズを抽出するノイズ抽出手段と、 上記ノイズ抽出手段にて抽出した量子化ノイズに所定の
伝達特性を施し上記第２の加算手段に上記帰還出力とし
て帰還する帰還手段と、 上記量子化手段の出力信号を減衰する減衰手段と、 上記減衰手段からのディジタル出力信号をアナログ信号
に変換するディジタル／アナログ変換手段とを備えたデ
ィジタル／アナログ変換装置であって、 上記ディジタル入力信号をミュート処理する際に上記量
子化手段の量子化ステップ幅と上記減衰手段の減衰係数
とを可変に制御することを特徴とするディジタル／アナ
ログ変換装置。
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