JP3225644B2 - ノイズシェイピング回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
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- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
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- H03M7/3011—Compensating for, or preventing of, undesired influence of physical parameters of non-linear distortion, e.g. by temporarily adapting the operation upon detection of instability conditions
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10527—Audio or video recording; Data buffering arrangements
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- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
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- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3042—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator being of the error feedback type, i.e. having loop filter stages in the feedback path only
Description
【０００１】
【産業上の利用分野】本発明は、量子化器で発生する量
子化ノイズをノイズフィルタを介して該量子化器の入力
側に帰還するようなノイズシェイピング回路に関する。
子化ノイズをノイズフィルタを介して該量子化器の入力
側に帰還するようなノイズシェイピング回路に関する。
【０００２】
【従来の技術】一般にノイズシェイピング回路は、量子
化器で発生する量子化ノイズをノイズフィルタを介して
該量子化器の入力側に帰還することにより、量子化ノイ
ズの周波数特性を変化させるものである。これは、帰還
部を有するディジタルフィルタの一種と見ることができ
る。
化器で発生する量子化ノイズをノイズフィルタを介して
該量子化器の入力側に帰還することにより、量子化ノイ
ズの周波数特性を変化させるものである。これは、帰還
部を有するディジタルフィルタの一種と見ることができ
る。
【０００３】このようなノイズシェイピング回路は、例
えば特願平２−１８５５５５号の明細書及び図面に開示
されているように、いわゆるＣＤ（コンパクトディス
ク）やＤＡＴ（ディジタルオーディオテープレコーダ）
のように予めサンプルデータのビット数が１６ビットと
規定されているフォーマットを変更することなく、例え
ば２０ビットとか２４ビット等で録音されたソースの音
質に近付けるための音質改善に利用されることがある。
えば特願平２−１８５５５５号の明細書及び図面に開示
されているように、いわゆるＣＤ（コンパクトディス
ク）やＤＡＴ（ディジタルオーディオテープレコーダ）
のように予めサンプルデータのビット数が１６ビットと
規定されているフォーマットを変更することなく、例え
ば２０ビットとか２４ビット等で録音されたソースの音
質に近付けるための音質改善に利用されることがある。
【０００４】これは、人間の耳の聴覚特性、特に等ラウ
ドネス曲線特性を考慮して、２０ビットとか２４ビット
等で録音されたソースの信号を１６ビットに変換する際
に、量子化ノイズの周波数特性を上記等ラウドネス曲線
に近付けるように変形（ノイズシェイピング）すること
で、高調波歪成分を低減し、入出力の直線性（リニアリ
ティ）を高め、ひずみ感が少なく、奥行き感、拡がり感
があり、豊かでナチュラルな音楽を再生するものであ
る。
ドネス曲線特性を考慮して、２０ビットとか２４ビット
等で録音されたソースの信号を１６ビットに変換する際
に、量子化ノイズの周波数特性を上記等ラウドネス曲線
に近付けるように変形（ノイズシェイピング）すること
で、高調波歪成分を低減し、入出力の直線性（リニアリ
ティ）を高め、ひずみ感が少なく、奥行き感、拡がり感
があり、豊かでナチュラルな音楽を再生するものであ
る。
【０００５】
【発明が解決しようとする課題】ところで、上述したよ
うな帰還部を有するディジタルフィルタにおいて、入力
値が０や一定の値（直流値）になっても、いわゆるリミ
ットサイクルによる発振現象を起こすことがある。すな
わち、入力信号が直流値になっても、フィルタ内部に残
っているデータが帰還し続け、発振データを出力するハ
ンチング現象が発生することがある。このハンチング現
象の発生時には、出力値を後で置き換えるような処理を
施したり、ハンチング現象を検出した時点で出力を絞る
等の処理を施すことが考えられる。このような処理を施
す場合には、後で付加的な作業を必要とすることにな
り、また入力された直流値に対して出力が０にしかなら
なくなってしまう欠点がある。
うな帰還部を有するディジタルフィルタにおいて、入力
値が０や一定の値（直流値）になっても、いわゆるリミ
ットサイクルによる発振現象を起こすことがある。すな
わち、入力信号が直流値になっても、フィルタ内部に残
っているデータが帰還し続け、発振データを出力するハ
ンチング現象が発生することがある。このハンチング現
象の発生時には、出力値を後で置き換えるような処理を
施したり、ハンチング現象を検出した時点で出力を絞る
等の処理を施すことが考えられる。このような処理を施
す場合には、後で付加的な作業を必要とすることにな
り、また入力された直流値に対して出力が０にしかなら
なくなってしまう欠点がある。
【０００６】また、量子化により発生する量子化ノイズ
をノイズフィルタを介して当該量子化器の入力側に帰還
するようにしたノイズシェイピング回路においては、入
力データが出力データと同じかあるいはそれ以下のビッ
ト数しかない場合にも、同様にハンチング現象による発
振データが入力データに付加されてしまう可能性があっ
た。
をノイズフィルタを介して当該量子化器の入力側に帰還
するようにしたノイズシェイピング回路においては、入
力データが出力データと同じかあるいはそれ以下のビッ
ト数しかない場合にも、同様にハンチング現象による発
振データが入力データに付加されてしまう可能性があっ
た。
【０００７】本発明は、このような実情に鑑みてなされ
たものであり、入力信号が０を含む直流値となったり、
入力信号のビット数が出力信号のビット数と同じかそれ
以下となったりすることで、リミットサイクルによるい
わゆるハンチング現象が発生する可能性があるとき、ハ
ンチング現象を防止でき、構成も簡単で済むようなノイ
ズシェイピング回路の提供を目的とする。
たものであり、入力信号が０を含む直流値となったり、
入力信号のビット数が出力信号のビット数と同じかそれ
以下となったりすることで、リミットサイクルによるい
わゆるハンチング現象が発生する可能性があるとき、ハ
ンチング現象を防止でき、構成も簡単で済むようなノイ
ズシェイピング回路の提供を目的とする。
【０００８】
【課題を解決するための手段】このような課題を解決す
るために、本発明に係るノイズシェイピング回路は、入
力信号を所定ビット数の信号に再量子化して出力する量
子化手段と、上記量子化手段の出力値と入力値との差を
とることにより量子化ノイズを得る減算手段と、上記減
算手段からの量子化ノイズが入力されるノイズフィルタ
と、このノイズフィルタからの出力を上記量子化手段の
入力側に帰還する帰還手段と、上記量子化手段への入力
信号が０を含む直流値となることを検出する直流検出手
段とを有し、上記直流検出手段により直流入力が検出さ
れたときに、上記量子化器に帰還される値を０とするこ
とを特徴としている。
るために、本発明に係るノイズシェイピング回路は、入
力信号を所定ビット数の信号に再量子化して出力する量
子化手段と、上記量子化手段の出力値と入力値との差を
とることにより量子化ノイズを得る減算手段と、上記減
算手段からの量子化ノイズが入力されるノイズフィルタ
と、このノイズフィルタからの出力を上記量子化手段の
入力側に帰還する帰還手段と、上記量子化手段への入力
信号が０を含む直流値となることを検出する直流検出手
段とを有し、上記直流検出手段により直流入力が検出さ
れたときに、上記量子化器に帰還される値を０とするこ
とを特徴としている。
【０００９】ここで、上記直流検出手段により直流入力
が検出されたときには、上記ノイズフィルタの係数を全
て０とすればよい。また、上記直流検出手段は、上記入
力信号の連続する所定数のサンプルが一定の値となるこ
とを検出するように構成すればよい。
が検出されたときには、上記ノイズフィルタの係数を全
て０とすればよい。また、上記直流検出手段は、上記入
力信号の連続する所定数のサンプルが一定の値となるこ
とを検出するように構成すればよい。
【００１０】また、本発明に係るノイズシェイピング回
路は、入力信号を所定ビット数の信号に再量子化して出
力する量子化手段と、上記量子化手段の出力値と入力値
との差をとることにより量子化ノイズを得る減算手段
と、上記減算手段からの量子化ノイズが入力されるノイ
ズフィルタと、このノイズフィルタからの出力を上記量
子化手段の入力側に帰還する帰還手段と、上記量子化手
段への入力信号のビット数が上記所定ビット数以下であ
ることを検出するビット数検出手段とを有し、上記ビッ
ト数検出手段により上記入力信号のビット数が上記所定
ビット数以下であることが検出されたときに、上記量子
化手段に帰還される値を０とすることを特徴としてい
る。
路は、入力信号を所定ビット数の信号に再量子化して出
力する量子化手段と、上記量子化手段の出力値と入力値
との差をとることにより量子化ノイズを得る減算手段
と、上記減算手段からの量子化ノイズが入力されるノイ
ズフィルタと、このノイズフィルタからの出力を上記量
子化手段の入力側に帰還する帰還手段と、上記量子化手
段への入力信号のビット数が上記所定ビット数以下であ
ることを検出するビット数検出手段とを有し、上記ビッ
ト数検出手段により上記入力信号のビット数が上記所定
ビット数以下であることが検出されたときに、上記量子
化手段に帰還される値を０とすることを特徴としてい
る。
【００１１】この場合も、上記ビット数検出手段により
入力ビット数が量子化出力ビット数以下であることが検
出されたときに、上記ノイズフィルタの係数を全て０と
することが挙げられる。
入力ビット数が量子化出力ビット数以下であることが検
出されたときに、上記ノイズフィルタの係数を全て０と
することが挙げられる。
【００１２】さらに、本発明に係るノイズシェイピング
回路は、入力信号を所定ビット数の信号に再量子化して
出力する量子化手段と、上記量子化手段の出力値と入力
値との差をとることにより量子化ノイズを得る減算手段
と、上記減算手段からの量子化ノイズが入力されるノイ
ズフィルタと、このノイズフィルタからの出力を上記量
子化手段の入力側に帰還する帰還手段と、上記量子化手
段への入力信号について連続する所定数の入力サンプル
の下位側ビットが同一であることを検出する検出手段と
を有し、上記入力サンプルの下位側ビットが同一である
ことが検出されたときに、上記量子化手段に帰還される
値を０とすることを特徴としている。
回路は、入力信号を所定ビット数の信号に再量子化して
出力する量子化手段と、上記量子化手段の出力値と入力
値との差をとることにより量子化ノイズを得る減算手段
と、上記減算手段からの量子化ノイズが入力されるノイ
ズフィルタと、このノイズフィルタからの出力を上記量
子化手段の入力側に帰還する帰還手段と、上記量子化手
段への入力信号について連続する所定数の入力サンプル
の下位側ビットが同一であることを検出する検出手段と
を有し、上記入力サンプルの下位側ビットが同一である
ことが検出されたときに、上記量子化手段に帰還される
値を０とすることを特徴としている。
【００１３】
【作用】入力信号が直流値（０を含む）となったり入力
信号のビット数が出力信号のビット数と同じかそれ以下
となって、ハンチング現象が発生する可能性があるとき
には、これを検出して、上記量子化器に帰還する値を０
とすることで、ハンチング現象の発生を防止できる。
信号のビット数が出力信号のビット数と同じかそれ以下
となって、ハンチング現象が発生する可能性があるとき
には、これを検出して、上記量子化器に帰還する値を０
とすることで、ハンチング現象の発生を防止できる。
【００１４】
【実施例】図１は、本発明に係るノイズシェイピング回
路の一実施例の概略構成を示すブロック回路図である。
この図１において、入力端子１１に供給された例えばｎ
ビット（ｎは整数）の入力ディジタル信号は、加算器
（減算器）１２を介して再量子化器１３に送られてい
る。再量子化器１３においては、ｎビットから例えばｍ
ビット（ｍは整数、ｎ＞ｍ）への再量子化が行われ、ｍ
ビットのディジタル信号を出力端子１４より取り出す。
減算器１５ではこの再量子化器１３の出力値と入力値と
の差（量子化誤差、量子化ノイズ）をとり、ノイズフィ
ルタ１６に送っている。このノイズフィルタ１６からの
出力を上記加算器（減算器）１２に送って、入力信号に
帰還している。減算器１５で再量子化器１３の出力値か
ら入力値を減算する場合には、ノイズフィルタ１６の出
力を入力信号から減算している。
路の一実施例の概略構成を示すブロック回路図である。
この図１において、入力端子１１に供給された例えばｎ
ビット（ｎは整数）の入力ディジタル信号は、加算器
（減算器）１２を介して再量子化器１３に送られてい
る。再量子化器１３においては、ｎビットから例えばｍ
ビット（ｍは整数、ｎ＞ｍ）への再量子化が行われ、ｍ
ビットのディジタル信号を出力端子１４より取り出す。
減算器１５ではこの再量子化器１３の出力値と入力値と
の差（量子化誤差、量子化ノイズ）をとり、ノイズフィ
ルタ１６に送っている。このノイズフィルタ１６からの
出力を上記加算器（減算器）１２に送って、入力信号に
帰還している。減算器１５で再量子化器１３の出力値か
ら入力値を減算する場合には、ノイズフィルタ１６の出
力を入力信号から減算している。
【００１５】ところで、入力信号が直流値（０の場合も
含む）となると、出力値は入力値と同じ直流値になるこ
とが必要となる。しかしながら、リミットサイクルによ
り、ノイズフィルタ１６の内部状態によっては、微少な
成分が残ってしまい、それが帰還し続け、入力が０であ
るにもかかわらず発振状態に陥り、発振音が出力され
る、といういわゆるハンチング現象が生ずることがあ
る。これを回避するために、ハンチング現象が発生する
可能性のある入力データ、すなわち０を含む直流値のと
きには、上記ノイズフィルタ１６から量子化器入力側の
加算器（減算器）１２への帰還量が０となるようにして
いる。
含む）となると、出力値は入力値と同じ直流値になるこ
とが必要となる。しかしながら、リミットサイクルによ
り、ノイズフィルタ１６の内部状態によっては、微少な
成分が残ってしまい、それが帰還し続け、入力が０であ
るにもかかわらず発振状態に陥り、発振音が出力され
る、といういわゆるハンチング現象が生ずることがあ
る。これを回避するために、ハンチング現象が発生する
可能性のある入力データ、すなわち０を含む直流値のと
きには、上記ノイズフィルタ１６から量子化器入力側の
加算器（減算器）１２への帰還量が０となるようにして
いる。
【００１６】すなわち、この図１に示す実施例において
は、入力端子１１からの入力信号を直流検出器１７に送
り、入力信号が０を含む直流値であるか否かを検出して
いる。そして、入力信号が０を含む直流値のときには、
直流検出器１７からの制御信号により、上記ノイズフィ
ルタ１６の係数値を全て０に切り換えるように制御し、
これによってノイズフィルタ１６から加算器（減算器）
１２への帰還量を０にしている。この再量子化器１３へ
のノイズ帰還量が０となるとき、入力端子１１からのｎ
ビットの入力信号は、ｍビットへの足切りのみが行われ
て出力端子１４より取り出されることになる。これによ
って、上記ハンチング現象を防止することができる。
は、入力端子１１からの入力信号を直流検出器１７に送
り、入力信号が０を含む直流値であるか否かを検出して
いる。そして、入力信号が０を含む直流値のときには、
直流検出器１７からの制御信号により、上記ノイズフィ
ルタ１６の係数値を全て０に切り換えるように制御し、
これによってノイズフィルタ１６から加算器（減算器）
１２への帰還量を０にしている。この再量子化器１３へ
のノイズ帰還量が０となるとき、入力端子１１からのｎ
ビットの入力信号は、ｍビットへの足切りのみが行われ
て出力端子１４より取り出されることになる。これによ
って、上記ハンチング現象を防止することができる。
【００１７】ここで、図２は、ノイズフィルタ１６の内
部構成の一具体例を示すブロック回路図である。この図
２において、入力端子２１には上記減算器１５からの量
子化誤差（量子化ノイズ）が供給され、この入力信号は
直列接続された複数段（例えばｋ段）の遅延素子から成
る遅延素子群２２に送られる。この遅延素子群２２の各
遅延素子からの遅延出力は、複数（例えばｋ個）の切換
スイッチから成る切換スイッチ群２３の各切換スイッチ
の各共通端子に送られる。切換スイッチ群２３の各切換
スイッチの各被選択端子ａからの出力は、係数乗算器群
２４の例えばｋ個の各係数乗算器にそれぞれ送られ、係
数ａ1 、・・・、ａk-1 、ａk とそれぞれ乗算されて加
算器２６に送られる。また、切換スイッチ群２３の各切
換スイッチの各被選択端子ｂからの出力は、係数乗算器
群２５の例えばｋ個の各係数乗算器にそれぞれ送られ、
いずれも係数０と乗算されて、加算器２６に送られる。
加算器２６からの出力は、出力端子２７を介して取り出
され、上記再量子化器１３の入力側の加算器（減算器）
１２に送られる。切換スイッチ群２３の各切換スイッチ
は、切換制御信号入力端子２８からの上記直流検出器１
７により直流検出されて得られた信号により切換制御さ
れる。
部構成の一具体例を示すブロック回路図である。この図
２において、入力端子２１には上記減算器１５からの量
子化誤差（量子化ノイズ）が供給され、この入力信号は
直列接続された複数段（例えばｋ段）の遅延素子から成
る遅延素子群２２に送られる。この遅延素子群２２の各
遅延素子からの遅延出力は、複数（例えばｋ個）の切換
スイッチから成る切換スイッチ群２３の各切換スイッチ
の各共通端子に送られる。切換スイッチ群２３の各切換
スイッチの各被選択端子ａからの出力は、係数乗算器群
２４の例えばｋ個の各係数乗算器にそれぞれ送られ、係
数ａ1 、・・・、ａk-1 、ａk とそれぞれ乗算されて加
算器２６に送られる。また、切換スイッチ群２３の各切
換スイッチの各被選択端子ｂからの出力は、係数乗算器
群２５の例えばｋ個の各係数乗算器にそれぞれ送られ、
いずれも係数０と乗算されて、加算器２６に送られる。
加算器２６からの出力は、出力端子２７を介して取り出
され、上記再量子化器１３の入力側の加算器（減算器）
１２に送られる。切換スイッチ群２３の各切換スイッチ
は、切換制御信号入力端子２８からの上記直流検出器１
７により直流検出されて得られた信号により切換制御さ
れる。
【００１８】従って、上記直流検出器１７において上記
０を含む直流値が検出されていないときには、図２のノ
イズフィルタ１６の切換スイッチ群２３の各切換スイッ
チがそれぞれ被選択端子ａ側に切換接続され、係数乗算
器群２４の各係数乗算器の各フィルタ係数ａ1 、・・
・、ａk-1 、ａk による通常のノイズシェイピングのた
めの帰還信号が出力端子２７より取り出される。また、
上記直流検出器１７において上記０を含む直流値が検出
されたときには、切換スイッチ群２３の各切換スイッチ
２３がそれぞれ被選択端子ｂ側に切換接続され、係数乗
算器群２５の各係数値である０が乗算されることによ
り、出力端子２７からの出力も０となり、上記再量子化
器１３の入力側への帰還量が０となる。
０を含む直流値が検出されていないときには、図２のノ
イズフィルタ１６の切換スイッチ群２３の各切換スイッ
チがそれぞれ被選択端子ａ側に切換接続され、係数乗算
器群２４の各係数乗算器の各フィルタ係数ａ1 、・・
・、ａk-1 、ａk による通常のノイズシェイピングのた
めの帰還信号が出力端子２７より取り出される。また、
上記直流検出器１７において上記０を含む直流値が検出
されたときには、切換スイッチ群２３の各切換スイッチ
２３がそれぞれ被選択端子ｂ側に切換接続され、係数乗
算器群２５の各係数値である０が乗算されることによ
り、出力端子２７からの出力も０となり、上記再量子化
器１３の入力側への帰還量が０となる。
【００１９】以上の図１に示すノイズシェイピング回路
や図２に示すノイズフィルタについては、ハードウェア
により構成することもできるが、いわゆるＤＳＰ（ディ
ジタル信号プロセッサ）を用いてソフトウェア的に構成
することも好ましい。すなわち、図３は、上記図１のノ
イズシェイピング回路の構成を、ＤＳＰを用いてソフト
ウェアにより実現する場合の要部動作の具体例を示すフ
ローチャートである。
や図２に示すノイズフィルタについては、ハードウェア
により構成することもできるが、いわゆるＤＳＰ（ディ
ジタル信号プロセッサ）を用いてソフトウェア的に構成
することも好ましい。すなわち、図３は、上記図１のノ
イズシェイピング回路の構成を、ＤＳＰを用いてソフト
ウェアにより実現する場合の要部動作の具体例を示すフ
ローチャートである。
【００２０】この図３において、最初のステップＳ１に
て初期化を行った後、次のステップＳ２で上記入力端子
１１からの入力信号データを読み込む。この入力データ
について、ステップＳ３で直流（０を含む）検出処理を
行い、次のステップＳ３で直流が検出されたか否かの判
別を行う。具体的には、入力データの複数サンプルを監
視し、ある一定サンプル数以上連続して同じ値のサンプ
ルが入力されたときには直流が検出されたものと見なし
て直流検出フラグを立て、このフラグが立っているか否
かを判別する。ステップＳ４でＮＯ（直流検出されな
い）と判別されたときには、ステップＳ５に進んで、通
常時のフィルタ係数（上記図２の係数乗算器群２４の各
フィルタ係数ａ1 、・・・、ａk-1 、ａk ）を用いてノ
イズフィルタの計算を行い、ステップＳ５でＹＥＳ（直
流検出された）と判別されたときには、ステップＳ６に
進んで、０係数（上記図２の係数乗算器群２５の係数
０）を用いてノイズフィルタの計算を行う。
て初期化を行った後、次のステップＳ２で上記入力端子
１１からの入力信号データを読み込む。この入力データ
について、ステップＳ３で直流（０を含む）検出処理を
行い、次のステップＳ３で直流が検出されたか否かの判
別を行う。具体的には、入力データの複数サンプルを監
視し、ある一定サンプル数以上連続して同じ値のサンプ
ルが入力されたときには直流が検出されたものと見なし
て直流検出フラグを立て、このフラグが立っているか否
かを判別する。ステップＳ４でＮＯ（直流検出されな
い）と判別されたときには、ステップＳ５に進んで、通
常時のフィルタ係数（上記図２の係数乗算器群２４の各
フィルタ係数ａ1 、・・・、ａk-1 、ａk ）を用いてノ
イズフィルタの計算を行い、ステップＳ５でＹＥＳ（直
流検出された）と判別されたときには、ステップＳ６に
進んで、０係数（上記図２の係数乗算器群２５の係数
０）を用いてノイズフィルタの計算を行う。
【００２１】次のステップＳ７では、上記ステップＳ５
あるいはＳ６で求められたノイズフィルタ出力を量子化
入力側に帰還しており、これは上記図１の加算器（減算
器）１２で入力データとの和あるいは差をとることに対
応している。次のステップＳ８では上記ｎビットからｍ
ビットへの足切りをすることで再量子化を行い、次のス
テップＳ９でこの再量子化データを出力する。また次の
ステップＳ１０では、上記再量子化出力値と再量子化入
力値との間の差を取ることで量子化誤差（量子化ノイ
ズ）を取り出し、上記ノイズフィルタ計算の際の入力値
とする。以上の処理が終了した後、上記ステップＳ２の
入力データ読み込み処理に戻る。
あるいはＳ６で求められたノイズフィルタ出力を量子化
入力側に帰還しており、これは上記図１の加算器（減算
器）１２で入力データとの和あるいは差をとることに対
応している。次のステップＳ８では上記ｎビットからｍ
ビットへの足切りをすることで再量子化を行い、次のス
テップＳ９でこの再量子化データを出力する。また次の
ステップＳ１０では、上記再量子化出力値と再量子化入
力値との間の差を取ることで量子化誤差（量子化ノイ
ズ）を取り出し、上記ノイズフィルタ計算の際の入力値
とする。以上の処理が終了した後、上記ステップＳ２の
入力データ読み込み処理に戻る。
【００２２】ところで、このようなノイズシェイピング
回路は、例えば予め定められているディジタルオーディ
オ信号フォーマットにおけるサンプルデータのビット数
の制限の枠内で再生オーディオ信号の音質を改善するた
めのシステムに適用することができる。この音質改善技
術には、例えばソニー株式会社のＳＢＭ（スーパー・ビ
ット・マッピング）と称される技術が挙げられる。この
ような音質改善システムにおいては、いわゆるＣＤ（コ
ンパクトディスク）やＤＡＴ（ディジタルオーディオテ
ープレコーダ）のように予めサンプルデータのビット数
が１６ビットと規定されているフォーマットを変更する
ことなく、例えば２０ビットとか２４ビット等で録音さ
れたソースの音質に近い音質を実現している。
回路は、例えば予め定められているディジタルオーディ
オ信号フォーマットにおけるサンプルデータのビット数
の制限の枠内で再生オーディオ信号の音質を改善するた
めのシステムに適用することができる。この音質改善技
術には、例えばソニー株式会社のＳＢＭ（スーパー・ビ
ット・マッピング）と称される技術が挙げられる。この
ような音質改善システムにおいては、いわゆるＣＤ（コ
ンパクトディスク）やＤＡＴ（ディジタルオーディオテ
ープレコーダ）のように予めサンプルデータのビット数
が１６ビットと規定されているフォーマットを変更する
ことなく、例えば２０ビットとか２４ビット等で録音さ
れたソースの音質に近い音質を実現している。
【００２３】図４は、本発明に係るノイズシェイピング
回路を適用可能な音質改善処理装置の一具体例を示して
いる。この音質改善処理装置は、等ラウドネス曲線で表
現されるように周波数によって聴覚の感度が変化すると
いう人間の耳の性質（聴覚特性）を利用し、ノイズシェ
イピングを用いて例えば２０ビットのオーディオデータ
から例えば１６ビットのオーディオデータへの再量子化
による量子化ノイズの分布を上記聴覚特性に従って変化
させ、人間の聴覚の感度の高い周波数領域でのノイズを
減少させ、リニアリティを延ばし、２０ビットから１６
ビットに変換する際の音質の劣化を最小限にとどめるも
のである。
回路を適用可能な音質改善処理装置の一具体例を示して
いる。この音質改善処理装置は、等ラウドネス曲線で表
現されるように周波数によって聴覚の感度が変化すると
いう人間の耳の性質（聴覚特性）を利用し、ノイズシェ
イピングを用いて例えば２０ビットのオーディオデータ
から例えば１６ビットのオーディオデータへの再量子化
による量子化ノイズの分布を上記聴覚特性に従って変化
させ、人間の聴覚の感度の高い周波数領域でのノイズを
減少させ、リニアリティを延ばし、２０ビットから１６
ビットに変換する際の音質の劣化を最小限にとどめるも
のである。
【００２４】図４において、入力端子３１には所定のイ
ンターフェイス規格（例えばＡＥＳ／ＥＢＵ規格等）に
基づく例えば２０ビットオーディオデータがフラグと共
に供給され、これらのデータ及びフラグがディジタルオ
ーディオインターフェイス入力部３２に送られるように
なっている。入力ディジタル信号は、ディジタルオーデ
ィオインターフェイス入力部３２でデータとフラグとに
分けられ、データは上記ノイズシェイピング回路構成を
有するＬch（左チャンネル）処理部３３に転送される。
このＬch処理部３３では、上記入力信号のＬch（左チャ
ンネル）のデータに対して上述したノイズシェイピング
処理が施されることによって、２０ビットから１６ビッ
トへの再量子化の際に量子化ノイズが上述した等ラウド
ネス曲線に近い周波数特性を持つように変形され、Ｒch
（右チャンネル）のデータは２０ビットのままで、次の
Ｒch（右チャンネル）処理部３４へ転送される。Ｒch処
理部３４では、２０ビットのＲchデータに対して同様な
ノイズシェイピング処理が施される。
ンターフェイス規格（例えばＡＥＳ／ＥＢＵ規格等）に
基づく例えば２０ビットオーディオデータがフラグと共
に供給され、これらのデータ及びフラグがディジタルオ
ーディオインターフェイス入力部３２に送られるように
なっている。入力ディジタル信号は、ディジタルオーデ
ィオインターフェイス入力部３２でデータとフラグとに
分けられ、データは上記ノイズシェイピング回路構成を
有するＬch（左チャンネル）処理部３３に転送される。
このＬch処理部３３では、上記入力信号のＬch（左チャ
ンネル）のデータに対して上述したノイズシェイピング
処理が施されることによって、２０ビットから１６ビッ
トへの再量子化の際に量子化ノイズが上述した等ラウド
ネス曲線に近い周波数特性を持つように変形され、Ｒch
（右チャンネル）のデータは２０ビットのままで、次の
Ｒch（右チャンネル）処理部３４へ転送される。Ｒch処
理部３４では、２０ビットのＲchデータに対して同様な
ノイズシェイピング処理が施される。
【００２５】このようにして、Ｌch処理部３３及びＲch
処理部３４にてノイズシェイピング処理が施された１６
ビットのＬch、Ｒchのデータは、ディジタルオーディオ
インターフェイス出力部３５へ転送される。また、ディ
ジタルオーディオインターフェイス入力部３２からのフ
ラグは、フラグ処理部３６に送られてフォーマット変換
に伴うフラグの変換処理が行われ、ディジタルオーディ
オインターフェイス出力部３５に転送される。
処理部３４にてノイズシェイピング処理が施された１６
ビットのＬch、Ｒchのデータは、ディジタルオーディオ
インターフェイス出力部３５へ転送される。また、ディ
ジタルオーディオインターフェイス入力部３２からのフ
ラグは、フラグ処理部３６に送られてフォーマット変換
に伴うフラグの変換処理が行われ、ディジタルオーディ
オインターフェイス出力部３５に転送される。
【００２６】ディジタルオーディオインターフェイス出
力部３５に転送されたデータ及びフラグは、所定のイン
ターフェイス規格（例えばＡＥＳ／ＥＢＵ規格等）に従
ったフォーマットのディジタル信号となって、出力端子
３７より取り出される。
力部３５に転送されたデータ及びフラグは、所定のイン
ターフェイス規格（例えばＡＥＳ／ＥＢＵ規格等）に従
ったフォーマットのディジタル信号となって、出力端子
３７より取り出される。
【００２７】モード切換スイッチ４１は、上述したよう
な音質改善処理を行うか、あるいは処理を行わずにスル
ーで出力するかを選択するスイッチであり、このモード
切換スイッチ４１からの切換情報信号は、Ｌch処理部３
３、Ｒch処理部３４、及びフラグ処理部３６に送られ、
それぞれソフトウェアにより処理内容が切り換えられ
る。また、ＰＬＬ部４２では、入力あるいは抽出されて
入力端子４３に供給された同期クロック信号に同期して
装置を動作させるクロックを発生し、各処理部に分配し
ている。乱数発生器４４は、内部のフィルタの計算に使
用する乱数データをＬch処理部３３及びＲch処理部３４
に送っている。
な音質改善処理を行うか、あるいは処理を行わずにスル
ーで出力するかを選択するスイッチであり、このモード
切換スイッチ４１からの切換情報信号は、Ｌch処理部３
３、Ｒch処理部３４、及びフラグ処理部３６に送られ、
それぞれソフトウェアにより処理内容が切り換えられ
る。また、ＰＬＬ部４２では、入力あるいは抽出されて
入力端子４３に供給された同期クロック信号に同期して
装置を動作させるクロックを発生し、各処理部に分配し
ている。乱数発生器４４は、内部のフィルタの計算に使
用する乱数データをＬch処理部３３及びＲch処理部３４
に送っている。
【００２８】この図４に示すような音質改善処理装置の
Ｌch処理部３３やＲch処理部３４に用いられるノイズシ
ェイピング回路としては、上述した図１の構成に加え
て、図５に示すような切換スイッチ１８を設けることが
好ましい。すなわち、この図５に示すノイズシェイピン
グ回路において、入力端子１１、加算器（減算器）１
２、再量子化器１３、減算器１５、ノイズフィルタ１６
及び直流検出器１７は、上述した図１の各部構成と同じ
ものであり、さらに図５の構成においては、切換スイッ
チ１８を設けている。この切換スイッチ１８は、入力端
子１１からの入力信号が被選択端子ａに供給され、再量
子化器１３からの量子化出力信号が被選択端子ｂに供給
されており、この切換スイッチ１８からの出力信号が出
力端子１９より取り出されるようになっている。
Ｌch処理部３３やＲch処理部３４に用いられるノイズシ
ェイピング回路としては、上述した図１の構成に加え
て、図５に示すような切換スイッチ１８を設けることが
好ましい。すなわち、この図５に示すノイズシェイピン
グ回路において、入力端子１１、加算器（減算器）１
２、再量子化器１３、減算器１５、ノイズフィルタ１６
及び直流検出器１７は、上述した図１の各部構成と同じ
ものであり、さらに図５の構成においては、切換スイッ
チ１８を設けている。この切換スイッチ１８は、入力端
子１１からの入力信号が被選択端子ａに供給され、再量
子化器１３からの量子化出力信号が被選択端子ｂに供給
されており、この切換スイッチ１８からの出力信号が出
力端子１９より取り出されるようになっている。
【００２９】切換スイッチ１８は、上記図４のモード切
換スイッチ４１からの切換情報信号に応じて切換制御さ
れる。すなわち、上述したような音質改善処理を行うモ
ードの場合には、切換スイッチ１８は被選択端子ｂ側に
切換接続されて、再量子化器１３からの１６ビットに変
換されたデータを出力端子１９に送り、上記音質改善処
理を行わずにスルーで出力するモードの場合には、切換
スイッチ１８は被選択端子ａ側に切換接続されて、入力
端子１１に供給された２０ビットデータをそのまま出力
端子１９に送っている。
換スイッチ４１からの切換情報信号に応じて切換制御さ
れる。すなわち、上述したような音質改善処理を行うモ
ードの場合には、切換スイッチ１８は被選択端子ｂ側に
切換接続されて、再量子化器１３からの１６ビットに変
換されたデータを出力端子１９に送り、上記音質改善処
理を行わずにスルーで出力するモードの場合には、切換
スイッチ１８は被選択端子ａ側に切換接続されて、入力
端子１１に供給された２０ビットデータをそのまま出力
端子１９に送っている。
【００３０】また、いわゆるＤＳＰ（ディジタル信号プ
ロセッサ）を用いて上記図４に示す音質改善処理装置を
ソフトウェア的に実現する場合には、上記Ｌch処理部３
３やＲch処理部３４等を上述した図３のフローチャート
に示すような処理により実現すると共に、さらに、図３
のステップＳ１０の量子化誤差取り出し処理が終了した
後に、上記スルー入力モードか否かの判別ステップを設
け、ＮＯ（上記音質改善処理モード）の場合には、ノイ
ズシェイピング処理された１６ビットデータを取り出
し、ＹＥＳ（スルー入力モード）の場合には、上記入力
２０ビットデータをそのまま取り出すようにし、次に、
図３のステップＳ２の入力データ読み込み処理に進むよ
うにすればよい。
ロセッサ）を用いて上記図４に示す音質改善処理装置を
ソフトウェア的に実現する場合には、上記Ｌch処理部３
３やＲch処理部３４等を上述した図３のフローチャート
に示すような処理により実現すると共に、さらに、図３
のステップＳ１０の量子化誤差取り出し処理が終了した
後に、上記スルー入力モードか否かの判別ステップを設
け、ＮＯ（上記音質改善処理モード）の場合には、ノイ
ズシェイピング処理された１６ビットデータを取り出
し、ＹＥＳ（スルー入力モード）の場合には、上記入力
２０ビットデータをそのまま取り出すようにし、次に、
図３のステップＳ２の入力データ読み込み処理に進むよ
うにすればよい。
【００３１】次に、図６は、上記図５の直流検出器１７
あるいは図３のステップＳ３の直流検出処理をソフトウ
ェアで実現するための動作を示すフローチャートであ
る。この直流検出処理は、図７に示すように、入力デー
タＤINの２０ビットと出力データＤOUT の１６ビットと
の差分にあたる入力２０ビットデータＤINの下位側４ビ
ット（ｄ０、ｄ１、ｄ２、ｄ３）を監視し、ある一定サ
ンプル数（少なくとも２サンプル以上）だけ同じデータ
が続いた場合に、直流値（０を含む）が入力されたと判
断するものである。
あるいは図３のステップＳ３の直流検出処理をソフトウ
ェアで実現するための動作を示すフローチャートであ
る。この直流検出処理は、図７に示すように、入力デー
タＤINの２０ビットと出力データＤOUT の１６ビットと
の差分にあたる入力２０ビットデータＤINの下位側４ビ
ット（ｄ０、ｄ１、ｄ２、ｄ３）を監視し、ある一定サ
ンプル数（少なくとも２サンプル以上）だけ同じデータ
が続いた場合に、直流値（０を含む）が入力されたと判
断するものである。
【００３２】図６において、最初のステップＳ１１で
は、入力２０データビットＤINの内の上記直流検出に用
いる下位側４ビット部分（ｄ０、ｄ１、ｄ２、ｄ３）だ
けを取り出すために、上位側１６ビットをマスクしてい
る。マスクされて下位側４ビットのみとなったデータ
は、ステップＳ１２でメモリに保存される。このメモリ
には前サンプルの下位側４ビットデータが格納されてい
るのでこれを読み出し、ステップＳ１３に示すように、
現サンプルの下位側４ビットデータを前サンプルの下位
側４ビットデータと比較して一致するか否かを判別す
る。
は、入力２０データビットＤINの内の上記直流検出に用
いる下位側４ビット部分（ｄ０、ｄ１、ｄ２、ｄ３）だ
けを取り出すために、上位側１６ビットをマスクしてい
る。マスクされて下位側４ビットのみとなったデータ
は、ステップＳ１２でメモリに保存される。このメモリ
には前サンプルの下位側４ビットデータが格納されてい
るのでこれを読み出し、ステップＳ１３に示すように、
現サンプルの下位側４ビットデータを前サンプルの下位
側４ビットデータと比較して一致するか否かを判別す
る。
【００３３】このステップＳ１３でＹＥＳ（一致した）
と判別されたときには、ステップＳ１４に進んで、デー
タ一致カウンタをカウントアップした後、ステップＳ１
５に進んで、このデータ一致カウンタのカウント値があ
る一定の値に達したか否かを判別する。これは、上記入
力データの下位側４ビットが、一定サンプル数分だけ連
続して同じ（変化なし）となっているか否かを判別する
ものであり、これによって入力データが直流か否かを判
別している。このステップＳ１５にてＹＥＳと判別され
たときには、次のステップＳ１６に進んで直流検出フラ
グを立て、この直流検出ルーチンを終える（例えばこの
直流検出処理ルーチンがサブルーチンの場合には、メイ
ンルーチンにリターンする）。ステップＳ１５でＮＯと
判別されたときには、ステップＳ１６を飛ばしてこの直
流検出処理ルーチンを終える。
と判別されたときには、ステップＳ１４に進んで、デー
タ一致カウンタをカウントアップした後、ステップＳ１
５に進んで、このデータ一致カウンタのカウント値があ
る一定の値に達したか否かを判別する。これは、上記入
力データの下位側４ビットが、一定サンプル数分だけ連
続して同じ（変化なし）となっているか否かを判別する
ものであり、これによって入力データが直流か否かを判
別している。このステップＳ１５にてＹＥＳと判別され
たときには、次のステップＳ１６に進んで直流検出フラ
グを立て、この直流検出ルーチンを終える（例えばこの
直流検出処理ルーチンがサブルーチンの場合には、メイ
ンルーチンにリターンする）。ステップＳ１５でＮＯと
判別されたときには、ステップＳ１６を飛ばしてこの直
流検出処理ルーチンを終える。
【００３４】上記ステップＳ１３でＮＯ（前サンプルの
下位データと一致しない）と判別されたときには、ステ
ップＳ１７に進んで上記データ一致カウンタを０リセッ
トした後、この直流検出処理ルーチンを終える。
下位データと一致しない）と判別されたときには、ステ
ップＳ１７に進んで上記データ一致カウンタを０リセッ
トした後、この直流検出処理ルーチンを終える。
【００３５】次に、図８は、上記直流検出処理をハード
ウェアで実現する場合の具体的な構成例を示している。
この図８において、入力端子５１には上記入力データ２
０ビットの内の上記直流検出に用いる下位側４ビット部
分（ｄ０、ｄ１、ｄ２、ｄ３）のデータ（下位データ）
が入力されている。この下位データ入力は、データレジ
スタ５２により１サンプル遅延されてデータ比較器５３
の一方の入力端子Ａに送られ、このデータ比較器５３の
他方の入力端子Ｂには入力端子５１からの下位データが
そのまま送られている。データ比較器５３では、現サン
プルの下位データと前サンプルの下位データとが比較さ
れ、これらが一致したときに一致出力がＡＮＤゲート６
３を介して同期カウンタ５４のイネーブル端子に送られ
ている。また、データ比較器５３からの上記一致出力
は、インバータ６２を介して同期カウンタ５４のリセッ
ト端子に送られている。
ウェアで実現する場合の具体的な構成例を示している。
この図８において、入力端子５１には上記入力データ２
０ビットの内の上記直流検出に用いる下位側４ビット部
分（ｄ０、ｄ１、ｄ２、ｄ３）のデータ（下位データ）
が入力されている。この下位データ入力は、データレジ
スタ５２により１サンプル遅延されてデータ比較器５３
の一方の入力端子Ａに送られ、このデータ比較器５３の
他方の入力端子Ｂには入力端子５１からの下位データが
そのまま送られている。データ比較器５３では、現サン
プルの下位データと前サンプルの下位データとが比較さ
れ、これらが一致したときに一致出力がＡＮＤゲート６
３を介して同期カウンタ５４のイネーブル端子に送られ
ている。また、データ比較器５３からの上記一致出力
は、インバータ６２を介して同期カウンタ５４のリセッ
ト端子に送られている。
【００３６】同期カウンタ５４からのカウント出力は、
データ比較器５５の一方の入力端子Ａに送られている。
このデータ比較器５５の他方の入力端子Ｂには入力端子
６４からの最大カウント値が入力されており、上記カウ
ント出力値がこの最大カウント値に達したとき、一致出
力をＳＲ（セット・リセット）ラッチ５６のセット入力
端子に送る。このＳＲラッチ５６からの出力が、直流検
出出力として出力端子５７より取り出されると共に、イ
ンバータ６５を介してＡＮＤゲート６３に戻されてい
る。
データ比較器５５の一方の入力端子Ａに送られている。
このデータ比較器５５の他方の入力端子Ｂには入力端子
６４からの最大カウント値が入力されており、上記カウ
ント出力値がこの最大カウント値に達したとき、一致出
力をＳＲ（セット・リセット）ラッチ５６のセット入力
端子に送る。このＳＲラッチ５６からの出力が、直流検
出出力として出力端子５７より取り出されると共に、イ
ンバータ６５を介してＡＮＤゲート６３に戻されてい
る。
【００３７】ここで、データレジスタ５２及び同期カウ
ンタ５４は、入力端子６１からのワード同期信号をクロ
ックとして動作している。従って、同期カウンタ５４
は、イネーブル端子への信号が“Ｈ”（ハイレベル、あ
るいは“１”）、すなわちカウントイネーブル状態とな
っている期間だけ、入力端子６１からのワード同期クロ
ックをカウントする。このカウントイネーブル状態とな
る条件は、データ比較器５３からの下位データ一致出力
が生じており、かつＳＲラッチ５６からの直流検出信号
が未だ出力されていない場合である。このカウントイネ
ーブル状態の間にワード数（サンプル数）をカウントす
ることで、下位データが一致するサンプルの連続数を求
めている。このカウント動作中で下位データが不一致と
なってデータ比較器５３からの出力が“Ｌ”（ローレベ
ル、あるいは“０”）となると、これの逆論理がインバ
ータ６２でとられて同期カウンタ５４のリセット入力端
子に送られるから、カウント値は０クリアされる。
ンタ５４は、入力端子６１からのワード同期信号をクロ
ックとして動作している。従って、同期カウンタ５４
は、イネーブル端子への信号が“Ｈ”（ハイレベル、あ
るいは“１”）、すなわちカウントイネーブル状態とな
っている期間だけ、入力端子６１からのワード同期クロ
ックをカウントする。このカウントイネーブル状態とな
る条件は、データ比較器５３からの下位データ一致出力
が生じており、かつＳＲラッチ５６からの直流検出信号
が未だ出力されていない場合である。このカウントイネ
ーブル状態の間にワード数（サンプル数）をカウントす
ることで、下位データが一致するサンプルの連続数を求
めている。このカウント動作中で下位データが不一致と
なってデータ比較器５３からの出力が“Ｌ”（ローレベ
ル、あるいは“０”）となると、これの逆論理がインバ
ータ６２でとられて同期カウンタ５４のリセット入力端
子に送られるから、カウント値は０クリアされる。
【００３８】下位データの一致するサンプルが連続して
同期カウンタ５４でのカウント動作が持続し、カウント
値が上記最大カウント値に一致すると、データ比較器５
５からの一致出力によりＳＲラッチ５６がセットされ、
出力端子５７より直流検出出力が取り出される。また、
この直流検出出力はインバータ６５で逆論理がとられて
ＡＮＤゲート６３に送られるから、同期カウンタ５４の
カウントイネーブル状態が解除され、カウント動作が停
止し、データ比較器５５からは一致信号が出力され続け
ることになる。ＳＲラッチ５６のリセット信号として
は、データ比較器５５からの一致出力の逆論理が使用さ
れる。すなわち、下位データが一致しなくなってデータ
比較器５３からの出力が“Ｌ”となることでインバータ
６２を介して同期カウンタ５４がリセットされ、カウン
ト値が０クリアされ、データ比較器５５からの出力が
“Ｌ”となって、ＳＲラッチ５６がリセットされる。
同期カウンタ５４でのカウント動作が持続し、カウント
値が上記最大カウント値に一致すると、データ比較器５
５からの一致出力によりＳＲラッチ５６がセットされ、
出力端子５７より直流検出出力が取り出される。また、
この直流検出出力はインバータ６５で逆論理がとられて
ＡＮＤゲート６３に送られるから、同期カウンタ５４の
カウントイネーブル状態が解除され、カウント動作が停
止し、データ比較器５５からは一致信号が出力され続け
ることになる。ＳＲラッチ５６のリセット信号として
は、データ比較器５５からの一致出力の逆論理が使用さ
れる。すなわち、下位データが一致しなくなってデータ
比較器５３からの出力が“Ｌ”となることでインバータ
６２を介して同期カウンタ５４がリセットされ、カウン
ト値が０クリアされ、データ比較器５５からの出力が
“Ｌ”となって、ＳＲラッチ５６がリセットされる。
【００３９】上記端子６４に送る最大カウント値を制御
することによって上記直流検出の閾値（スレッショルド
値）を状況に応じて変化させることもできる。このため
の具体例としては、図８に示すように、上記最大カウン
ト値を最大カウント値設定回路６６により制御するよう
に構成すればよい。
することによって上記直流検出の閾値（スレッショルド
値）を状況に応じて変化させることもできる。このため
の具体例としては、図８に示すように、上記最大カウン
ト値を最大カウント値設定回路６６により制御するよう
に構成すればよい。
【００４０】ところで、上述したような２０ビットを１
６ビットに（一般にはｎビットをｍビットに）変換する
再量子化器を用いたノイズシェイピング回路において
は、入力データが出力データと同じビット数あるいはそ
れ以下のビット数しかない場合にも、上述したようなハ
ンチング現象による発振データが入力データに付加され
てしまう可能性がある。このため、ハンチング現象が発
生する可能性のある入力データとして、直流値（０を含
む）であるか否かと、１６ビットデータか否かの双方を
同時に検出することが必要とされる。
６ビットに（一般にはｎビットをｍビットに）変換する
再量子化器を用いたノイズシェイピング回路において
は、入力データが出力データと同じビット数あるいはそ
れ以下のビット数しかない場合にも、上述したようなハ
ンチング現象による発振データが入力データに付加され
てしまう可能性がある。このため、ハンチング現象が発
生する可能性のある入力データとして、直流値（０を含
む）であるか否かと、１６ビットデータか否かの双方を
同時に検出することが必要とされる。
【００４１】これは、上記図７のようにＬＳＢ（最下位
ビット）側の４ビットを監視することで実現できる。先
ず、直流入力時の場合を考えてみると、データが１７ビ
ット以上であれば、監視している下位ビットは音楽信号
であれば必ず変化するが、直流入力となればデータは一
定値を保持しているから、下位ビットの変化はないの
で、上記下位側４ビットを検出することで、直流値入力
かどうかを判別できる。次に、１６ビット値の入力を考
えると、この場合には、音楽信号が入ってきている場合
にも１７ビット目以降のデータは変化しないので、上記
直流の場合と同様に下位ビットの監視により１７ビット
以上のデータ入力と区別できる。
ビット）側の４ビットを監視することで実現できる。先
ず、直流入力時の場合を考えてみると、データが１７ビ
ット以上であれば、監視している下位ビットは音楽信号
であれば必ず変化するが、直流入力となればデータは一
定値を保持しているから、下位ビットの変化はないの
で、上記下位側４ビットを検出することで、直流値入力
かどうかを判別できる。次に、１６ビット値の入力を考
えると、この場合には、音楽信号が入ってきている場合
にも１７ビット目以降のデータは変化しないので、上記
直流の場合と同様に下位ビットの監視により１７ビット
以上のデータ入力と区別できる。
【００４２】以上により、２０ビット入力で入力値が直
流値の場合と１６ビットの場合を同時に検出できる。上
記実施例では、２０ビット入力の場合を例に挙げて説明
したが、例えばディジタルオーディオインターフェイス
が２４ビットデータまで対応できる場合には、入力２４
ビットのＬＳＢ（最下位ビット）側の８ビットを監視す
るようにすればよい。また一般に、入力ｎビットデータ
をｍビットデータに変換して出力する場合には、入力デ
ータの最下位側（ｎ−ｍ）ビットを監視するようにすれ
ばよい。
流値の場合と１６ビットの場合を同時に検出できる。上
記実施例では、２０ビット入力の場合を例に挙げて説明
したが、例えばディジタルオーディオインターフェイス
が２４ビットデータまで対応できる場合には、入力２４
ビットのＬＳＢ（最下位ビット）側の８ビットを監視す
るようにすればよい。また一般に、入力ｎビットデータ
をｍビットデータに変換して出力する場合には、入力デ
ータの最下位側（ｎ−ｍ）ビットを監視するようにすれ
ばよい。
【００４３】なお、本発明は上記実施例のみに限定され
るものではなく、例えば、上記ハンチング現象が発生す
る可能性があることを検出したときには、ノイズフィル
タの係数を全て０とする以外に、ノイズフィルタと再量
子化器入力側加算（減算）器との間にスイッチを挿入接
続してこのスイッチをオフ（遮断）することで、帰還さ
れる値を０とするように構成してもよい。この他、本発
明の要旨を逸脱しない範囲で種々の変更が可能である。
るものではなく、例えば、上記ハンチング現象が発生す
る可能性があることを検出したときには、ノイズフィル
タの係数を全て０とする以外に、ノイズフィルタと再量
子化器入力側加算（減算）器との間にスイッチを挿入接
続してこのスイッチをオフ（遮断）することで、帰還さ
れる値を０とするように構成してもよい。この他、本発
明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４４】
【発明の効果】以上の説明からも明らかなように、本発
明に係るノイズシェイピング回路によれば、入力信号が
直流値（０を含む）となることを検出して、量子化器に
帰還される値を０としているため、リミットサイクルに
よるいわゆるハンチング現象を防止することができる。
また、入力信号のビット数が量子化出力信号のビット数
以下であることを検出して、量子化器に帰還される値を
０とすることによって、ハンチング現象を防止すること
ができる。
明に係るノイズシェイピング回路によれば、入力信号が
直流値（０を含む）となることを検出して、量子化器に
帰還される値を０としているため、リミットサイクルに
よるいわゆるハンチング現象を防止することができる。
また、入力信号のビット数が量子化出力信号のビット数
以下であることを検出して、量子化器に帰還される値を
０とすることによって、ハンチング現象を防止すること
ができる。
【００４５】ここで、所定数の連続する入力サンプルの
下位側ビットが同一であることを検出することにより、
上記直流検出と入力ビット数が量子化出力ビット数以下
か否かの検出との双方が同時に行え、構成を簡略化する
ことができる。
下位側ビットが同一であることを検出することにより、
上記直流検出と入力ビット数が量子化出力ビット数以下
か否かの検出との双方が同時に行え、構成を簡略化する
ことができる。
【図１】本発明に係るノイズシェイピング回路の一実施
例の概略構成を示すブロック回路図である。
例の概略構成を示すブロック回路図である。
【図２】該実施例に用いられるノイズフィルタの具体的
な構成例を示すブロック回路図である。
な構成例を示すブロック回路図である。
【図３】該実施例の要部動作を説明するためのフローチ
ャートである。
ャートである。
【図４】該実施例のノイズシェイピング回路が適用され
る音質改善処理装置の一例を示すブロック図である。
る音質改善処理装置の一例を示すブロック図である。
【図５】図４に示す音質改善処理装置に適用して好まし
いノイズシェイピング回路の概略構成を示すブロック回
路図である。
いノイズシェイピング回路の概略構成を示すブロック回
路図である。
【図６】本発明に係るノイズシェイピング回路の実施例
の直流検出動作を説明するためのフローチャートであ
る。
の直流検出動作を説明するためのフローチャートであ
る。
【図７】ノイズシェイピング回路の入力データと出力デ
ータとを示す図である。
ータとを示す図である。
【図８】本発明に係るノイズシェイピング回路の実施例
の直流検出のためのハードウェア構成の一例を示すブロ
ック回路図である。
の直流検出のためのハードウェア構成の一例を示すブロ
ック回路図である。
１１・・・・・入力端子 １２・・・・・加算器（減算器） １３・・・・・再量子化器 １４・・・・・出力端子 １５・・・・・減算器 １６・・・・・ノイズフィルタ １７・・・・・直流検出器 １８・・・・・切換スイッチ １９・・・・・出力端子
Claims (6)
- 【請求項１】 入力信号を所定ビット数の信号に再量子
化して出力する量子化手段と、 上記量子化手段の出力値と入力値との差をとることによ
り量子化ノイズを得る減算手段と、 上記減算手段からの量子化ノイズが入力されるノイズフ
ィルタと、 このノイズフィルタからの出力を上記量子化手段の入力
側に帰還する帰還手段と、 上記量子化手段への入力信号が０を含む直流値となるこ
とを検出する直流検出手段とを有し、 上記直流検出手段により直流入力が検出されたときに、
上記量子化器に帰還される値を０とすることを特徴とす
るノイズシェイピング回路。 - 【請求項２】 上記直流検出手段により直流入力が検出
されたときに、上記ノイズフィルタの係数を全て０とす
ることを特徴とする請求項１記載のノイズシェイピング
回路。 - 【請求項３】 上記直流検出手段は、上記入力信号の連
続する所定数のサンプルが一定の値となることを検出す
ることを特徴とする請求項１記載のノイズシェイピング
回路。 - 【請求項４】 入力信号を所定ビット数の信号に再量子
化して出力する量子化手段と、 上記量子化手段の出力値と入力値との差をとることによ
り量子化ノイズを得る減算手段と、 上記減算手段からの量子化ノイズが入力されるノイズフ
ィルタと、 このノイズフィルタからの出力を上記量子化手段の入力
側に帰還する帰還手段と、 上記量子化手段への入力信号のビット数が上記所定ビッ
ト数以下であることを検出するビット数検出手段とを有
し、 上記ビット数検出手段により上記入力信号のビット数が
上記所定ビット数以下であることが検出されたときに、
上記量子化手段に帰還される値を０とすることを特徴と
するノイズシェイピング回路。 - 【請求項５】 上記ビット数検出手段により入力ビット
数が上記所定ビット数以下であることが検出されたとき
に、上記ノイズフィルタの係数を全て０とすることを特
徴とする請求項４記載のノイズシェイピング回路。 - 【請求項６】 入力信号を所定ビット数の信号に再量子
化して出力する量子化手段と、 上記量子化手段の出力値と入力値との差をとることによ
り量子化ノイズを得る減算手段と、 上記減算手段からの量子化ノイズが入力されるノイズフ
ィルタと、 このノイズフィルタからの出力を上記量子化手段の入力
側に帰還する帰還手段と、 上記量子化手段への入力信号について連続する所定数の
入力サンプルの下位側ビットが同一であることを検出す
る検出手段とを有し、 上記入力サンプルの下位側ビットが同一であることが検
出されたときに、上記量子化手段に帰還される値を０と
することを特徴とするノイズシェイピング回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31652092A JP3225644B2 (ja) | 1992-10-31 | 1992-10-31 | ノイズシェイピング回路 |
| KR1019930021593A KR0170422B1 (ko) | 1992-10-31 | 1993-10-18 | 노이즈 세이핑회로 |
| EP93308635A EP0596662B1 (en) | 1992-10-31 | 1993-10-29 | Noise shaping circuit and noise shaping method |
| DE69324100T DE69324100T2 (de) | 1992-10-31 | 1993-10-29 | Schaltung und Verfahren für Rauschformung |
| US08/432,901 US5493296A (en) | 1992-10-31 | 1995-05-02 | Noise shaping circuit and noise shaping method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31652092A JP3225644B2 (ja) | 1992-10-31 | 1992-10-31 | ノイズシェイピング回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH06152329A JPH06152329A (ja) | 1994-05-31 |
| JP3225644B2 true JP3225644B2 (ja) | 2001-11-05 |
Family
ID=18078029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31652092A Expired - Fee Related JP3225644B2 (ja) | 1992-10-31 | 1992-10-31 | ノイズシェイピング回路 |
Country Status (5)
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| EP (1) | EP0596662B1 (ja) |
| JP (1) | JP3225644B2 (ja) |
| KR (1) | KR0170422B1 (ja) |
| DE (1) | DE69324100T2 (ja) |
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| JP3334419B2 (ja) * | 1995-04-20 | 2002-10-15 | ソニー株式会社 | ノイズ低減方法及びノイズ低減装置 |
| EP0954849B1 (en) * | 1997-10-31 | 2003-05-28 | Koninklijke Philips Electronics N.V. | A method and apparatus for audio representation of speech that has been encoded according to the lpc principle, through adding noise to constituent signals therein |
| US6600788B1 (en) * | 1999-09-10 | 2003-07-29 | Xilinx, Inc. | Narrow-band filter including sigma-delta modulator implemented in a programmable logic device |
| US7171355B1 (en) | 2000-10-25 | 2007-01-30 | Broadcom Corporation | Method and apparatus for one-stage and two-stage noise feedback coding of speech and audio signals |
| JP2002344320A (ja) * | 2001-05-21 | 2002-11-29 | Sony Corp | ディジタル信号処理装置及びディジタル信号処理方法 |
| US7110942B2 (en) * | 2001-08-14 | 2006-09-19 | Broadcom Corporation | Efficient excitation quantization in a noise feedback coding system using correlation techniques |
| GB0200027D0 (en) * | 2002-01-02 | 2002-02-13 | Bae Systems Plc | Improvements relating to operation of a current controller |
| US6751587B2 (en) | 2002-01-04 | 2004-06-15 | Broadcom Corporation | Efficient excitation quantization in noise feedback coding with general noise shaping |
| US7206740B2 (en) * | 2002-01-04 | 2007-04-17 | Broadcom Corporation | Efficient excitation quantization in noise feedback coding with general noise shaping |
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| WO2009088886A2 (en) | 2007-12-31 | 2009-07-16 | Intersil Americas Inc. | Systems and methods for improved over-current clipping |
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| US9524794B1 (en) * | 2015-08-10 | 2016-12-20 | Sandisk Technologies Llc | Constrained data shaping |
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| JP2801644B2 (ja) * | 1989-06-05 | 1998-09-21 | パイオニア株式会社 | ディザ回路 |
| JPH0472909A (ja) * | 1990-07-13 | 1992-03-06 | Sony Corp | オーディオ信号の量子化誤差低減装置 |
| JPH07120950B2 (ja) * | 1990-09-05 | 1995-12-20 | ヤマハ株式会社 | Ｄａ変換装置 |
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- 1992-10-31 JP JP31652092A patent/JP3225644B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-18 KR KR1019930021593A patent/KR0170422B1/ko not_active IP Right Cessation
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- 1993-10-29 DE DE69324100T patent/DE69324100T2/de not_active Expired - Fee Related
-
1995
- 1995-05-02 US US08/432,901 patent/US5493296A/en not_active Expired - Fee Related
Also Published As
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| KR940010055A (ko) | 1994-05-24 |
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| KR0170422B1 (ko) | 1999-04-15 |
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