KR20010013111A - 시그마-델타 변조기에서 주기적 잡음을 감소하는 장치 및방법 - Google Patents

시그마-델타 변조기에서 주기적 잡음을 감소하는 장치 및방법 Download PDF

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에를링 블로메
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Abstract

본 발명은, 시그마-델타 변조기에 있어서 감소된 주기적 잡음(아이들 잡음)을 갖는 시그마-델타 변조를 위한 장치 및 방법에 관한 것이다. 상기 감소는, 시그마-델타 변조기에 두 개의 상이한 디서 신호들(217, 218)을 부가시킴으로써 달성된다. 제1 디서 신호(218)를 소정 주기의 특정 비트 형태로 구성하는 한편, 제2 디서 신호(217)를 소정 타주기의 의사-잡음 신호로 구성한다.

Description

시그마-델타 변조기에서 주기적 잡음을 감소하는 장치 및 방법{APPARATUS AND METHOD FOR THE REDUCTION OF PERIODIC NOISE IN A SIGMA-DELTA MODULATOR}
아날로그/디지털 또는 디지털/아날로그 변환이 수행되는 대부분의 오디오 장치, 예를 들면, 이동전화 또는 CD 재생기에 있어서, 아날로그/디지털 변환기 또는 디지털/아날로그 변환기에서 종종 시그마-델타 변조기가 사용된다.
종래 기술에 의한 시그마-델타 변조기는 다수의 적분기, 다수의 증폭기 및 정량자(quantifier)를 포함하고 있다. 이들은 상기 시그마-델타 변조기에 특별한 방식으로 배치된다. 시그마/델타 변조기의 구성은 아래에 설명되어 있다.
시그마-델타 변조기에 있어서, 상기 구성요소들은 입력신호가, 낮거나, 일정하거나, 또는 서서히 변화할 경우, 이른바, 주기적 잡음 또는 아이들 톤 신호(idle tones)를 발생한다. 상기 주기적 잡음이 상대적으로 낮은 진폭을 가지더라도 인간의 귀로 충분히 들을 수 있다. 그러므로, 이 잡음을 들을 수 없는 레벨로 감소시켜야 한다.
유럽 특허 제709,969 A2호에는, 디서(Dither) 신호로 주기적 잡음을 감소시키는 시그마-델타 변조기가 공개되어 있다. 디서 신호는, 랜덤(random) 신호, 예를 들면, 의사-잡음 코드(pseude-noise code)(PN-code)이다. 이 디서 신호는 상기 시그마-델타 변조기내 하나 이상의 위치에 부가할 수 있다. 시그마 델타 변조기에 디서 신호가 부가되는 위치에 따라, 신호는 부가 전에 소정의 필터에 의해서 필터링된다.
PN 코드의 바람직한 길이는, PN 코드의 주기가 시그마-델타 변조기에 의해 처리될 최저 주파수의 주기보다 더 길 경우이다. PN 코드는 적어도 21 비트 길이가 되어야 한다. 정류된 디서 신호의 AC 전력은 시그마-델타 변조기의 차수에 따라 좌우된다.
이 해결책의 한가지 문제점은, 디서 신호를 부가하기로 결정한 곳에 하나 이상의 필터가 필요하다는 것이다.
시그마-델타 변조기에서 주기적 잡음을 줄이기 위한 다른 공통적인 해결책은 적분기들 중 하나에 디서 신호를 부가하는 것이다. 이 디서 신호는 필터링 없이 부가된다.
이 해결책은, 또한 시그마-델타 변조기의 성능이 나빠진다는 문제점이 있다.
시그마-델타 변조기에 있어서 신호/잡음비의 악화는, 이 시그마-델타 변조기의 복잡도가 증가되어야 한다는 것을 의미한다. 이는, 바람직한 수준의 성능을 유지하기 위해 시그마-델타 변조시에 다수의 적분기가 사용되어야 한다는 것을 의미한다.
D/A 변환기에 시그마-델타 변조기가 구비된다면, 신호/잡음비의 악화에 대한 다른 해결책이 있다. 게다가, D/A 변환기내의 보간(interpolation) 필터에서 오버-샘플링(over-sampling) 율을 증가시키거나, 또는 시그마-델타 변조기의 출력단에 배치된 저역 필터의 복잡성을 증가시킬 수 있다.
상기한 세가지 해결책은, 그러나 전력소모를 증가시키고, 시그마-델타 변조기의 복잡성을 증가시키게 되는데, 이는 이동 전화와 같은 무선 장치에 있어서는 바람직하지 않다.
본 발명은 감소된 주기적 잡음을 갖는 시스마-델타 변조(sigma-delta modulation) 방법에 관한 것이다.
도 1은 시그마-델타 변조기를 포함하는 D/A 변환기의 블록도,
도 2는 본 발명에 의한 장치 및 방법의 일 실시예를 나타내는 시그마-델타 변조기의 블록도,
도 3은 본 발명에 의한 장치 및 방법의 다른 실시예를 나타내는 시그마-델타 변조기의 블록도,
도 4는 본 발명에 의한 장치 및 방법의 또 다른 실시예를 나타내는 시그마-델타 변조기의 블록도,
도 5는 본 발명에 의한 장치 및 방법의 또 다른 실시예를 나타내는 시그마-델타 변조기의 블록도.
본 발명은 시그마-델타 변조기에서 주기적 잡음(아이들 톤 신호)을 감소시키는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 주기적 잡음을 감소시킬 때, 시그마-델타 변조기의 복잡성을 증가시키지 않으면서 이 시그마-델타 변조기로부터 출력되는 출력신호의 신호/잡음비를 유지하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, D/A 변환기에 시그마-델타 변조를 위한 장치 및 방법이 사용되었을 때, 주기적 잡음을 감소시킬 경우에, D/A 변환기의 복잡성을 증가시키지 않으면서 이 D/A 변환기로부터 출력되는 출력신호의 신호/잡음비를 유지하는 것이다.
따라서, 본 발명의 한가지 목적은, 변조된 출력신호에 주기적 잡음이 감소된 시그마-델타 변조를 위한 장치 및 방법을 제공하는데 있다.
본 발명의 다른 목적은, 주기적 잡음을 줄일 때, 변조과정을 수행하는 시그마-델타 변조기의 복잡성을 증가시키지 않으면서 시그마-델타 변조기의 출력신호에 대해 양호한 신호/잡음비를 얻는데 있다.
상기한 과제들을, 본 발명에 따라 시그마-델타 변조기에 두 개의 상이한 신호들을 추가함으로써 해결하고자 한다. 제1 신호는 상대적으로 짧은 주기를 가진다. 상기 제1 신호는 상기 시그마-델타 변조기의 최상위 비트들 중 하나에 추가된다. 제2 신호는 상기 제1 신호에 비해 긴 주기를 가진다. 제2 신호는 시그마-델타 변조기에 구비된 적분기들 중 하나의 최하위 비트에 추가된다.
본 발명에 의한 장치 및 방법의 한가지 장점은, 시그마-델타 변조기로부터 출력되는 출력 신호의 신호/잡음비를 악화시키지 않으면서 주기적 잡음을 감소시킨다는 것이다.
본 발명의 다른 장점은, 주기적 잡음을 감소시킬 경우 복잡성은 계속해서 낮은 상태로 될 수 있으므로, 상대적으로 낮은 전력을 소모하는 시그마-델타 변조기를 얻을 수 있다는 것이다.
이하, 첨부된 도면을 참조하여 바람직한 실시예를 들어 본 발명을 보다 상세히 설명하고자 한다.
도 1은 종래 기술에 의한 D/A 변환기(100)의 블록도이다. D/A 변환기(100)는, 다수의 N 비트를 포함하는 시간-이산(time-discrete) 신호를 수신하도록 배치된 시간-이산 보간 필터(102)를 포함하고 있다. 예를 들어, 상기 D/A 변환기(100)가 GSM 이동전화에 배치될 경우, 시간-이산 신호(101)는 13비트의 디지털 신호이다. 시간-이산 보간 필터(102)는, 보다 높은 샘플링 율을 가지는 새로운 시간-이산 신호(103)가 구해지도록 수신한 시간-이산 신호(101)의 샘플링 율을 증가시킨다. D/A 변환기로부터 수신한 아날로그 출력 신호(108)에 있어서의 양호한 신호/잡음비를 얻기 위해 상기 샘플링 율을 증가시킨다. 고샘플링 율과 저샘플링 율간의 비를 여기서 과샘플링율(Over-Sampling Ratio: OSR)이라 명명한다. 상기 새로운 시간-이산 신호(103)는 시그마-델타 변조기(104)에 공급된다. 다수의 적분기와 하나의 정량자를 포함하는 시그마-델타 변조기(104)는 출력 신호(106)를 발생시키도록 배치되어 있다. 상기 출력 신호(106)는 규정된 수의 진폭 레벨이라고 가정할 수 있다. 상기 출력 신호(106)는, 종종 단지 두 개의 상이한 레벨을 가진 1비트 신호가 된다. 이와 같은 경우에, N 비트로 나타낸 값에서, 두 개의 상이한 진폭 값을 가질 수 있는 다수의 샘플까지 변환이 수행되었다. 상이한 진폭 값들 사이에 있는 시간-이산 1비트 신호(106)를 평탄하게 하도록 배치된 저역 필터(107)에 시간-이산 신호(106)를 공급함으로써 아날로그 신호(108)를 얻을 수 있다.
A/D 변환기는 원칙적으로 상기의 D/A 변환기와 반대기능을 한다. 한가지 차이점은, D/A 변환기(100)는, 주로 디지털 하드웨어(105)로서 구현되는 한편, A/D 변환기는 주로 아날로그 소자로서 구현된다는 것이다.
도 2는 본 발명에 의한 장치 및 방법의 실시예를 나타내는 시그마-델타 변조기의 블록도이다. 시그마-델타 변조기(104)는 상기 시그마-델타 변조기의 입력(206)에서 발생되는 시간-이산 신호(103)를 수신하고, 또한 시그마-델타 변조기의 출력(207)으로서 출력 신호(106)를 발생하도록 설치된다. 출력 신호(106)는 시간-이산 신호(103)에 의해 좌우된다. 상기 시그마-델타 변조기(104)는, 2개의 적분기들(200, 201), 하나의 정량자(202), 3개의 가산기들(203, 204, 205), 제1 디서 신호(218)를 발생하는 제1 디서 발생기(216) 및, 제2 디서 신호(217)를 발생하는 제2 디서 발생기(215)를 포함하고 있다.
예를 들어, 메모리 또는 시프트 레지스터(shift register)일 수 있는 제1 디서 발생기(216)에 제1 디서 신호(218)가 저장된다. 이 제1 디서 신호(218)는 미리 규정된 진폭을 가지고, 상대적으로 짧은 주기를 가지는 1비트 시퀀스(sequence)이다. 이 상대적으로 짧은 주기는, 상기 제1 디서 신호(218)가 상기 D/A 변환기용으로 지정된 주파수 범위에 어떠한 주파수 성분도 포함하지 않는다는 것을 의미한다. 예를 들어, 사람의 귀로 들을 수 오디오 장치에 있어서, 상기 제1 디서 신호의 주파수 범위는, 사람의 귀로 들을 수 있는 주파수(즉, 0 내지 20㎑의 주파수 범위)에 해당한다. 상기 제2 디서 신호의 진폭 및 주기를 선택하는 방법을 아래에 설명할 것이다.
예를 들어, 최대 길이의 시프트 레지스터일 수 있는 제2 디서 발생기(215)로부터, 주기가 길고, 진폭이 낮으며, 백색 잡음과 유사한 통계적 특성을 가지는 제2 디서 신호(217)가 발생된다. 상기 길이 및 진폭을 선택하는 방법을 아래에 설명할 것이다. 상기 제2 디서 신호(217)는 1비트 시퀀스인데, 이는 길이 22의 최대 길이 시프트 레지스터와, 4초 이상의 주기를 가지고 발생될 때, 백색 잡음과 유사한 통계 특성을 얻는다. 이 4초의 주기는 여기에서 상대적으로 긴 주기로 볼 수 있다. 이 디서 신호는, 상기 제1 디서 신호(218)에 따라, 상기 시그마-델타 변조기가 상기 시그마-델타 변조기에 지정된 주파수 범위에 톤을 갖는 출력 신호를 발생하지 않도록 하는 것이다.
상기 가산기(203)는, 곱셈기(219)를 통한 피드백 접속(208)에 의해서 피드백되는 출력 신호(106)에 시간-이산 신호(103)를 가산하여, 제1 합계 신호(209)를 얻도록 배치되어 있다. 상기 곱셈기(219)에 있어서의 곱셈 요소(k)는 본 기술 분야에 알려진 방식으로 선택된다. k가 0보다 작게 선택되면, 상기 시간-이산 신호(103)에서 상기 출력 신호를 감산하는 과정이 수행된다. 상기 제1 감산 신호(209)가 적분기(200)에서 적분되어, 제1 적분 신호(210)가 구해진다. 상기 가산기(204)는, 상기한 바와 같이 곱셈기(220)를 통해 피드백되는 출력 신호(106)에 제1 적분 신호(210)를 가산하도록 배치되어 있다. 제1 부분합계는 이 가산에 의해 얻어진다. 상기 가산기(204)는, 제1 부분합계의 최상위 비트들 중 하나에 제1 디서 신호(218)를 가산하도록 배치되어 있다. 물론, 가산기에서 수행된 가산을 역순서로 수행함으로써 제2 합계 신호(211)를 얻을 수 있다. 제2 합계 신호(211)가 적분기(201)에서 적분되어, 제2 적분 신호(212)가 얻어진다. 가산기(205)는, 곱셈기(221)를 통해 피드백되는 출력 신호(106) 및 제2 디서 신호(217)에 제2 적분 합계 신호를 가산하여, 제3 합계 신호(214)가 구해지도록 배치되어 있다. 제2 디서 신호는 최하위 비트들 중 하나에 가산된다. 제3 합계 신호는, 출력 신호(106)를 발생하도록 배치된 정량자(202)의 입력(213)에서 발생한다. 출력 신호(106)는 2개의 레벨들을 가질 수 있는 신호이다.
출력 신호(106)는, 각각의 곱셈 요소들(k, l, m)을 갖는 3개의 곱셈기들(219, 220, 221)을 통해 피드백된다. 곱셈 요소들(k, l, m)은 상이한 방식으로 결정될 수 있다. 그러나, 일반적으로 잡음 및 신호에 대한 전달함수를 해석해야 한다. 상기 곱셈 계수를 결정하는 방법은 그 기술분야에 공지되어 있다.
제1 디서 신호(218)는 미리 결정된 스펙트럼 특성을 갖는 1비트 신호이다. 수신된 신호(101)의 규정된 샘플링 주파수(fs) 및 OSR(OverSampling Ratio)에 대해서, 제1 디서 신호는, 예를 들어, 이동전화의 기저 대역 범위일 수 있는, D/A 변환기에 지정된 범위(fB)에 주파수들을 포함할 필요가 없다. 상기한 바를 이루기 위해, 제1 디서 신호(218)의 길이는, D/A 변환기에 지정된 주파수 범위 중 최상위 주파수(fBH)의 주기보다 짧도록 하는 것이 바람직하다. 이는, 제2 디서 신호(217)가 1/(fBH)×fs×OSR 비트들보다 짧은 비트 시퀀스로 선택되면 이루어진다. 사람의 귀는, 예를 들면, 이동전화에 배치된 D/A 변환기에서 최고 주파수로 제공하는 20㎑까지 들을 수 있다. 예를 들어, 샘플링 율(fs)이 8000㎐이고 OSR이 64일 경우, 제1 디서 신호가 26비트보다 짧게 선택되면, 제1 디서 신호(218)가 사람이 들을 수 있는 주파수 범위에 어떤 주파수도 포함하지 않아야 한다는 요구사항이 충족된다. 이는, 상기에 언급된 식에 상기 값들을 대입함으로써 달성된다; 1/(20000)×8000×6426 비트. 제1 디서 신호의 진폭은 피드백 출력 신호의 진폭보다 4 내지 32배 낮게 선택하는 것이 바람직하다. 제1 디서 신호의 진폭 선택은, 시그마-델타 변조기의 구조 및 제1 디서 신호가 가산되는 비트에 의해 좌우된다. 시그마-델타 변조기의 구조를 결정한 후에 제1 디서 신호의 진폭을 모의 실험할 수 있다.
제2 디서 신호(217)는 백색잡음에 해당하는 통계 특성을 갖는 비트 시퀀스이다. 이는, 예를 들면, 최대 길이 시프트 레지스터에서 발생된 의사 잡음(PN)코드가 될 수 있다. 이 디서 신호의 주기는 수 초의 길이정도로 긴 것이 바람직하다. 예를 들어, 샘플링 율(fs)이 8000㎐이고, OSR이 64일 경우, 4초의 주기를 원한다면, 비트 시퀀스 및 주기는 2048000비트(4×8000×64=2048000)보다 길어야 한다. 이 시퀀스는, 길이 22인 최대 길이 시프트 레지스터를 이용하여 얻어지는데, 이 시퀀스는 222-1=4194303의 주기를 갖는다. 소정길이의 최대 길이 시프트 레지스터를 설계하는 방법은 본 기술 분야에서 공지되어 있다.
제1 디서 신호의 진폭은 시그마-델타 변조기내의 가산기에 진폭 조절가능한 디서 발생기(216)를 연결함으로써 결정된다. 진폭은, 출력 신호(108)에서 어떠한 주기적 잡음도 발견되지 않을 때까지 증가된다. 이는, 여러 가지 방법으로 확인해 볼 수 있는데, 예를 들어, 출력 신호(108)를 레지스터링(registering)하기 위해, 신호들의 주파수 성분을 레지스터링하는 스펙트럼 분석기를 연결하여 확인하는 방법이 있다.
본 실시예에서는, 제1 디서 신호(218)를 가산기(205)에 연결할 수 있고, 또한 제2 디서 신호(217)를 가산기들(203, 204)에 연결할 수 있는데, 이는 상기한 바와 동일한 결과가 구해진다.
도 3은 본 발명에 의한 장치 및 방법의 제2 실시예를 나타내는 시그마-델타 변조기의 블록도이다. 도 2와 관련하여 설명한 실시예와 도 3에 도시한 실시예의 차이점은, 도 3에 도시한 실시예는 추가로 적분기(300), 가산기(302) 및 증폭기(301)를 포함하고 있다는 것이고, 따라서 3차 시그마-델타 변조기로서 언급된다.
가산기(302)에서, 입력신호(103)가 증폭기(301)에 의해 증폭된 출력신호(106)에 가산되어 합계 신호가 얻어진다. 이 합계 신호는 적분된 신호(303)를 발생하는 적분기(300)에서 적분된다. 가산기(203)는 도 2와 관련하여 설명한 입력 신호(103) 대신에 입력 신호(303)를 입력받는다. 다른 모든 점에 있어서, 시그마-델타 변조기는 도 2와 관련하여 상기한 바와 같은 역할을 한다.
상기 두가지 실시예에 사용된 디서 신호(217)와 디서 신호(218)는 엄밀하게는 같은 신호가 아니지만, 상기한 바에 따라 조절되었다.
이와 같은 실시예에 있어서, 제1 디서 신호(218)를 가산기들(203, 205) 중 하나에 연결할 수 있고, 또한 제2 디서 신호(217)를 가산기들(203, 204, 302) 중 하나에 연결할 수 있는데, 이는 상기와 같은 결과를 얻을 수 있을 것이다.
도 4는 본 발명에 의한 장치 및 방법의 다른 실시예를 나타내는 시그마-델타 변조기의 블록도이다. 본 실시예와, 도 2와 관련하여 설명한 실시예와의 차이점은, 디서 발생기들(216, 215)의 위치가 서로 바뀐 것에 있다. 디서 신호(217)에 대하여 도 2와 관련하여 설명한 바와 동일한 방식으로, 가산기(204)에서, 디서 발생기들 중 하나(215)에서 발생된 제1 디서 신호(417)를 제1 적분 신호(210)와 증폭기(220)를 통해 피드백 된 출력신호(106)에 가산함으로써, 제2 합계 신호(411)가 얻어진다. 합계 신호(411)를 적분기(201)에서 적분함으로써 제2 적분 신호(412)가 얻어진다. 제2 디서 신호(418)를 제2 적분 신호(412)와 증폭기(221)를 통해 피드백 된 출력신호(106)에 가산함으로써, 제3 합계 신호(414)가 얻어진다. 이 가산은, 디서 신호(218)에 대해 도 2와 관련하여 설명한 바와 동일 방식으로 수행된다. 출력 신호(106)는, 제3 합계 신호(414)를 정량화(202)함으로써, 상기한 바와 같이 출력(106)에서 얻어진다.
도 5는 본 발명에 의한 시그마-델타 변조기의 또다른 실시예 블록도이다. 도 3과 관련하여 설명한 것과의 차이는, 디서 발생기들(216, 215)이 변화된 위치를 갖는다는 것이다. 디서 신호(217)에 대하여 도 3과 관련하여 설명한 바와 동일한 방식으로, 가산기(204)에서, 디서 발생기들(215)에서 발생된 제1 디서 신호(417)를 제1 적분 신호(210)와 증폭기(220)를 통해 피드백 된 출력신호(106)에 가산함으로써, 제2 합계 신호(511)가 얻어진다. 합계 신호(201)를 적분기(201)에서 적분함으로써 제2 적분 신호(512)가 얻어진다. 제2 디서 신호(418)를 제2 적분 신호(512)와 증폭기(221)를 통해 피드백 된 출력신호(106)에 가산함으로써, 제3 합계 신호(514)가 얻어진다. 이 가산은, 디서 신호(218)에 대해 도 3과 관련하여 설명한 바와 동일 방식으로 수행된다. 출력 신호(106)는, 제3 합계 신호(414)를 정량화(202)함으로써, 상기한 바와 같이 출력(106)에서 얻어진다.
본 발명은, 물론 전술하고 도면에 나타낸 것에 제한 받지 않지만, 청구범위 내에서 수정가능하다.

Claims (24)

  1. a) 규정된 요소(k)로 승산된 출력 신호(106)에 가산된 입력 신호(103)에 상응하는 신호(209, 도 2)의 적어도 제1 적분(200)에 의해, 제1 적분 신호(210)를 얻는 단계와;
    b) 제1 신호(218)에 가산된 상기 제1 적분 신호(210)의 적어도 제2 적분(201)에 의해, 제2 적분 신호(212)를 얻는 단계와;
    c) 제2 신호(217)에 가산된 상기 제2 적분 신호(212)의 정량화(202)에 의해, 상기 출력 신호(106)를 얻는 단계를 포함하여 이루어진 주기적 잡음이 감소되도록 수행하는 시그마-델타 변조방법에 있어서,
    상기 제1 신호(218)를 소정주기의 특정 비트맵으로 구성하고,
    상기 제2 신호(217)를 소정주기의 의사 잡음 신호로 구성하는 것을 특징으로 하는 시그마-델타 변조방법.
  2. 제1항에 있어서, 상기 제1 신호(218)를 상기 제2 신호(217)의 주기보다 상대적으로 짧은 소정주기의 한 비트 시간 이산 시퀀스로 구성하고;
    상기 제2 신호(217)를 소정주기의 한 비트 시간 이산 시퀀스로 구성하는 것을 특징으로 하는 시그마-델타 변조방법.
  3. 제2항에 있어서, 상기 입력 신호(103) 및 상기 제1 적분 신호(210)를 N-비트 시간 이산 신호로 구성하는데,
    상기 제1 신호(218)를 상기 제1 적분 신호(210)의 규정된 비트에 가산하고;
    상기 제2 신호(217)를 상기 제2 적분 신호(212)의 최하위 비트에 가산하며;
    상기 출력 신호(106)를 한-비트 시간 이산 신호로 구성하는 것을 특징으로 하는 시그마-델타 변조방법.
  4. 제2항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 신호(218)의 주기를, 그것의 주파수가 상기 시그마-델타 변조기의 주파수 범위 밖에 놓이도록 하고;
    상기 제2 신호(217)의 주기는, 그것의 시퀀스가 사람이 들을 수 없는 주파수로 반복하도록 길게 되는 것을 특징으로 하는 시그마-델타 변조방법.
  5. 제4항에 있어서, 상기 시그마-델타 변조기의 주파수 범위는 사람이 들을 수 있는 범위인데, 상기 제1 신호(218)의 주기는 사람이 들을 수 없는 주파수로 반복되는 것을 특징으로 하는 시그마-델타 변조방법.
  6. 상기 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제2 적분(201)에 앞서, 규정된 요소(l)로 곱한 상기 출력 신호(106)의 가산이 이루어지고,
    상기 정량화(202)에 앞서, 규정된 요소(m)로 곱한 상기 출력 신호(106)의 가산이 이루어지는 것을 특징으로 하는 시그마 델타 변조방법.
  7. a) 규정된 요소(k)로 승산된 출력 신호(106)에 가산된 입력 신호(103)에 상응하는 신호(209, 도 2)의 적어도 제1 적분(200)에 의해, 제1 적분 신호(210)를 얻는 단계와;
    b) 제1 신호(417)에 가산된 상기 제1 적분 신호(210)의 적어도 제2 적분(201)에 의해, 제2 적분 신호(412)를 얻는 단계와;
    c) 제2 신호(418)에 가산된 상기 제2 적분 신호(412)의 정량화(202)에 의해, 상기 출력 신호(106)를 얻는 단계를 포함하여 이루어진 주기적 잡음이 감소되도록 수행하는 시그마-델타 변조방법에 있어서,
    상기 제1 신호(417)를 소정 주기의 의사 잡음 신호로 구성하고,
    상기 제2 신호(418)를 소정 주기의 특정 비트맵으로 구성하는 것을 특징으로 하는 시그마-델타 변조방법.
  8. 제7항에 있어서, 상기 제1 신호(417)를 소정주기의 한 비트 시간 이산 시퀀스로 구성하고;
    상기 제2 신호(418)를 상기 제1 신호의 주기로다 상대적으로 짧은 소정주기의 한-비트 시간 이산 시퀀스로 구성하는 것을 특징으로 하는 시그마-델타 변조방법.
  9. 제8항에 있어서, 상기 입력신호(103) 및 제1 적분신호(210)를 N-비트 시간 이산 신호로 구성하는데,
    상기 제1 신호(417)를 상기 제2 적분 신호(212)의 최하위 비트에 가산하고;
    상기 제2 신호(418)를 상기 제1 적분 신호(210)의 규정된 비트에 가산하며;
    상기 출력 신호(106)를 한-비트 시간 이산 신호로 구성하는 것을 특징으로 하는 시그마-델타 변조방법.
  10. 제8항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 신호(417)의 주기는, 그것의 시퀀스가 사람이 들을 수 없는 주파수 로 반복할 만큼 매우 길고;
    상기 제2 신호(418)의 주기를, 그것의 주파수가 상기 시그마-델타 변조기의 주파수 범위 밖에 놓이도록 하는 것을 특징으로 하는 시그마-델타 변조방법.
  11. 제10항에 있어서, 상기 시그마-델타 변조기의 주파수 범위는 사람이 들을 수 있는 범위인데, 상기 제1 신호(418)의 주기는 사람이 들을 수 없는 주파수로 반복되는 것을 특징으로 하는 시그마-델타 변조방법.
  12. 상기 항들 중 어느 한 항에 있어서, 상기 제2 적분(201)에 앞서, 규정된 요소(l)로 승산된 상기 출력 신호(106)의 가산이 이루어지고,
    상기 정량화(202)에 앞서, 규정된 요소(m)로 승산된 상기 출력 신호(106)의 가산이 이루어지는 것을 특징으로 하는 시그마 델타 변조방법.
  13. a) 규정된 요소(k)로 승산된 출력신호(106)에 가산된 입력신호(103)에 상응하여 신호(209, 도 2)를 적분함으로써, 제1 적분 신호(210)를 얻기 위해 배치된 적어도 하나의 제1 적분기(200)와;
    b) 제1 신호(218)에 가산된 상기 제1 적분신호(210)를 적분함으로써, 제2 적분신호(212)를 얻기 위해 배치된 적어도 하나의 제2 적분기(201)와;
    c) 제2 신호(217)에 가산된 상기 제2 적분신호(212)를 정량화함으로써, 상기 출력 신호(106)를 얻기 위해 배치된 정량자(202)로 이루어진 주기적 잡음이 감소되도록 수행하는 시그마-델타 변조 장치에 있어서,
    제1 디서 발생기(216)를 소정주기의 특정 비트맵으로 구성된 제1 신호(218)를 발생하도록 배치하고;
    제2 디서 발생기(215)를 소정주기의 의사 잡음 신호로 구성된 제2 신호(217)를 발생하도록 배치하는 것을 특징으로 하는 시그마-델타 변조 장치.
  14. 제13항에 있어서, 상기 제1 디서 발생기(216)를 메모리수단으로 구성하고;
    상기 제2 디서 발생기(215)를 최대 길이의 시프트 레지스터로 구성하는 것을 특징으로 하는 시그마-델타 변조 장치.
  15. 제13항에 있어서, 상기 제1 디서 발생기(216)를 시프트 레지스터로 구성하고;
    상기 제2 디서 발생기(215)를 최대 길이의 시프트 레지스터로 구성하는 것을 특징으로 하는 시그마-델타 변조 장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 제1 가산기(204)를, 상기 제1 적분신호(210)에 규정된 요소(l)로 승산된 상기 출력 신호(106)를 가산하도록 배치하고,
    제2 가산기(205)를, 상기 제2 적분신호(212)에 규정된 요소(m)로 승산된 출력신호(106)를 가산하도록 배치하는 것을 특징으로 하는 시그마-델타 변조 장치.
  17. a) 규정된 요소(k)로 승산된 출력신호(106)에 가산된 입력신호(103)에 상응하여 신호(209, 도 2)를 적분함으로써, 제1 적분 신호(210)를 얻기 위해 배치된 적어도 하나의 제1 적분기(200)와;
    b) 제1 신호(417)에 가산된 상기 제1 적분신호(210)를 적분함으로써, 제2 적분신호(412)를 얻기 위해 배치된 적어도 하나의 제2 적분기(201)와;
    c) 제2 신호(418)에 가산된 상기 제2 적분신호(412)를 정량화함으로써, 상기 출력 신호(106)를 얻기 위해 배치된 정량자(202)로 이루어진 주기적 잡음이 감소되도록 수행하는 시그마-델타 복조 장치에 있어서,
    제1 디서 발생기(215)를, 소정주기의 의사 잡음 신호로 구성된 제1 신호(417)를 발생하도록 배치하고;
    제2 디서 발생기(216)를, 소정주기의 특정 비트맵으로 구성된 제2 신호(418)를 발생하도록 배치하는 것을 특징으로 하는 시그마-델타 변조 장치.
  18. 제17항에 있어서, 상기 제1 디서 발생기(215)를 최대 길이의 시프트 레지스터로 구성하고;
    상기 제2 디서 발생기(216)를 메모리수단으로 구성하는 것을 특징으로 하는 시그마-델타 변조 장치.
  19. 제17항에 있어서, 상기 제2 디서 발생기(215)를 최대 길이의 시프트 레지스터로 구성하고;
    상기 제2 디서 발생기(216)를 시프트 레지스터로 구성하는 것을 특징으로 하는 시그마-델타 변조 장치.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서, 제1 가산기(204)를, 상기 제1 적분 신호(210)에 규정된 요소(l)로 승산된 상기 출력 신호(106)를 가산하도록 배치하고,
    제2 가산기(205)를, 상기 제2 적분 신호(212)에 규정된 요소(m)로 승산된 상기 출력 신호(106)를 가산하도록 배치하는 것을 특징으로 하는 시그마-델타 변조 장치.
  21. 특정 샘플링 율을 가지는 N비트 시간 이산 신호(101)를 보간 필터(102)에서 필터링함으로써, 소정의 높은 샘플링 율의 시간 이산 신호(103)를 얻는 단계와;
    상기 높은 샘플링 율을 가진 시간-이산 신호(103)를 시그마-델타 변조기(104)에서 변조시킴으로써, 소정수의 진폭레벨을 가지는 출력신호(106)를 얻는 단계와;
    상기 출력신호(106)를 저역 필터(107)에서 필터링함으로써, N-비트 시간 이산 신호(101)에 상응하는 아날로그 신호(108)를 얻는 단계를 포함하는, N-비트 시간 이산 신호(101)를 이 시간 이산 신호(101)에 상응하는 아날로그 신호(108)로 감소된 주기적 잡음을 가지게 디지털/아날로그 변환하는 방법에 있어서,
    상기 시그마-델타 변조를 제1항의 방법에 따라 수행하는 것을 특징으로 하는 디지털/아날로그 변환방법.
  22. 특정 샘플링 율을 가지는 N비트 시간 이산 신호(101)를 보간 필터(102)에서 필터링함으로써, 소정의 높은 샘플링 율의 시간 이산 신호(103)를 얻는 단계와;
    상기 높은 샘플링 율을 가진 시간-이산 신호(103)를 시그마-델타 변조기(104)에서 변조시킴으로써, 소정수의 진폭레벨을 가지는 출력신호(106)를 얻는 단계와;
    상기 출력신호(106)를 저대역 필터(107)에서 필터링함으로써, N-비트 시간 이산 신호(101)에 상응하는 아날로그 신호(108)를 얻는 단계를 포함하는 N-비트 시간 이산 신호(101)를 이 시간 이산 신호(101)에 상응하는 아날로그 신호(108)로 감소된 주기적 잡음을 가지게 디지털/아날로그 변환하는 방법에 있어서,
    상기 시그마-델타 변조를 제7항의 방법에 따라 수행하는 것을 특징으로 하는 디지털/아날로그 변환방법.
  23. 소정 샘플링 율을 가지는 N비트 시간 이산 신호(101)를 보간 필터링함으로써, 소정의 높은 샘플링 율의 시간 이산 신호(103)를 얻는 보간 필터링수단(102)과;
    상기 높은 샘플링 율을 가진 시간-이산 신호(103)를 시그마-델타 변조시킴으로써, 소정의 진폭레벨을 가지는 출력신호(106)를 얻는 시그마-델타 변조수단(104)과;
    상기 출력신호(106)를 저역 필터링함으로써, N-비트 시간 이산 신호(101)에 상응하는 아날로그 신호(108)를 얻는 저대역 필터링수단(107)을 포함하는, N-비트 시간 이산 신호(101)를 이 시간 이산 신호(101)에 상응하는 아날로그 신호(108)로 감소된 주기적 잡음을 가지게 디지털/아날로그 변환하는 장치에 있어서,
    상기 시그마-델타 변조수단을 제13항에 따른 장치로 구성하는 것을 특징으로 하는 디지털/아날로그 변환 장치.
  24. 소정 샘플링 율을 가지는 N비트 시간 이산 신호(101)를 보간 필터링함으로써, 소정의 높은 샘플링 율의 시간 이산 신호(103)를 얻는 보간 필터링수단(102)과;
    상기 높은 샘플링 율을 가진 시간-이산 신호(103)를 시그마-델타 변조시킴으로써, 소정의 진폭레벨을 가지는 출력 신호(106)를 얻는 시그마-델타 변조수단(104)과;
    상기 출력 신호(106)를 저역 필터링함으로써, N-비트 시간 이산 신호(101)에 상응하는 아날로그 신호(108)를 얻는 저역 필터링수단(107)을 포함하는, N-비트 시간 이산 신호(101)를 이 시간 이산 신호(101)에 상응하는 아날로그 신호(108)로 감소된 주기적 잡음을 가지게 디지털/아날로그 변환하는 장치에 있어서,
    상기 시그마-델타 변조수단을 제17항에 따른 장치로 구성하는 것을 특징으로 하는 디지털/아날로그 변환 장치.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528776B1 (en) 1999-11-19 2003-03-04 New Focus, Inc. Electro optic converter having a passive waveguide and exhibiting impedance mismatch
US6456223B1 (en) * 1999-12-28 2002-09-24 Texas Instruments Incorporated Pipelined analog to digital converter using digital mismatch noise cancellation
US6897772B1 (en) * 2000-11-14 2005-05-24 Honeywell International, Inc. Multi-function control system
JP4649777B2 (ja) * 2001-02-09 2011-03-16 ソニー株式会社 デルタシグマ変調装置及び方法、並びにデジタル信号処理装置及び方法
US6823033B2 (en) * 2002-03-12 2004-11-23 Qualcomm Inc. ΣΔdelta modulator controlled phase locked loop with a noise shaped dither
TWI235000B (en) * 2002-09-24 2005-06-21 Mstar Semiconductor Inc Apparatus and method for masking interference noise contained in signal source
US20040141559A1 (en) * 2002-10-24 2004-07-22 Tewfik Ahmed H. Generating UWB-OFDM signal using sigma-delta modulator
DE60307974T2 (de) * 2002-12-24 2007-02-15 Fujitsu Ltd., Kawasaki Taktgenerator mit spektraler Dispersion Jittergenerator und Halbleitervorrichtung
US7561635B2 (en) * 2003-08-05 2009-07-14 Stmicroelectronics Nv Variable coder apparatus for resonant power conversion and method
EP1612946B1 (en) * 2004-07-01 2007-03-21 Ericsson Technology Licensing AB Apparatus comprising a sigma-delta modulator and method of generating a quantized signal in a sigma-delta modulator
KR101156877B1 (ko) 2004-07-01 2012-06-20 텔레폰악티에볼라겟엘엠에릭슨(펍) 시그마-델타 변조기를 포함하는 장치 및 시그마-델타변조기에서 양자화된 신호를 발생시키는 방법
US6980145B1 (en) * 2004-07-30 2005-12-27 Broadcom Corporation System and method for noise cancellation in a signal processing circuit
US7362250B2 (en) * 2005-01-31 2008-04-22 Texas Instruments Incorporated Dynamic dither for sigma-delta converters
GB0514677D0 (en) 2005-07-18 2005-08-24 Queen Mary & Westfield College Sigma delta modulators
WO2007038280A1 (en) 2005-09-23 2007-04-05 University Of Rochester Blue-noise-modulated sigma-delta analog-to-digital converter
US7215267B1 (en) * 2005-12-19 2007-05-08 Cirrus Logic, Inc. Analog-to-digital converter with dither control
US7538701B2 (en) * 2006-06-08 2009-05-26 Cosmic Circuits Private Limited System and method for improving dynamic performance of a circuit
JP2009088924A (ja) 2007-09-28 2009-04-23 Fujitsu Ltd 信号変調方法、信号変調装置、電子装置および信号変調プログラム
JP4856659B2 (ja) * 2008-01-30 2012-01-18 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR101182407B1 (ko) 2008-12-22 2012-09-13 한국전자통신연구원 펄스 생성기 및 연속시간 시그마-델타 변조기
US8866655B2 (en) * 2012-08-10 2014-10-21 Infineon Technologies Ag Modulator with variable quantizer
EP3694109B1 (en) * 2014-02-25 2023-05-03 ams AG Microphone arrangement
US11121718B1 (en) * 2020-08-12 2021-09-14 Analog Devices International Unlimited Company Multi-stage sigma-delta analog-to-digital converter with dither

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3999129A (en) * 1975-04-16 1976-12-21 Rolm Corporation Method and apparatus for error reduction in digital information transmission systems
JPS62140518A (ja) * 1985-12-13 1987-06-24 Advantest Corp Ａｄ変換装置
DE3854414T2 (de) 1987-09-25 1996-04-18 Nec Corp AD-Wandler mit ausgezeichnetem Störabstand für kleine Signale.
JP2647136B2 (ja) * 1988-05-13 1997-08-27 株式会社東芝 アナログ−デジタル変換回路
JP3012887B2 (ja) * 1989-03-13 2000-02-28 日本テキサス・インスツルメンツ株式会社 信号変換装置
US5055843A (en) * 1990-01-31 1991-10-08 Analog Devices, Inc. Sigma delta modulator with distributed prefiltering and feedback
US5144308A (en) 1991-05-21 1992-09-01 At&T Bell Laboratories Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither

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EE03500B1 (et) 2001-08-15
SE9701986D0 (sv) 1997-05-27
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