JP4027434B2 - シグマ・デルタ変調器内の周期雑音を低減するための装置並びに方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 35
- 230000000737 periodic effect Effects 0.000 title claims description 19
- 238000005070 sampling Methods 0.000 claims description 20
- 230000010354 integration Effects 0.000 claims description 12
- 238000001914 filtration Methods 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 210000005069 ears Anatomy 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
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Description
技術分野
本発明は周期雑音を低減したシグマ・デルタ変調の方法に関する。
関連技術の説明
その中でアナログ／ディジタルまたはディジタル／アナログ変換が実行されている多くのオーディオ装置、例えば移動電話またはＣＤプレーヤでは、シグマ・デルタ変調器がアナログ／ディジタルまたはディジタル／アナログ変換器で使用されている。
従来技術に基づくシグマ・デルタ変調器は多数の積分器、多数の増幅器および１つの量子化器を含む。これらはシグマ・デルタ変調器に特徴な方法で構成されている。シグマ・デルタ変調器の構成を以下に説明する。
シグマ・デルタ変調器ではその入力信号が低いか、一定であるかまたはゆっくりと変化しているとき、いわゆる周期雑音またはアイドリング雑音が生じる。周期雑音の強度は比較的小さいが人の耳には十分に聞こえる。この雑音は、従って聞こえないレベルまで低減されなければならない。
ＥＰ０７０９９６９Ａ２において、ディザー（Dither）信号により周期雑音を低減したシグマ・デルタ変調器が開示されている。ディザー信号はランダム信号であり、例えば疑似雑音コード（ＰＮコード）である。このディザー信号がシグマ・デルタ変調器の１つまたは複数の場所で加算される。シグマ・デルタ変調器内の何処でディザー信号が加算されるかによって、この加算に先だって信号には特定のフィルタでフィルタ処理がなされる。
ＰＮコードの好適な長さは、このＰＮコードの周期がシグマ・デルタ変調器で取り扱われる最低周波数の周期よりも十分に長いものである。ＰＮコードは少なくとも２１ビット長でなければならない。ディザー信号の整流されたＡＣ電力はシグマ・デルタ変調器の次数に依存する。
この解決方法の１つの欠点は、ディザー信号を加算する場所を何処に選択されるかによって１つまたは複数のフィルターが必要とされることである。
シグマ・デルタ変調器内の周期雑音を低減するための別の共通の解決方法は、ディザー信号を積分器の１つの中に加算することである。ディザー信号はフィルタ処理無しで加算される。
この解決方法はまたシグマ・デルタ変調器の性能が低下するという欠点を有する。
シグマ・デルタ変調器内の信号／雑音比の低下は、シグマ・デルタ変調器の複雑さが増されなければならないことを意味する。これは希望するレベルの性能を維持するためにシグマ・デルタ変調器内で非常に多数の積分器が使用されなければならないことを意味する。
シグマ・デルタ変調器がＤ／Ａ変換器の中に含まれる場合、信号／雑音比の低下に対して別の解決方法がある。Ｄ／Ａ変換器内の補間フィルタのオーバー・サンプリング速度を増加させたり、またはシグマ・デルタ変調器の出力部に構成されている低域濾波フィルタの複雑さを増したりすることが可能である。
しかしながら、上記の３つの解決方法は電力消費の増加やシグマ・デルタ変調器の複雑さにつながり、これは移動電話の様な無線通信装置に対しては好ましくない。
発明の要約
本発明の目的はシグマ・デルタ変調器内の周期雑音（アイドル・トーン）を低減する問題を解決することである。
本発明で解決される別の問題は周期雑音を低減する際に、シグマ・デルタ変調器から信号を出力するための信号／雑音比をシグマ・デルタ変調器を複雑にすることなく維持することである。
本発明で解決される更に別の問題は周期雑音を低減する際に、シグマ・デルタ変調器に関する本発明の装置並びに本発明の方法がＤ／Ａ変換器の中に含まれる場合、Ｄ／Ａ変換器から信号を出力するための信号／雑音比をＤ／Ａ変換器を複雑にすることなく維持することである。
従って本発明の１つの目的は、変調出力信号内の周期雑音が低減されたシグマ・デルタ変調器に関する装置並びに方法を提供することである。
別の目的は、周期雑音を低減する際に、変調処理を実行するシグマ・デルタ変調器の複雑さを増すことなくシグマ・デルタ変調器の出力信号の良好な信号／雑音比を維持することである。
上記の問題は本発明に基づき、シグマ・デルタ変調器に２つの異なる信号を追加することにより解決されている。第一信号は比較的短い周期を有する。前記第一信号はシグマ・デルタ変調器の最上位ビットの１つに加算される。第二信号は前記第一信号に比較して長い周期を有する。第二信号はシグマ・デルタ変調器内に含まれる積分器の１つの最下位ビットに加算される。
本発明の装置並びに本発明の方法の１つの長所は、周期雑音の低減がシグマ・デルタ変調器からの出力信号の信号／雑音比の低下を引き起こさずに実行されることである。
本発明の別の長所は、周期雑音を低減する際に複雑さが低く保たれているので、比較的消費電力の小さなシグマ・デルタ変調器が得られる点である。
本発明を提出された実施例に基づき、添付図を参照して更に詳細に説明する。
【図面の簡単な説明】
図１はシグマ・デルタ変調器を含むＤ／Ａ変換器のブロック図。
図２は本発明の装置並びに本発明の方法の１つの実施例を表すシグマ・デルタ変調器のブロック図。
図３は本発明の装置並びに本発明の方法の別の実施例を表すシグマ・デルタ変調器のブロック図。
図４は本発明の装置並びに本発明の方法の更に別の実施例を表すシグマ・デルタ変調器のブロック図。
図５は本発明の装置並びに本発明の方法の更に別の実施例を表すシグマ・デルタ変調器のブロック図。
実施例の詳細な説明
図１は従来技術に基づくＤ／Ａ変換器１００のブロック図である。Ｄ／Ａ変換器１００は離散時間補間フィルタ１０２を含み、多数のＮビットを含む離散時間信号１０１を受信するように構成されている。例えば、Ｄ／Ａ変換器１００がＧＳＭ移動電話の中に構成されている場合、離散時間信号１０１はディジタル１３ビット信号である。離散時間補間フィルタ１０２は受信された離散時間信号１０１のサンプリング速度を増して、より高いサンプリング速度を有する新たな離散時間信号１０３が得られるようにしている。このサンプリング速度の増加は、Ｄ／Ａ変換器１００から受信されるアナログ出力信号１０８内でより良い信号／雑音比を得るために実施される。高い方のサンプリング速度と低い方のサンプリング速度との間の比率を此処ではオーバー・サンプリング比率（ＯＳＲ）と呼ぶ。新たな離散時間信号１０３はシグマ・デルタ変調器１０４に供給される。複数の積分器と量子化器とを含むシグマ・デルタ変調器１０４は、出力信号１０６を生成するように構成されている。出力信号１０６は事前に決定された数の強度レベルを仮定できる。前記出力信号１０６はしばしば２つの異なるレベルのみの１ビット信号である。この様な場合Ｎビットで表現された値から、２つの異なる強度値と仮定できる複数のサンプルへの変換が実行される。離散時間信号１０６は低域濾波フィルタ１０７に供給され、これは離散時間１ビット信号１０６を異なる強度値の間で平均化し、この方法でアナログ信号１０８を得るように構成されている。
Ａ／Ｄ変換器は原理的に上述とは反対の方法で機能する。１つの違いはＤ／Ａ変換器１００が主としてディジタル・ハードウェア１０５で実現されるのに対し、Ａ／Ｄ変換器は主としてアナログ構成要素で実現されている点である。
図２は発明の装置および発明の方法の１つの実施例を表すシグマ・デルタ変調器のブロック図である。シグマ・デルタ変調器１０４は前記シグマ・デルタ変調器の入力２０６に発生する離散時間信号１０３を受信し、出力信号１０６をシグマ・デルタ変調器の出力２０７として生成するように構成されている。出力信号１０６は離散時間信号１０３に依存する。シグマ・デルタ変調器１０４は２つの積分器２００，２０１、１つの量子化器２０２、３つの加算器２０３，２０４，２０５、第１ディザー信号２１８を生成するように意図された１つの第１ディザー生成器２１６そして第２ディザー信号２１７を生成するように意図された１つの第２ディザー生成器２１５を含む。
第１ディザー生成器２１６において、これは第１ディザー信号２１８が格納される、例えばメモリまたはシフト・レジスタであっても構わない。第１ディザー信号２１８は事前に定義された強度の比較的短い周期を有する１ビット・シーケンスである。この比較的短い周期とは第１ディザー信号２１８がＤ／Ａ変換器１００で意図されている周波数範囲のどの周波数成分をも含まないことを意味している。例えば、人の耳を意図しているオーディオ装置において、この周波数範囲は人の耳で知覚される周波数に対応する、すなわちほぼ０−２０ｋＨｚに等しい周波数範囲である。第１ディザー信号の強度および周期をどの様に選択するかを以下に説明する。
例えば最大長シフトレジスタである第２ディザー生成器２１５から、第２ディザー信号２１７が長周期、低強度で白色雑音に類似した統計的属性を具備して生成される。長さおよび強度をどの様に選択するかを以下に説明する。第２ディザー信号２１７は１ビット・シーケンスであり、これは長さ２２の最大長シフトレジスタで４秒より長い周期で生成された場合、白色雑音に類似した統計的属性が得られる。４秒の周期は此処では顧客的長い周期とみなされる。このディザー信号は一義的に、第１ディザー信号２１８に依存してシグマ・デルタ変調器で意図されている周波数範囲内のトーンを有する出力信号を、シグマ・デルタ変調器が発生させないように意図するものである。
加算器２０３は離散時間信号１０３を出力信号１０６に加算するように構成されており、この出力信号１０６はフィードバック接続２０８により増幅器２１９を通してフィードバックされて、第１和信号２０９が得られる。増幅器２１９の増幅係数ｋは当業分野で知られている方法で選択される。ｋがｋ＜０として選択される場合、前記離散時間信号１０３から前記出力信号の引き算が実行される。前記第１和信号２０９は積分器２００の中で積分されて、第１積分信号２１０が得られる。加算器２０４は前記第１積分信号２１０を出力信号１０６に加算するように構成されており、この出力信号１０６は増幅器２２０を通して先に説明したのと同じ方法でフィードバックされている。第１部分和がこの加算で得られる。加算器２０４は第１ディザー信号２１８を第一部分和の最上位ビットの１つに加算するように構成されている。この加算器の中で実行される加算はもちろん反対の順序でも実施できる。これにより第２和信号２１１が得られる。第２和信号２１１は積分器２０１の中で積分されて、第２積分信号２１２が得られる。加算器２０５は第２積分信号を、増幅器２２１にフィードバックされた出力信号１０６と、第２ディザー信号２１８とに加算するように構成されており、これにより第３和信号２１４が得られる。第２ディザー信号２１８は最下位ビットの１つに加算される。第３和信号は、出力信号１０６を生成するように構成されている量子化器２０２の入力２１３として発生する。出力信号１０６は２つのレベルの信号と仮定できる。
出力信号１０６は、それぞれの倍率係数ｋ，ｌ，ｍを具備した３つの増幅器２１９，２２０，２２１を通してフィードバックされる。倍率係数ｋ，ｌ，ｍは異なる方法で定められるはずである。しかしながら一般的に、雑音と信号に関する伝達関数の分析が行われなければならない。前記倍率係数をどのように決定するかは当業者には以前から知られている。
第１ディザー信号２１８は事前に決定されたスペクトル属性を有する１ビット信号である。第１ディザー信号は受信信号１０１の予め定められたサンプリング周波数ｆｓおよび決定されたＯＳＲ（オーバー・サンプリング比）に対して、Ｄ／Ａ変換器１００に対して考えられている範囲ｆＢ、これは例えば移動電話の基本帯域範囲内の周波数成分を含むべきではない。上記を満足させるために、第１ディザー信号２１８の長さはＤ／Ａ変換器に対して意図されている周波数範囲の最も高い周波数ｆＢＨの周期よりも好適に短くなければならない。これは第２ディザー信号２１７が（１／ｆBH）×ｆs×ＯＳＲ ビットよりも短ビットシーケンスで選択されると実現できる。人間の耳は２０ｋＨｚ間でのトーンを知覚できるので、これが例えば移動電話機内に構成された場合、Ｄ／Ａ変換器の最高周波数を与える。例えば、サンプリング速度ｆs＝８０００ＨｚでＯＳＲ＝６４を使用すると、第１ディザー信号２１８が人の可聴周波数範囲内の周波数成分を含まないことという要求は、第１ディザー信号が２６ビットよりも短く選択されると満たされる。これは上記の値を先に述べた式に代入して得られる：（１／２００００）×８０００×６４≒２６ビット。第１ディザー信号の強度は好適に、フィードバックされた出力信号の強度よりも４−３２倍小さく選択される。第１ディザー信号強度の選択は、シグマ・デルタ変調器および第１ディザー信号が加算されるビットの構造に依存する。第１ディザー信号の強度はシグマ・デルタ変調器の構造が決定された後にシミュレートされる。
第２ディザー信号２１７は、白色雑音に相当する統計的属性を有するビットシーケンスである。これは例えば最大長シフト・レジスタで生成された疑似雑音（ＰＮ）コードである。このディザー信号の周期は好適に数秒の長さが必要である。例えば４秒の周期が望ましく、サンプリング速度ｆsが８０００Ｈｚに等しくまたＯＳＲが６４に等しい場合、ビット・シーケンス、その周期は２０４８０００ビット（４×８０００×６４＝２０４８０００）よりも長くなければならない。このシーケンスは長さ２２の最大長シフトレジスタを用いて得られるが、これは（２22−１）＝４１９４３０３の周期を与える。ある長さの最大長シフトレジスタの設計方法は当業者には良く知られている。
第１ディザー信号の強度は、制御可能な強度を具備したディザー生成器２１６をシグマ・デルタ変調器内の加算器に接続することで決定できる。
この強度は出力信号１０８の中に周期雑音が見られなくなるまで増加される。これは種々の方法でチェック可能であり、例えば信号の周波数成分を蓄積するスペクトル分析器を、出力信号１０８を蓄積するように接続することでチェック出来る。
本実施例において、第１ディザー信号２１８を同様に加算器２０５に接続し、また第２ディザー信号２１７を加算器２０３，２０４に接続することも可能である。上記と同じ結果が得られるであろう。
図３は本発明の装置並びに本発明の方法の第２の実施例を表すシグマ・デルタ変調器のブロック図である。図２に関連して説明した実施例と図３に示すものとの違いは、図３に示す実施例は追加の積分器３００、従って３次シグマ・デルタ変調器と呼ばれる、と１つの加算器３０２と１つの増幅器３０１とを含むことである。
入力信号１０３が、増幅器３０１で増幅された出力信号１０６と加算器３０２の中で加算され、これにより和信号が得られる。この和信号は積分器３００の中で積分されて積分信号３０３を生成する。図２に関連して説明された入力信号１０３の代わりに、加算器２０３は入力信号３０３を得る。その他の全てに関してシグマ・デルタ変調器は図２に関連して先に説明したように機能する。
先に説明した２つの実施例の中で使用されている、ディザー信号２１７とディザー信号２１８はもちろん完全に同一の信号では無いが、先に説明した方法で調整されている。
この実施例において第１ディザー信号２１８を同様に加算器２０３，２０５の１つに接続し、第２ディザー信号２１７を加算器２０３，２０４，３０２の１つに接続することも可能である。上記と同じ結果が得られるであろう。
図４は本発明の装置および本発明の方法の別の実施例を表すシグマ・デルタ変調器のブロック図である。この実施例と図２に関連して説明したものとの間の違いは、ディザー生成器２１６，２１６の位置が変化していることである。ディザー生成器２１５の１つで生成された第一ディザー信号４１７は第一積分信号２１０と増幅器２２０を通してフィードバックされた出力信号１０６に加算器２０４の中で、図２に関連してディザー信号２１７について記述したのと同様な方法で加算され、第２和信号４１１が得られる。和信号４１１は積分器２０１で積分され、これにより第２積分信号４１２が得られる。第２ディザー信号４１８が第２積分信号４１２と、増幅器２２１を通してフィードバックされた出力信号１０６に加算され、これにより第３和信号４１４が得られる。前記加算は図２に関連してディザー信号２１８について記述したのと同一の方法で実施される。出力信号１０６は出力１０６部に、先に記述したのと同様な方法で、第３和信号４１４を量子化２０２することにより得られる。
図５は本発明のシグマ・デルタ変調器の更に別の実施例のブロック図である。図３に関連して説明したものとの間の違いは、ディザー生成器２１６，２１５の位置が変化していることである。ディザー生成器２１５の１つで生成された第一ディザー信号４１７は第一積分信号２１０と増幅器２２０を通してフィードバックされた出力信号１０６に加算器２０４の中で、図３に関連してディザー信号２１７について記述したのと同様な方法で加算され、第２和信号５１１が得られる。和信号５１１は積分器２０１で積分され、これにより第２積分信号５１２が得られる。第２ディザー信号４１８が第２積分信号５１２と、増幅器２２１を通してフィードバックされた出力信号１０６に加算され、これにより第３和信号５１４が得られる。前記加算は図３に関連してディザー信号２１８について記述したのと同一の方法で実施される。出力信号１０６は出力１０６部に、先に記述したのと同様な方法で、第３和信号４１４を量子化２０２することにより得られる。
本発明はもちろん先に記述され図に示されたものに制限されるものではなく、請求の範囲内で変更が可能である。
本発明は周期雑音を低減したシグマ・デルタ変調の方法に関する。
関連技術の説明
その中でアナログ／ディジタルまたはディジタル／アナログ変換が実行されている多くのオーディオ装置、例えば移動電話またはＣＤプレーヤでは、シグマ・デルタ変調器がアナログ／ディジタルまたはディジタル／アナログ変換器で使用されている。
従来技術に基づくシグマ・デルタ変調器は多数の積分器、多数の増幅器および１つの量子化器を含む。これらはシグマ・デルタ変調器に特徴な方法で構成されている。シグマ・デルタ変調器の構成を以下に説明する。
シグマ・デルタ変調器ではその入力信号が低いか、一定であるかまたはゆっくりと変化しているとき、いわゆる周期雑音またはアイドリング雑音が生じる。周期雑音の強度は比較的小さいが人の耳には十分に聞こえる。この雑音は、従って聞こえないレベルまで低減されなければならない。
ＥＰ０７０９９６９Ａ２において、ディザー（Dither）信号により周期雑音を低減したシグマ・デルタ変調器が開示されている。ディザー信号はランダム信号であり、例えば疑似雑音コード（ＰＮコード）である。このディザー信号がシグマ・デルタ変調器の１つまたは複数の場所で加算される。シグマ・デルタ変調器内の何処でディザー信号が加算されるかによって、この加算に先だって信号には特定のフィルタでフィルタ処理がなされる。
ＰＮコードの好適な長さは、このＰＮコードの周期がシグマ・デルタ変調器で取り扱われる最低周波数の周期よりも十分に長いものである。ＰＮコードは少なくとも２１ビット長でなければならない。ディザー信号の整流されたＡＣ電力はシグマ・デルタ変調器の次数に依存する。
この解決方法の１つの欠点は、ディザー信号を加算する場所を何処に選択されるかによって１つまたは複数のフィルターが必要とされることである。
シグマ・デルタ変調器内の周期雑音を低減するための別の共通の解決方法は、ディザー信号を積分器の１つの中に加算することである。ディザー信号はフィルタ処理無しで加算される。
この解決方法はまたシグマ・デルタ変調器の性能が低下するという欠点を有する。
シグマ・デルタ変調器内の信号／雑音比の低下は、シグマ・デルタ変調器の複雑さが増されなければならないことを意味する。これは希望するレベルの性能を維持するためにシグマ・デルタ変調器内で非常に多数の積分器が使用されなければならないことを意味する。
シグマ・デルタ変調器がＤ／Ａ変換器の中に含まれる場合、信号／雑音比の低下に対して別の解決方法がある。Ｄ／Ａ変換器内の補間フィルタのオーバー・サンプリング速度を増加させたり、またはシグマ・デルタ変調器の出力部に構成されている低域濾波フィルタの複雑さを増したりすることが可能である。
しかしながら、上記の３つの解決方法は電力消費の増加やシグマ・デルタ変調器の複雑さにつながり、これは移動電話の様な無線通信装置に対しては好ましくない。
発明の要約
本発明の目的はシグマ・デルタ変調器内の周期雑音（アイドル・トーン）を低減する問題を解決することである。
本発明で解決される別の問題は周期雑音を低減する際に、シグマ・デルタ変調器から信号を出力するための信号／雑音比をシグマ・デルタ変調器を複雑にすることなく維持することである。
本発明で解決される更に別の問題は周期雑音を低減する際に、シグマ・デルタ変調器に関する本発明の装置並びに本発明の方法がＤ／Ａ変換器の中に含まれる場合、Ｄ／Ａ変換器から信号を出力するための信号／雑音比をＤ／Ａ変換器を複雑にすることなく維持することである。
従って本発明の１つの目的は、変調出力信号内の周期雑音が低減されたシグマ・デルタ変調器に関する装置並びに方法を提供することである。
別の目的は、周期雑音を低減する際に、変調処理を実行するシグマ・デルタ変調器の複雑さを増すことなくシグマ・デルタ変調器の出力信号の良好な信号／雑音比を維持することである。
上記の問題は本発明に基づき、シグマ・デルタ変調器に２つの異なる信号を追加することにより解決されている。第一信号は比較的短い周期を有する。前記第一信号はシグマ・デルタ変調器の最上位ビットの１つに加算される。第二信号は前記第一信号に比較して長い周期を有する。第二信号はシグマ・デルタ変調器内に含まれる積分器の１つの最下位ビットに加算される。
本発明の装置並びに本発明の方法の１つの長所は、周期雑音の低減がシグマ・デルタ変調器からの出力信号の信号／雑音比の低下を引き起こさずに実行されることである。
本発明の別の長所は、周期雑音を低減する際に複雑さが低く保たれているので、比較的消費電力の小さなシグマ・デルタ変調器が得られる点である。
本発明を提出された実施例に基づき、添付図を参照して更に詳細に説明する。
【図面の簡単な説明】
図１はシグマ・デルタ変調器を含むＤ／Ａ変換器のブロック図。
図２は本発明の装置並びに本発明の方法の１つの実施例を表すシグマ・デルタ変調器のブロック図。
図３は本発明の装置並びに本発明の方法の別の実施例を表すシグマ・デルタ変調器のブロック図。
図４は本発明の装置並びに本発明の方法の更に別の実施例を表すシグマ・デルタ変調器のブロック図。
図５は本発明の装置並びに本発明の方法の更に別の実施例を表すシグマ・デルタ変調器のブロック図。
実施例の詳細な説明
図１は従来技術に基づくＤ／Ａ変換器１００のブロック図である。Ｄ／Ａ変換器１００は離散時間補間フィルタ１０２を含み、多数のＮビットを含む離散時間信号１０１を受信するように構成されている。例えば、Ｄ／Ａ変換器１００がＧＳＭ移動電話の中に構成されている場合、離散時間信号１０１はディジタル１３ビット信号である。離散時間補間フィルタ１０２は受信された離散時間信号１０１のサンプリング速度を増して、より高いサンプリング速度を有する新たな離散時間信号１０３が得られるようにしている。このサンプリング速度の増加は、Ｄ／Ａ変換器１００から受信されるアナログ出力信号１０８内でより良い信号／雑音比を得るために実施される。高い方のサンプリング速度と低い方のサンプリング速度との間の比率を此処ではオーバー・サンプリング比率（ＯＳＲ）と呼ぶ。新たな離散時間信号１０３はシグマ・デルタ変調器１０４に供給される。複数の積分器と量子化器とを含むシグマ・デルタ変調器１０４は、出力信号１０６を生成するように構成されている。出力信号１０６は事前に決定された数の強度レベルを仮定できる。前記出力信号１０６はしばしば２つの異なるレベルのみの１ビット信号である。この様な場合Ｎビットで表現された値から、２つの異なる強度値と仮定できる複数のサンプルへの変換が実行される。離散時間信号１０６は低域濾波フィルタ１０７に供給され、これは離散時間１ビット信号１０６を異なる強度値の間で平均化し、この方法でアナログ信号１０８を得るように構成されている。
Ａ／Ｄ変換器は原理的に上述とは反対の方法で機能する。１つの違いはＤ／Ａ変換器１００が主としてディジタル・ハードウェア１０５で実現されるのに対し、Ａ／Ｄ変換器は主としてアナログ構成要素で実現されている点である。
図２は発明の装置および発明の方法の１つの実施例を表すシグマ・デルタ変調器のブロック図である。シグマ・デルタ変調器１０４は前記シグマ・デルタ変調器の入力２０６に発生する離散時間信号１０３を受信し、出力信号１０６をシグマ・デルタ変調器の出力２０７として生成するように構成されている。出力信号１０６は離散時間信号１０３に依存する。シグマ・デルタ変調器１０４は２つの積分器２００，２０１、１つの量子化器２０２、３つの加算器２０３，２０４，２０５、第１ディザー信号２１８を生成するように意図された１つの第１ディザー生成器２１６そして第２ディザー信号２１７を生成するように意図された１つの第２ディザー生成器２１５を含む。
第１ディザー生成器２１６において、これは第１ディザー信号２１８が格納される、例えばメモリまたはシフト・レジスタであっても構わない。第１ディザー信号２１８は事前に定義された強度の比較的短い周期を有する１ビット・シーケンスである。この比較的短い周期とは第１ディザー信号２１８がＤ／Ａ変換器１００で意図されている周波数範囲のどの周波数成分をも含まないことを意味している。例えば、人の耳を意図しているオーディオ装置において、この周波数範囲は人の耳で知覚される周波数に対応する、すなわちほぼ０−２０ｋＨｚに等しい周波数範囲である。第１ディザー信号の強度および周期をどの様に選択するかを以下に説明する。
例えば最大長シフトレジスタである第２ディザー生成器２１５から、第２ディザー信号２１７が長周期、低強度で白色雑音に類似した統計的属性を具備して生成される。長さおよび強度をどの様に選択するかを以下に説明する。第２ディザー信号２１７は１ビット・シーケンスであり、これは長さ２２の最大長シフトレジスタで４秒より長い周期で生成された場合、白色雑音に類似した統計的属性が得られる。４秒の周期は此処では顧客的長い周期とみなされる。このディザー信号は一義的に、第１ディザー信号２１８に依存してシグマ・デルタ変調器で意図されている周波数範囲内のトーンを有する出力信号を、シグマ・デルタ変調器が発生させないように意図するものである。
加算器２０３は離散時間信号１０３を出力信号１０６に加算するように構成されており、この出力信号１０６はフィードバック接続２０８により増幅器２１９を通してフィードバックされて、第１和信号２０９が得られる。増幅器２１９の増幅係数ｋは当業分野で知られている方法で選択される。ｋがｋ＜０として選択される場合、前記離散時間信号１０３から前記出力信号の引き算が実行される。前記第１和信号２０９は積分器２００の中で積分されて、第１積分信号２１０が得られる。加算器２０４は前記第１積分信号２１０を出力信号１０６に加算するように構成されており、この出力信号１０６は増幅器２２０を通して先に説明したのと同じ方法でフィードバックされている。第１部分和がこの加算で得られる。加算器２０４は第１ディザー信号２１８を第一部分和の最上位ビットの１つに加算するように構成されている。この加算器の中で実行される加算はもちろん反対の順序でも実施できる。これにより第２和信号２１１が得られる。第２和信号２１１は積分器２０１の中で積分されて、第２積分信号２１２が得られる。加算器２０５は第２積分信号を、増幅器２２１にフィードバックされた出力信号１０６と、第２ディザー信号２１８とに加算するように構成されており、これにより第３和信号２１４が得られる。第２ディザー信号２１８は最下位ビットの１つに加算される。第３和信号は、出力信号１０６を生成するように構成されている量子化器２０２の入力２１３として発生する。出力信号１０６は２つのレベルの信号と仮定できる。
出力信号１０６は、それぞれの倍率係数ｋ，ｌ，ｍを具備した３つの増幅器２１９，２２０，２２１を通してフィードバックされる。倍率係数ｋ，ｌ，ｍは異なる方法で定められるはずである。しかしながら一般的に、雑音と信号に関する伝達関数の分析が行われなければならない。前記倍率係数をどのように決定するかは当業者には以前から知られている。
第１ディザー信号２１８は事前に決定されたスペクトル属性を有する１ビット信号である。第１ディザー信号は受信信号１０１の予め定められたサンプリング周波数ｆｓおよび決定されたＯＳＲ（オーバー・サンプリング比）に対して、Ｄ／Ａ変換器１００に対して考えられている範囲ｆＢ、これは例えば移動電話の基本帯域範囲内の周波数成分を含むべきではない。上記を満足させるために、第１ディザー信号２１８の長さはＤ／Ａ変換器に対して意図されている周波数範囲の最も高い周波数ｆＢＨの周期よりも好適に短くなければならない。これは第２ディザー信号２１７が（１／ｆBH）×ｆs×ＯＳＲ ビットよりも短ビットシーケンスで選択されると実現できる。人間の耳は２０ｋＨｚ間でのトーンを知覚できるので、これが例えば移動電話機内に構成された場合、Ｄ／Ａ変換器の最高周波数を与える。例えば、サンプリング速度ｆs＝８０００ＨｚでＯＳＲ＝６４を使用すると、第１ディザー信号２１８が人の可聴周波数範囲内の周波数成分を含まないことという要求は、第１ディザー信号が２６ビットよりも短く選択されると満たされる。これは上記の値を先に述べた式に代入して得られる：（１／２００００）×８０００×６４≒２６ビット。第１ディザー信号の強度は好適に、フィードバックされた出力信号の強度よりも４−３２倍小さく選択される。第１ディザー信号強度の選択は、シグマ・デルタ変調器および第１ディザー信号が加算されるビットの構造に依存する。第１ディザー信号の強度はシグマ・デルタ変調器の構造が決定された後にシミュレートされる。
第２ディザー信号２１７は、白色雑音に相当する統計的属性を有するビットシーケンスである。これは例えば最大長シフト・レジスタで生成された疑似雑音（ＰＮ）コードである。このディザー信号の周期は好適に数秒の長さが必要である。例えば４秒の周期が望ましく、サンプリング速度ｆsが８０００Ｈｚに等しくまたＯＳＲが６４に等しい場合、ビット・シーケンス、その周期は２０４８０００ビット（４×８０００×６４＝２０４８０００）よりも長くなければならない。このシーケンスは長さ２２の最大長シフトレジスタを用いて得られるが、これは（２22−１）＝４１９４３０３の周期を与える。ある長さの最大長シフトレジスタの設計方法は当業者には良く知られている。
第１ディザー信号の強度は、制御可能な強度を具備したディザー生成器２１６をシグマ・デルタ変調器内の加算器に接続することで決定できる。
この強度は出力信号１０８の中に周期雑音が見られなくなるまで増加される。これは種々の方法でチェック可能であり、例えば信号の周波数成分を蓄積するスペクトル分析器を、出力信号１０８を蓄積するように接続することでチェック出来る。
本実施例において、第１ディザー信号２１８を同様に加算器２０５に接続し、また第２ディザー信号２１７を加算器２０３，２０４に接続することも可能である。上記と同じ結果が得られるであろう。
図３は本発明の装置並びに本発明の方法の第２の実施例を表すシグマ・デルタ変調器のブロック図である。図２に関連して説明した実施例と図３に示すものとの違いは、図３に示す実施例は追加の積分器３００、従って３次シグマ・デルタ変調器と呼ばれる、と１つの加算器３０２と１つの増幅器３０１とを含むことである。
入力信号１０３が、増幅器３０１で増幅された出力信号１０６と加算器３０２の中で加算され、これにより和信号が得られる。この和信号は積分器３００の中で積分されて積分信号３０３を生成する。図２に関連して説明された入力信号１０３の代わりに、加算器２０３は入力信号３０３を得る。その他の全てに関してシグマ・デルタ変調器は図２に関連して先に説明したように機能する。
先に説明した２つの実施例の中で使用されている、ディザー信号２１７とディザー信号２１８はもちろん完全に同一の信号では無いが、先に説明した方法で調整されている。
この実施例において第１ディザー信号２１８を同様に加算器２０３，２０５の１つに接続し、第２ディザー信号２１７を加算器２０３，２０４，３０２の１つに接続することも可能である。上記と同じ結果が得られるであろう。
図４は本発明の装置および本発明の方法の別の実施例を表すシグマ・デルタ変調器のブロック図である。この実施例と図２に関連して説明したものとの間の違いは、ディザー生成器２１６，２１６の位置が変化していることである。ディザー生成器２１５の１つで生成された第一ディザー信号４１７は第一積分信号２１０と増幅器２２０を通してフィードバックされた出力信号１０６に加算器２０４の中で、図２に関連してディザー信号２１７について記述したのと同様な方法で加算され、第２和信号４１１が得られる。和信号４１１は積分器２０１で積分され、これにより第２積分信号４１２が得られる。第２ディザー信号４１８が第２積分信号４１２と、増幅器２２１を通してフィードバックされた出力信号１０６に加算され、これにより第３和信号４１４が得られる。前記加算は図２に関連してディザー信号２１８について記述したのと同一の方法で実施される。出力信号１０６は出力１０６部に、先に記述したのと同様な方法で、第３和信号４１４を量子化２０２することにより得られる。
図５は本発明のシグマ・デルタ変調器の更に別の実施例のブロック図である。図３に関連して説明したものとの間の違いは、ディザー生成器２１６，２１５の位置が変化していることである。ディザー生成器２１５の１つで生成された第一ディザー信号４１７は第一積分信号２１０と増幅器２２０を通してフィードバックされた出力信号１０６に加算器２０４の中で、図３に関連してディザー信号２１７について記述したのと同様な方法で加算され、第２和信号５１１が得られる。和信号５１１は積分器２０１で積分され、これにより第２積分信号５１２が得られる。第２ディザー信号４１８が第２積分信号５１２と、増幅器２２１を通してフィードバックされた出力信号１０６に加算され、これにより第３和信号５１４が得られる。前記加算は図３に関連してディザー信号２１８について記述したのと同一の方法で実施される。出力信号１０６は出力１０６部に、先に記述したのと同様な方法で、第３和信号４１４を量子化２０２することにより得られる。
本発明はもちろん先に記述され図に示されたものに制限されるものではなく、請求の範囲内で変更が可能である。
Claims (20)
- 周期雑音の低減を実行するシグマ・デルタ変調の方法であって、
ａ）第１の信号（２０９）の少なくとも第１の積分（２００）を実行して、第１の積分信号を求め、前記第１の信号は出力信号（１０６）を予め定められた係数ｋと乗算しかつ変調器入力信号（１０３）を加算して形成し、
ｂ）第２の信号（２１１、４１１）の少なくとも第２の積分（２０１）を実行して、第２の積分信号（２１２、４１２）を求め、前記第２の信号は第１のディザー生成器（２１６、２１５）からの第１の入力信号（２１８、４１７）に前記第１の積分信号（２１０）を加算することにより形成され、
ｃ）第３の信号（２１４、４１４）を量子化して、前記出力信号（１０６）を求め、前記第３の信号は第２のディザー生成器（２１５、２１６）からの第２の入力信号（２１７、４１８）に前記第２の積分信号（２１２、４１２）を加算することにより形成される、方法において、
前記第１の入力信号（２１８、４１７）がそれ自体第１の周期にしたがって繰り返し、かつ前記第２の入力信号（２１７、４１８）がそれ自体第２の周期にしたがって繰り返し、前記第１の周期は前記第２の周期とはより異り、このうち、
前記第１の入力信号（２１８）は前記第１の周期の特定ビットマップであり、かつ前記第２の入力信号（２１７）は前記第２の周期の擬似ランダム信号である、ことを特徴とする方法。 - 前記第１の入力信号（２１８）は前記第１の周期の１ビット離散時間シーケンスであり、前記第２の入力信号（２１７）の前記第２の周期に対して短く、かつ前記第２の入力信号（２１７）は前記第２の周期の１ビット時間離散シーケンスであることを特徴とする請求項１に記載の方法。
- 前記変調器入力信号（１０３）と前記第１の積分信号（２１０）Ｎビット時間離散信号であり、かつ前記出力信号（１０６）は１ビット時間離散信号であり、さらに、前記方法は、
前記第１の入力信号（２１８）を前記第１の積分信号（２１０）内の最上位ビットの一つに加算し、
前記第２の入力信号（２１７）を前記第２の積分信号（２１２）内の最下位ビットに加算するステップを有することを特徴とする請求項２に記載の方法。 - 前記第１の入力信号（２１８）の前記第１の周期の周波数成分がシグマ・デルタ変調器の周波数範囲の外側にあり、かつ前記第２の入力信号（２１７）の前記第２の周期はシーケンスがそれ自体、人の耳に聞こえない周波数で繰り返すように十分長いことを特徴とする請求項２に記載の方法。
- 前記シグマ・デルタ変調器の周波数範囲は人の耳に聞こえ、かつ前記第１の入力信号（２１８）の前記第１の周期はそれ自体、人の耳に聞こえない周波数で繰り返すことを特徴とする請求項４に記載の方法。
- 前記第１の入力信号（４１７）は前記第１の周期の１ビット時間離散シーケンスであり、かつ第２の入力信号（４１８）は、前記第１の入力信号の前記第１の周期に対して短い、前記第２の周期の１ビット時間離散シーケンスであることを特徴とする請求項１に記載の方法。
- 前記変調器入力信号（１０３）と前記第１の積分信号（２１０）はＮビット時間離散信号であり、かつ前記出力信号（１０６）は１ビット時間離散信号であり、かつ前記方法は、さらに
前記第１の入力信号（４１７）を前記第１の積分信号（２１０）内の最下位ビットに加算し、
前記第２の入力信号（４１８）を前記第２の積分信号（２１２）内の最上位ビットの一つに加算する、ことを特徴とする請求項６に記載の方法。 - 前記第１の入力信号（４１７）の前記第１の周期はシーケンスがそれ自体、人の耳に聞こえない周波数で繰り返すように十分長く、
前記第２の入力信号（４１８）の前記第２の周期の周波数成分は前記シグマ・デルタ変調器の周波数範囲の外側にあることを特徴とする請求項６に記載の方法。 - 前記シグマ・デルタ変調器の周波数範囲は人の耳に聞こえ、かつ前記第２入力信号（４１７）の前記第２の周期はそれ自体、人の耳に聞こえない周波数で繰り返すことを特徴とする請求項８に記載の方法。
- Ｎビット時間離散信号（１０１）を、前記時間離散信号（１０１）に対応しかつ低減された周期雑音を有するアナログ信号（１０８）に、ディジタル／アナログ変換する方法に含まれるシグマ・デルタ変調の方法であって、
特定サンプリング速度で前記Ｎビット時間離散信号（１０１）の補間フィルタリング（１０２）を実行して、一定のより高いサンプリング速度の時間離散信号（１０３）を求め、
前記より高いサンプリング速度で前記時間離散信号（１０３）の前記シグマ・デルタ変調（１０４）を実行して、一定数の強度レベルを有する出力信号（１０６）を求め、
前記出力信号（１０６）の低域フィルタリング（１０７）を実行して、前記Ｎビット時間離散信号（１０１）に対応の前記アナログ信号（１０８）を求める、ステップを有することを特徴とする請求項１に記載の方法。 - Ｎビット時間離散信号（１０１）を、前記時間離散信号（１０１）に対応しかつ低減された周期雑音を有するアナログ信号（１０８）に、ディジタル／アナログ変換する方法に含まれるシグマ・デルタ変調の方法であって、
特定サンプリング速度でＮビット時間離散信号（１０１）の補間フィルタリング（１０２）を実行して、一定のより高いサンプリング速度の時間離散信号（１０３）を求め、
前記より高いサンプリング速度で前記時間離散信号（１０３）のシグマ・デルタ変調（１０４）を実行して、一定数の強度レベルを有する出力信号（１０６）を求め、
前記出力信号（１０６）の低域フィルタリング（１０７）を実行して、前記Ｎビット時間離散信号（１０１）に対応の前記アナログ信号（１０８）を求める、ステップを有することを特徴とする請求項１に記載の方法。 - シグマ・デルタ変調用の装置であって、
ａ）第１の信号（２０９）の積分をして大の積分信号（２１０）を得るための少なくとも一つの第１の積分器（２００）を有し、前記第１の信号は出力信号（１０６）と予め定められた係数ｋを乗算し、かつ変調器入力信号（１０３）を加算して形成し、
ｂ）第２の信号（２１１、４１１）の積分をして第の積分信号（２１２、４１２）を得るための少なくとも一つの第２の積分器（２０１）を有し、前記第２の信号は前記第１の積分信号を第１の入力信号（２１８、４１７）に加算して形成し、かつ
ｃ）第３の信号（２１４、４１４）を量子化して前記出力信号を得るための量子化器（２０２）を有し、前記第３の信号は前記第２の積分信号を第２の入力信号（２１７、４１８）に加算して形成する装置において、
第１のディザー生成器（２１６、２１５）を前記第１の入力信号（２１８、４１７）を生成するように配置し、前記第１の入力信号がそれ自体第１の周期にしたがって繰り返すようにし、かつ第２のディザー生成器（２１５、２１６）を前記第２の入力信号（２１７，４１８）を生成するように配置し、前記第２の入力信号がそれ自体第２の周期にしたがって繰り返すようにし、前記第１の周期は前記第２の周期とはより異なり、このうち、
前記第１のディザー生成器（２１６）は前記第１の周期の特定ビットマップを含み、さらに、前記第２のディザー生成器（２１５）は前記第２の周期の擬似ランダム信号を含むか、又は
前記第１のディザー生成器（２１５）は前記第１の周期の擬似ランダム信号を含み、さらに、前記第２のディザー生成器（２１６）は前記第２の周期の特定ビットマップを含む、ことを特徴とする装置。 - 前記第１のディザー生成器（２１６）はメモリ装置を含み、さらに、前記第２のディザー生成器（２１５）は最大長シフトレジスタにより構成することを特徴とする請求項１２に記載の装置。
- 前記第１のディザー生成器（２１６）はシフトレジスタにより構成し、かつ前記第２のディザー生成器（２１５）は最大長シフトレジスタにより構成することを特徴とする請求項１２に記載の装置。
- さらに、予め定められた係数ｌが乗算された前記出力信号（１０６）を前記第１の積分信号（２１０）に加算するための第１の加算器（２０４）と、
予め定められた係数が乗算された前記出力信号（１０６）を前記第２の積分信号（２１２）に加算するための第２の加算器（２０５）とを含むことを特徴とする請求項１３または１４に記載の装置。 - 前記第１のディザー生成器（２１５）は最大長シフトレジスタにより構成し、かつ前記第２のディザー生成器（２１６）はメモリ装置を含むことを特徴とする請求項１２に記載の装置。
- 前記第１のディザー生成器（２１５）は最大長シフトレジスタにより構成し、かつ前記第２のディザー生成器（２１６）はシフトレジスタを含むことを特徴とする請求項１２に記載の装置。
- さらに、予め定められた係数ｌが乗算された前記出力信号（106）を前記第１の積分信号（２１０）に加算するための第１の加算器（２０４）と、
予め定められた係数ｍが乗算された前記出力信号（１０６）を前記第２の積分信号（２１２）に加算するための第２の加算器（２０５）を含むことを特徴とする請求項１６または１７に記載の装置。 - Ｎビット時間離散信号（１０１）を、前記時間離散信号（１０１）に対応しかつ低減された周期雑音を有するアナログ信号（１０８）に、ディジタル／アナログ変換する装置に含まれるシグマ・デルタ変調のための装置において、前記ディジタル／アナログ変換（１０１）用の前記装置が、
一定サンプリング速度で前記Ｎビット時間離散信号（１０１）のフィルタリングをして一定のより高いサンプリング速度の時間離散信号（１０３）を得る補間フィルタ（１０２）と、
前記より高いサンプリング速度で前記時間離散信号（１０３）を変調して一定数の強度レベルを有する出力信号（１０６）を得る前記シグマ・デルタ変調（１０４）用の前記装置と、
前記出力信号（１０６）をフィルタリングして前記Ｎビット時間離散信号（１０１）に対応の前記アナログ信号（１０８）を得る前記出力信号（１０６）のフィルタリング用の低減フィルタ（１０７）を有することを特徴とする請求項１２に記載のシグマ・デルタ変調用の装置。 - Ｎビット時間離散信号（１０１）を、前記時間離散信号（１０１）に対応しかつ低減された周期雑音を有するアナログ信号（１０８）に、ディジタル／アナログ変換する装置に含まれるシグマ・デルタ変調のための装置において、前記ディジタル／アナログ変換（１０１）用の前記装置が、
一定サンプリング速度で前記Ｎビット時間離散信号（１０１）のフィルタリングをして一定のより高いサンプリング速度の時間離散信号（１０３）を得る補間フィルタ（１０２）と、
前記より高いサンプリング速度で前記時間離散信号（１０３）を変調して一定数の強度レベルを有する出力信号（１０６）を得る前記シグマ・デルタ変調（１０４）用の前記装置と、
前記出力信号（１０６）をフィルタリングして前記Ｎビット時間離散信号（１０１）に対応の前記アナログ信号（１０８）を得る前記出力信号（１０６）のフィルタリング用の低減フィルタ（１０７）を有することを特徴とする請求項１２に記載のシグマ・デルタ変調用の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9701986A SE509408C2 (sv) | 1997-05-27 | 1997-05-27 | Anordning och förfarande för reducering av periodiskt brus i en sigma-delta modulator |
| SE9701986-3 | 1997-05-27 | ||
| PCT/SE1998/000990 WO1998054840A2 (en) | 1997-05-27 | 1998-05-26 | Apparatus and method for the reduction of periodic noise in a sigma-delta modulator |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002502565A JP2002502565A (ja) | 2002-01-22 |
| JP2002502565A5 JP2002502565A5 (ja) | 2005-12-08 |
| JP4027434B2 true JP4027434B2 (ja) | 2007-12-26 |
Family
ID=20407109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50058799A Expired - Lifetime JP4027434B2 (ja) | 1997-05-27 | 1998-05-26 | シグマ・デルタ変調器内の周期雑音を低減するための装置並びに方法 |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US6175321B1 (ja) |
| EP (1) | EP1080534B1 (ja) |
| JP (1) | JP4027434B2 (ja) |
| KR (1) | KR20010013111A (ja) |
| CN (1) | CN1260913A (ja) |
| AR (1) | AR012873A1 (ja) |
| AU (1) | AU751275B2 (ja) |
| BR (1) | BR9809163A (ja) |
| CO (1) | CO4790202A1 (ja) |
| EE (1) | EE03500B1 (ja) |
| SE (1) | SE509408C2 (ja) |
| WO (1) | WO1998054840A2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037016A1 (en) | 1999-11-19 | 2001-05-25 | New Focus, Inc. | Method and apparatus for an electro optic converter |
| US6456223B1 (en) * | 1999-12-28 | 2002-09-24 | Texas Instruments Incorporated | Pipelined analog to digital converter using digital mismatch noise cancellation |
| US6897772B1 (en) * | 2000-11-14 | 2005-05-24 | Honeywell International, Inc. | Multi-function control system |
| JP4649777B2 (ja) * | 2001-02-09 | 2011-03-16 | ソニー株式会社 | デルタシグマ変調装置及び方法、並びにデジタル信号処理装置及び方法 |
| US6823033B2 (en) * | 2002-03-12 | 2004-11-23 | Qualcomm Inc. | ΣΔdelta modulator controlled phase locked loop with a noise shaped dither |
| TWI235000B (en) * | 2002-09-24 | 2005-06-21 | Mstar Semiconductor Inc | Apparatus and method for masking interference noise contained in signal source |
| US20040141559A1 (en) * | 2002-10-24 | 2004-07-22 | Tewfik Ahmed H. | Generating UWB-OFDM signal using sigma-delta modulator |
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| US8866655B2 (en) * | 2012-08-10 | 2014-10-21 | Infineon Technologies Ag | Modulator with variable quantizer |
| EP2911303B1 (en) * | 2014-02-25 | 2020-07-22 | ams AG | Delta-sigma modulator and method for signal conversion |
| US11121718B1 (en) * | 2020-08-12 | 2021-09-14 | Analog Devices International Unlimited Company | Multi-stage sigma-delta analog-to-digital converter with dither |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999129A (en) * | 1975-04-16 | 1976-12-21 | Rolm Corporation | Method and apparatus for error reduction in digital information transmission systems |
| JPS62140518A (ja) * | 1985-12-13 | 1987-06-24 | Advantest Corp | Ａｄ変換装置 |
| EP0308982B1 (en) | 1987-09-25 | 1995-09-06 | Nec Corporation | Analog-to-digital converter having an excellent signal-to-noise ratio for small signals |
| JP2647136B2 (ja) * | 1988-05-13 | 1997-08-27 | 株式会社東芝 | アナログ−デジタル変換回路 |
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-
1997
- 1997-05-27 SE SE9701986A patent/SE509408C2/sv not_active IP Right Cessation
-
1998
- 1998-05-26 CN CN98805577A patent/CN1260913A/zh active Pending
- 1998-05-26 EP EP98926008A patent/EP1080534B1/en not_active Expired - Lifetime
- 1998-05-26 KR KR19997011091A patent/KR20010013111A/ko not_active Application Discontinuation
- 1998-05-26 JP JP50058799A patent/JP4027434B2/ja not_active Expired - Lifetime
- 1998-05-26 CO CO98029413A patent/CO4790202A1/es unknown
- 1998-05-26 US US09/084,650 patent/US6175321B1/en not_active Expired - Lifetime
- 1998-05-26 WO PCT/SE1998/000990 patent/WO1998054840A2/en active IP Right Grant
- 1998-05-26 EE EEP199900536A patent/EE03500B1/xx not_active IP Right Cessation
- 1998-05-26 BR BR9809163-8A patent/BR9809163A/pt not_active IP Right Cessation
- 1998-05-26 AU AU77938/98A patent/AU751275B2/en not_active Ceased
- 1998-05-27 AR ARP980102466A patent/AR012873A1/es unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002502565A (ja) | 2002-01-22 |
| EE9900536A (et) | 2000-06-15 |
| SE9701986L (sv) | 1998-11-28 |
| EE03500B1 (et) | 2001-08-15 |
| SE509408C2 (sv) | 1999-01-25 |
| AU751275B2 (en) | 2002-08-08 |
| CN1260913A (zh) | 2000-07-19 |
| SE9701986D0 (sv) | 1997-05-27 |
| WO1998054840A3 (en) | 1999-03-11 |
| AU7793898A (en) | 1998-12-30 |
| KR20010013111A (ko) | 2001-02-26 |
| US6175321B1 (en) | 2001-01-16 |
| CO4790202A1 (es) | 1999-05-31 |
| EP1080534A2 (en) | 2001-03-07 |
| AR012873A1 (es) | 2000-11-22 |
| EP1080534B1 (en) | 2006-02-22 |
| WO1998054840A2 (en) | 1998-12-03 |
| BR9809163A (pt) | 2000-08-01 |
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| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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