JP3130105B2 - Ｄ／ａ変換器用シグマ・デルタ変調器 - Google Patents

Ｄ／ａ変換器用シグマ・デルタ変調器

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JP3130105B2 JP04002017A JP201792A JP3130105B2 JP 3130105 B2 JP3130105 B2 JP 3130105B2 JP 04002017 A JP04002017 A JP 04002017A JP 201792 A JP201792 A JP 201792A JP 3130105 B2 JP3130105 B2 JP 3130105B2
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    • H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換器用ディジタ
ル式シグマ・デルタ変調器に関わり、ひとつの積分段ま
たは複数の多段接続された積分段と、一クロック周期分
遅らせて予め定められた換算係数をかけ算された最終積
分段出力信号の符号を、各々の積分段に帰還するための
帰還手段を含むディジタル式シグマ・デルタ変調器に関
する。
【０００２】
【従来の技術】ディジタル信号処理では周囲のアナログ
世界の信号をディジタル形式に変換するための変換器お
よび再度ディジタルからアナログ形式に変換するための
変換器、すなわち、アナログ／ディジタル（Ａ／Ｄ）お
よびディジタル／アナログ（Ｄ／Ａ）変換器を必要とし
ている。性能改善を目的としてオーバー・サンプル方式
変換器が多くの（例えば音響）応用分野で使用されてい
る。その様なオーバー・サンプル方式変換器の中で、い
わゆるシグマ・デルタ変換器は優れた実施技術が可能で
あるため多くの関心が払われてきている。シグマ・デル
タ変換器は、例えば「ＶＬＳＩシステム集積用オーバー
・サンプル方式Ａ／ＤおよびＤ／Ａ変換器」Ｔ．リトニ
エミ（Ｔ．Ｒｉｔｏｎｉｅｍｉ），Ｖ．エロラ（Ｖ．Ｅ
ｒｏｌａ）、Ｔ．カレマ（Ｔ．Ｋａｒｅｍａ）、および
Ｈ．テニューネン（Ｈ．Ｔｅｎｈｕｎｅｎ）共著、ＩＥ
ＥＥ会報、ＡＳＩＣセミナ兼展示会、１９９０年９月の
ページ８−７．１からページ８．７．１２．に記述され
ている。
【０００３】シグマ・デルタＤ／Ａ変換器は三つの異な
る段で構成されている：補間フィルタ、雑音整形器すな
わちディジタル式シグマ・デルタ変調器、および再生フ
ィルタとである。補間フィルタでは信号を表わすサンプ
ル数がディジタル式フィルタ作用によって増加される。
シグマ・デルタ変調器では、入力されるサンプルが１ビ
ットで近似される。再生フィルタでは単一ビットＤ／Ａ
変換が実行され、得られたアナログ信号がアナログフィ
ルタでフィルタをかけられ信号帯域外の周波数成分（例
えば変調器の量子化雑音）が除去される。
【０００４】ディジタル式シグマ・デルタ変調器はひと
つまたは複数の多段接続された積分段を含んでいる。１
サンプル分遅らされ適切な換算係数を掛けられた最終積
分段出力の符号が各々の積分段の入力信号と組み合わさ
れる。換算係数は変調器が安定となるように選択されて
いる。シグマ・デルタ変調器の次数は積分段の数で決定
される。高い次数の変調器を使用することにより、補間
比率を変更しなくても精度が改善出来る。
【０００５】しかしながら従来技術のシグマ・デルタ変
調器が有している問題は、変調器のスペクトルが全ての
場合に望ましいものとはならず、変調器の出力部に発生
される一連のビットによって同じビットパターンの繰り
返しが発生し易く、その結果望ましくない周波数成分、
すなわちリミットサイクル発振が生じるというものであ
る。
【０００６】同様の現象が従来のディジタルフィルタに
於いても、零値入力中に丸めまたは打ち切り雑音のため
に生じることが知られている。（「離散時間信号処理」
Ａ．Ｖ．オッペンハイマ（Ａ．Ｖ．Ｏｐｐｅｎｈｅｉｍ
ｅｒ）およびＲ．Ｗ．シェイファ（Ｒ．Ｗ．Ｓｃｈａｆ
ｅｒ）著、プレンティス・ホール（ＰｒｅｎｔｉｃｅＨ
ａｌｌ）、１９８９年）しかしながらシグマ・デルタ変
調器は非常に非線形性の強い装置であって、出力信号の
符号に基づいてフィードバックが構築されており、第一
積分段に帰還される値は常に入力信号の値より高くな
る。従ってシグマ・デルタ変調器は線形装置である従来
型ディジタルフィルタとは完全に異なる態様で作動す
る。シグマ・デルタ変調器に於いてはリミットサイクル
発振は全ての入力値に対して実際に発生するであろう。
【０００７】リミットサイクル発振はまた一次シグマ・
デルタＡ／Ｄ変換器の変調器でも発生することが知られ
ており、（「シグマ・デルタ変調器を使用したアナログ
・ディジタル変換およびディジタル信号処理」Ｊ．Ｒ．
フォックス（Ｊ．Ｒ．Ｆｏｘ）、Ｊ．Ｇ．ギャリソン
（Ｊ．Ｇ．Ｇａｒｒｉｓｏｎ）、ＶＬＳＩに於ける高度
研究会議、Ｍ．Ｉ．Ｔ．、１９８２年、ページ１０１−
１１２）、ここでは信号帯域外の周波数を有するいわゆ
るジッタ信号を、信号積分段のアナログ入力信号と組み
合わせることに依って問題は解決されている。付加され
たジッタ信号の為に入力信号は常に活性であり、従って
小さな入力値に於いて好ましくない周波数は発生しな
い。更に組み合わされる信号はともにアナログであるた
め、それらは容易に組み合わすことが出来る。
【０００８】シグマ・デルタＤ／Ａ変換器では、全ての
信号は多ビットディジタル信号であるので、予め定めら
れた周波数のジッタ信号と入力信号との結合は多ビット
ディジタル信号の結合と同じように行われねばならな
い。この目的のために要求される多ビット加算器は変調
器の動作周波数に制約を加え、電力消費を増大させそし
て変調器が集積回路として実現される際にはシリコン基
板表面上の多くの領域を必要とすることになる。
【０００９】
【発明の目的と要約】本発明の目的は、オーバー・サン
プル式シグマ・デルタＤ／Ａ変換器に於ける欠点である
リミットサイクル発振を、多ビットジッタ信号を入力に
加算することなく防止するシグマ・デルタ変調器を提供
することである。
【００１０】上記目的は、少なくともひとつの積分段内
の、少なくとも最下位自由ビットの状態がランダムに変
化し得るようになった本発明によるシグマ・デルタ変調
器によって実現することができる。
【００１１】本発明に依れば雑音で構成されるジッタ信
号は、積分段の最下位ビットに等しい正の数を該積分段
の入力信号にランダムに加算しており、その結果シグマ
・デルタ変調器の出力での一連のビットに於ける同一ビ
ットパターンの繰り返しが避けられ、従ってリミットサ
イクル発振が取り除かれる。本発明によるジッタ信号を
加算することはシグマ・デルタ変調器に対して問題とは
ならない、なぜならば積分段のビット数は非常に多いの
で最下位ビット（ＬＳＢ）に等しい雑音は変調器の出力
には出現しないためである。ジッタ信号の加算された雑
音は信号の周波数帯域内には、補間比率で分割され、そ
して変調器の量子化雑音でカバーされた雑音電力として
のみ現れる。
【００１２】雑音が積分段の最下位ビット（単一または
複数ビット）のみに加算される場合は、多ビット加算器
を積分段へ導入する必要は無く、その結果シグマ・デル
タ変調器の動作周波数は増加され、変調器の電力消費お
よびそれが必要とするシリコン基板上の表面領域は、ジ
ッタ信号を応用しＡ／Ｄ変換器の変調器のやり方を修正
しない方法に比べて削減できる。もっとも簡単な場合、
本発明によるジッタ信号の加算は、前段の積分段からの
ディジタル信号の最下位ビットを後段の積分段に接続せ
ずに取り外し、その代わりに端ビットジッタ信号を接続
することに依って実現できる。これとは別に、ジッタ信
号を積分段の桁上げ入力に接続することも出来る。いず
れの場合も、ジッタ信号の加算は積分段それ自身の修正
はなんら必要としない。
【００１３】
【実施例】以下に本発明を添付図を参照し、図示した実
施例に基づいて更に詳細に記述するが、添付図は、本発
明によるシグマ・デルタ変調器のブロック図を示す。
【００１４】図１に示すディジタルシグマ・デルタ変調
器は四段に多段接続された積分段１，２，３及び４と加
算器装置５，６，７および８とで構成されている。変調
器はフィードバックを有し、これは最終積分段４の出力
の符号、すなわち最上位ビットを一サンプル遅らせ適切
な換算係数をかけたものを各々の積分段の入力信号に結
合している。ひとつのフィードバック信号１６にはかけ
算装置で換算係数Ａが掛けられ、次に加算器装置５で変
調器の入力信号に結合されている。同様に加算器装置６
は、かけ算器装置１０で換算係数Ｂを掛けられたフィー
ドバック信号１６を第一積分段１の出力信号に結合して
いる；加算器装置７は、かけ算器装置１１で換算係数Ｃ
を掛けられたフィードバック信号１６を第二積分段２の
出力信号に結合している；そして加算器装置８は、かけ
算器装置１２で換算係数Ｄを掛けられたフィードバック
信号１６を第三積分段３の出力信号に結合している。入
力信号ＩＮおよび積分段１，２，３および４の間の全て
の信号は多ビットディジタル信号である。ビット数はひ
とつの積分段と別の積分段との間で変化する；例えば、
積分段１は２４ビット、積分段２は２０ビット、積分段
３は１６ビットそして積分段４は１２ビットである。図
１内に示す全てのブロックは単一の同じクロック信号で
同期をとられ制御されている。安定な動作を実現するた
めに、本発明の好ましい実施例では換算係数間の比率
は、Ａ：Ｂ：Ｃ：Ｄ＝１：４：１６：３２となってい
る。
【００１５】先に記述した型のシグマ・デルタ変調器の
動作並びに構造は、本技術分野に精通の者には明かであ
り、従って変調器の異なる動作ブロックを多くの異なる
方法で実現できる。実際、例えば図１で加算器装置５，
６，７および８と表わされている結合機能をそれぞれの
積分段に含めることも可能である。更に、実際問題とし
てかけ算器装置９，１０，１１および１２と表現されて
いるかけ算機能は、例えばそれぞれの積分段出力に２の
べき乗を掛けることで実現できる、この場合最上位符号
ビットに先行するビットは次段の積分段の入力では下方
にシフトされる（最下位ビットの上位ビットの位置
に）。しかしながら異なる機能の、この様な異なる実現
方法は発明には影響を与えず、本発明は如何なる種類の
ディジタル式シグマ・デルタ変調器にも適用できる。
【００１６】本発明に基づくシグマ・デルタ変調器の新
しい特徴は、少なくともひとつの積分段内の最低限最下
位自由ビットの状態がランダムに変化するという点であ
る。これは例えば、基本的に雑音で構成されるジッタ信
号をそれぞれの積分段の入力信号の少なくとも最下位ビ
ットに加算することで実現できる。この目的のために、
図１に示す変調器に於いては、加算器装置１５が加算器
装置６と第二積分段２の入力との間に配置され、乱数発
生器１３で発生された疑似ランダムジッタ信号１４を入
力信号の最下位自由ビットと結合している。ジッタ信号
１４は乱数発生器１３で発生される乱数の任意のビット
でかまわない。従って乱数発生器１３および加算器装置
１５は第二積分段２の入力信号に対し、前記入力信号の
最下位ビットに等しい整数をランダムに加算し、これに
依って変調器内部でのリミットサイクル発振を防止して
いる。
【００１７】別の方法として、加算器１５で実現されて
いる結合機能を図１の点線１４Ａで示すように、ジッタ
信号１４を前段の積分段から少なくともひとつの積分段
の入力に供給されるディジタル信号の少なくとも最下位
ビットＬＳＢの代わりに結合することに依って実現する
こともできる。従って加算器１５は除外できる。
【００１８】加算器１５で実行されている結合機能を実
現するための更に別の方法は、図１の点線１４Ｂで示さ
れるように、ジッタ信号１４を少なくともひとつの積分
段の桁上がり入力Ｃに結合することである。従って加算
器１５は除外できる。
【００１９】図１並びにそれに関連する記述に関して
は、本発明を図示することのみを目的としたものであ
る。詳細には、本発明に基づくシグマ・デルタ変調器は
添付の特許請求の範囲内で種々変化し得るであろう。
【図面の簡単な説明】
【図１】図１は、本発明によるシグマ・デルタ変調器の
ブロック図。
【符号の説明】
１，２，３，４ 積分器段 ５，６，７，８ 加算器装置 ９，１０，１１，１２ かけ算器装置 １３ 乱数発生器 １４，１４Ａ，１４Ｂ ジッタ信号 １５ 加算器 １６ フィードバック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンヌ テンフネン フィンランド国タムペレ，ヘラクヤ ４ (72)発明者 タパニ リトニエミ フィンランド国タムペレ，オピスケリヤ ンク ４ ディー (56)参考文献 特開 平２−25116（ＪＰ，Ａ) 特開 平２−239726（ＪＰ，Ａ) 特開 昭60−5691（ＪＰ，Ａ) 特開 昭61−136321（ＪＰ，Ａ) 特開 平１−288017（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｄ／Ａ変換器用ディジタル式シグマ・デ
    ルタ変調器であって、４つの多段結合された積分段
    （１，２，３，４）および、一クロック周期分遅らせて
    予め定められた換算係数をかけ算された最終積分段
    （４）出力信号の符号を、各々の積分段（１，２，３，
    ４）に帰還するための帰還手段（５から１２，１９）を
    含むディジタル式シグマ・デルタ変調器に於いて、少な
    くともひとつの積分段（２）内の少なくとも最下位自由
    ビットの状態がランダムに可変であり、且つ、第一、第
    二、第三および第四積分段の換算係数間の比率が、１：
    ４：１６：３２であることを特徴とする前記ディジタル
    式シグマ・デルタ変調器。
  2. 【請求項２】 請求項第１項記載のディジタル式シグマ
    ・デルタ変調器に於いて、基本的に雑音で構成されるジ
    ッタ信号（１４）が、少なくともひとつの積分段（２）
    内の少なくとも最下位ビットに結合されていることを特
    徴とする、前記ディジタル式シグマ・デルタ変調器。
  3. 【請求項３】 請求項第１項または第２項記載のディジ
    タル式シグマ・デルタ変調器に於いて、基本的に雑音で
    構成されるジッタ信号が前段の積分段から少なくともひ
    とつの積分段（２）の入力へのディジタル信号の最下位
    ビットの代わりに結合されていることを特徴とする前記
    ディジタル式シグマ・デルタ変調器。
  4. 【請求項４】 請求項第１項または第２項記載のディジ
    タル式シグマ・デルタ変調器に於いて、基本的に雑音で
    構成されるジッタ信号が少なくともひとつの積分段の桁
    上げ入力に結合されていることを特徴とする前記ディジ
    タル式シグマ・デルタ変調器。
  5. 【請求項５】 請求項第２項から第４項のいずれかに記
    載のディジタル式シグマ・デルタ変調器に於いて、前記
    ジッタ信号が単一ビット疑似ランダム信号であることを
    特徴とする前記ディジタル式シグマ・デルタ変調器。
  6. 【請求項６】 請求項第２項から第５項のいずれかに記
    載のディジタル式シグマ・デルタ変調器に於いて、乱数
    発生器（１３）を有し、前記ジッタ信号（１４）が前記
    乱数発生器で発生された乱数の一ビットから形成されて
    いることを特徴とする前記ディジタル式シグマ・デルタ
    変調器。
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