JP6148537B2 - スイッチング電源回路 - Google Patents

Description

本発明は、ΔΣ変調器を備えるスイッチング電源回路に関する。

ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御方式のスイッチング電源回路において、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）と呼ばれる電磁波ノイズが問題になっている。近年、さまざまなＥＭＩ対策技術が提案されている。例えば、ＤＣ−ＤＣコンバータのＥＭＩ対策技術には、フィルタリング、ソフトスイッチングおよび変調技術がある。

変調技術には、パルス周波数変調（ＰＦＭ）、ΔΣ変調等がある。ΔΣ変調によるスイッチング電源回路は、標準的なＰＷＭ制御方式のスイッチング電源回路のＰＷＭ制御部をΔΣ変調器に置き換える。ΔΣ変調器は、入力電圧を出力電圧に変換する電圧変換部（パワー段）のスイッチの駆動信号を生成する。これにより、ΔΣ変調によるスイッチング電源回路は、周波数スペクトルを拡散させて、ＥＭＩを低減することができる。

図１は、ΔΣ変調器５００の１次の線形モデルを示す。ΔΣ変調器５００は、スイッチング電源回路のパワー段駆動信号（スイッチング信号）を生成する。ΔΣ変調器５００は、減算器ＡＤＤ１、積分器Ｈおよび量子化器ＡＤＤ２を備える。

減算器ＡＤＤ１には、入力信号Ｘと出力信号Ｙに係数ｂ１を掛けた信号が入力される。減算器ＡＤＤ１は、入力信号Ｘから出力信号Ｙに係数ｂ１を掛けたものを減算した信号を出力する。

積分器Ｈは、減算器ＡＤＤ１の出力に係数ａ１を掛けた信号ω１を積分する。積分器Ｈの伝達関数は、Ｈ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。図１において、係数ａ１、ｂ１は、それぞれａ１＝１、ｂ１＝１である。

量子化器ＡＤＤ２は、積分器Ｈからの信号ｙ１を量子化する。量子化器ＡＤＤ２は、積分器Ｈの出力ｙ１と量子化雑音成分Ｑを加算する加算器により線形モデル化できる。量子化器ＡＤＤ２は、積分器Ｈの出力ｙ１に量子化雑音成分Ｑとディザ信号を加算して、出力信号Ｙを出力する。

ΔΣ変調器５００では、アナログの入力信号ＸがＤＣ信号の場合、ディジタルの出力信号Ｙには、リミットサイクル発振による周期的な信号成分が含まれることが知られている。ΔΣ制御方式のスイッチング電源回路では、出力信号Ｙをパワー段駆動信号として用いるので、周波数スペクトルにリミットサイクルによるピークが発生すると、ＥＭＩの観点から好ましくない。

そこで、従来のΔΣ変調器５００では、リミットサイクル発振によるピークを抑制するために、積分器Ｈの出力にディザ信号を加えている。ディザ信号は、雑音成分の一種でナイキスト周波数ｆｓ／２（ｆｓはサンプリング周波数）より低い周波数の信号である。このようなΔΣ変調器５００を使用したスイッチング電源回路は、例えば非特許文献１に記載されている。
［非特許文献１］ J. Paramesh and A.V. Jouanne、 "Use of Sigma-Delta Modulation to Control EMI from Switch-Mode Power Supplies、" IEEE Trans. On Indus. Elec.、 vol. 48、 no.1、 pp111-117、 February 2001.

しかしながら、従来のΔΣ変調器５００の積分器Ｈの出力信号ｙ１にディザ信号を加えることは、雑音成分をΔΣ変調器５００が出力するスイッチング信号に加えることと同等である。したがって、従来のΔΣ変調器５００は、スイッチング信号の周波数成分のノイズフロアが上昇して、スイッチング電源回路の出力リップルが大きくなる。

図２は、スイッチング信号の周波数スペクトルを示す。実線は、ディザ信号を加える前（ディザ信号なし）の周波数スペクトルである。破線は、ディザ信号を加えた後（ディザ信号あり）の周波数スペクトルである。

ディザ信号が加わる前の信号は、量子化雑音成分Ｑにリミットサイクル発振によるピークの基本波とその整数倍の信号を加えた信号となる。ディザ信号が加わる前の信号は、リミットサイクル発振の基本波によるピークとリミットサイクルの基本波の整数倍のピークを有する。

ディザ信号が加えられた後の信号のスペクトルは、ディザ信号がないときの量子化雑音成分Ｑ、リミットサイクル発振の基本波および整数倍のピークにディザ信号を重畳した信号となる。従来のスイッチング電源回路は、ディザ信号を重畳することで、リミットサイクル発振によるピークを埋もれさせることができる。しかし、ディザ信号を重畳することにより、ノイズフロアが上昇する。

本発明の第１の態様においては、スイッチング信号に応じて、入力電圧を出力電圧に変換する電圧変換部と、出力電圧に応じたパルス密度のΔΣ変調信号をスイッチング信号として出力する２次以上のΔΣ変調器と、を備え、ΔΣ変調器は、信号伝達関数が全域通過関数であるときの雑音伝達関数の第１の利得と、信号伝達関数が全域通過関数でないときの雑音伝達関数の第２の利得との交点よりも低域において、第２の利得が第１の利得よりも高くなるように、係数が設定されているスイッチング電源回路を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

ΔΣ変調器５００の１次の線形モデルを示す。 スイッチング信号の周波数スペクトルを示す。 実施形態１に係るスイッチング電源回路１００の構成を示す。 実施形態１に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。 ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。 スイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。 スイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。 実施形態２に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。 ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。 実施形態３に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。 ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。 実施形態４に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。 ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。 実施形態５に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。 ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。 実施形態６に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。 ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。 数１４において、ｒ＝１、θ＝πとした場合の周波数特性を示す。 数１４において、ｒ＝１、θ＝０とした場合の周波数特性を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

［実施形態１］
図３は、実施形態１に係るスイッチング電源回路１００の構成を示す。スイッチング電源回路１００は、ΔΣ変調器１１０、電圧変換部１２０、誤差増幅器１３０および帰還部１４０を備える。スイッチング電源回路１００は、いわゆるΔΣ変調制御方式のＤＣ−ＤＣコンバータである。

電圧変換部１２０（Ｇｖｄ（ｓ）、パワー段）は、ΔΣ変調器１１０の出力するスイッチング信号に応じて、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。電圧変換部１２０は、インダクタＬ、ＭＯＳ１、ＭＯＳ２および出力容量Ｃｏｕｔを備える。負荷抵抗Ｒｌｏａｄは、ＤＣ−ＤＣコンバータの負荷を示す。本例の電圧変換部１２０のパワー段は、降圧型を用いたが、昇圧型若しくは昇降圧型でもよい。

ＭＯＳ１は、電源１５０とインダクタＬとの間に接続されて、電源１５０とインダクタＬとの導通のオンオフを切り替える。ＭＯＳ１は、ゲート端子に入力されたΔΣ変調器１１０からの出力Ｄｏｕｔ（スイッチング信号）に応じて、スイッチのオンオフを切り替える。ＭＯＳ１は、パワーＭＯＳ−ＦＥＴであってよい。

ＭＯＳ１のソース端子には、電源１５０からの入力電圧Ｖｉｎが入力される。ＭＯＳ１がオンされた場合、ＭＯＳ１は、ドレイン端子に接続されたインダクタＬに出力電圧Ｖｌｘを出力する。ＭＯＳ１がオフされた場合、電源１５０とインダクタＬの導通を遮断する。

ＭＯＳ２は、ＭＯＳ１がオフ状態の場合、インダクタＬのＭＯＳ１側の端子を接地する。ＭＯＳ２のドレイン端子はＭＯＳ１とインダクタＬとの間に接続されて、ＭＯＳ２のソース端子は、接地される。また、ＭＯＳ２のゲート端子には、ΔΣ変調器１１０からの出力Ｄｏｕｔを反転ドライバ１７０により反転した信号が入力される。つまり、ＭＯＳ１とＭＯＳ２は、オンオフが反対となるようにスイッチングされる。

インダクタＬは、ＭＯＳ１およびＭＯＳ２の動作に応じて、充放電を繰り返す。ＭＯＳ１がオンされ、ＭＯＳ２がオフされた場合、インダクタＬは、電圧Ｖｌｘのエネルギーが充電される。一方、ＭＯＳ１がオフされ、ＭＯＳ２がオンされた場合、インダクタＬは、充電されたエネルギーを負荷抵抗Ｒｌｏａｄに放電する。

出力容量Ｃｏｕｔは、ＭＯＳ１およびＭＯＳ２の動作に応じて、充放電を繰り返す。出力容量Ｃｏｕｔは、インダクタＬとグラウンドとの間に、等価直列抵抗ＥＳＲと直列に接続される。これにより、ＭＯＳ１がオンされ、ＭＯＳ２がオフされた場合、出力容量Ｃｏｕｔは、等価直列抵抗ＥＳＲを介して、インダクタＬから出力されたエネルギーが充電される。一方、ＭＯＳ１がオフされ、ＭＯＳ２がオンされた場合、出力容量Ｃｏｕｔは、充電されたエネルギーを負荷抵抗Ｒｌｏａｄに放電する。

負荷抵抗Ｒｌｏａｄは、等価直列抵抗ＥＳＲおよび出力容量Ｃｏｕｔと並列に、インダクタＬとグラウンドとの間に接続される。負荷抵抗Ｒｌｏａｄには、インダクタＬおよび出力容量Ｃｏｕｔに充電されたエネルギーが、出力電圧Ｖｏｕｔで入力される。

帰還部１４０（Ｈ（ｓ））は、出力電圧Ｖｏｕｔを分圧したフィードバック信号Ｖｆｂを誤差増幅器１３０に出力する。帰還部１４０は、直列に接続された抵抗Ｒ１およびＲ２を備える抵抗分割器等である。つまり、フィードバック信号Ｖｆｂは、出力電圧Ｖｏｕｔが抵抗分割されて、Ｖｆｂ＝Ｒ２／（Ｒ１＋Ｒ２）Ｖｏｕｔで表される。

抵抗Ｒ１、Ｒ２は、インダクタＬとグラウンドとの間に、出力容量Ｃｏｕｔおよび負荷抵抗Ｒｌｏａｄのそれぞれと並列に接続される。このような構成により、帰還部１４０は、出力電圧Ｖｏｕｔを分圧したフィードバック電圧Ｖｆｂを、誤差増幅器１３０に出力する。

誤差増幅器１３０（Ｇｃ（ｓ））は、フィードバック電圧Ｖｆｂと予め定められた電圧との差に応じた誤差電圧Ｖｅａｏを生成してΔΣ変調器１１０に出力する。誤差増幅器１３０は、コンパレータ２００および位相補償回路２１０を備える。

コンパレータ２００は、負側入力端子にフィードバック電圧Ｖｆｂが入力され、正側入力端子に基準電圧Ｖｒｅｆが入力される。コンパレータ２００は、基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂとの誤差分を反転増幅した誤差信号Ｖｅａｏを出力する。

位相補償回路２１０は、コンパレータ２００の出力を積分するとともに、スイッチング電源回路１００の位相を補償する。位相補償回路２１０は、コンパレータ２００の出力端子とグラウンドとの間に直列に接続された抵抗Ｒｃｏｍｐおよび容量Ｃｃｏｍｐを有する。これにより、誤差増幅器１３０が出力する誤差信号Ｖｅａｏは、高周波成分を含まないほぼＤＣ信号に近いものになる。

所望の出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆより大きい場合、誤差信号Ｖｅａｏは低下し、ＶｆｂがＶｒｅｆより小さい場合、誤差信号Ｖｅａｏは上昇する。つまり、誤差増幅器１３０は、出力電圧Ｖｏｕｔと予め定められた電圧との差に応じた誤差信号Ｖｅａｏを生成して、ΔΣ変調器１１０に出力する。

ΔΣ変調器１１０（Ｇｓｔｆ（ｓ）、Ｇｎｔｆ（ｓ）は、出力電圧Ｖｏｕｔに応じたパルス密度のΔΣ変調信号を、パワー段のスイッチング信号Ｄｏｕｔとして出力する。ΔΣ変調器１１０は、２次以上であってよい。２次とは、ΔΣ変調器１１０が有する積分器が２個の場合をいう。

ΔΣ変調器１１０には、誤差増幅器１３０からの誤差信号Ｖｅａｏおよびサンプリングクロックｆｓが入力される。ΔΣ変調器１１０は、入力された誤差信号Ｖｅａｏを、正転ドライバ１６０は、サンプリングクロックｆｓのサンプリング周波数毎に変調して出力するΔΣ変調器１１０の出力に応じた出力信号Ｄｏｕｔを出力する。

図４は、実施形態１に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、２次のフィードバック型の線形モデルで表される。ΔΣ変調器１１０は、減算器２２０、２２１、積分器２３０、２３１、加算器２４０およびディジタルアナログ変換器ＤＡＣを備える。入力信号Ｘ（ｎ）は、誤差増幅器１３０から入力された誤差信号Ｖｅａｏであり、出力信号Ｙ（ｎ）は、ΔΣ変調器１１０の出力信号Ｄｏｕｔである。

ディジタルアナログ変換器ＤＡＣは、出力信号Ｙ（ｎ）をアナログ信号からディジタル信号に変換する。ディジタルアナログ変換器ＤＡＣは、変換したディジタル信号に係数ｂ１を掛けて、減算器２２０に出力する。また、ディジタルアナログ変換器ＤＡＣは、変換したディジタル信号に係数ｂ２を掛けて、減算器２２１に出力する。

減算器２２０には、入力信号Ｘ（ｎ）とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ１が掛けられた信号とが入力される。減算器２２０は、入力信号Ｘ（ｎ）とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ１が掛けられた信号との差分を積分器２３０に出力する。

積分器２３０は、減算器２２０の出力に係数ａ１を掛けた信号を積分して出力する。積分器２３０の伝達関数は、Ｈ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。

減算器２２１は、積分器２３０の出力およびアナログ変換された出力信号Ｙ（ｎ）に係数ｂ２を掛けた信号が入力される。減算器２２１は、積分器２３０の出力とアナログ変換された出力信号Ｙ（ｎ）に係数ｂ２を掛けた信号との差分を出力する。

積分器２３１は、減算器２２１の出力に係数ａ２を掛けた信号を積分して出力する。積分器２３１の伝達関数は、積分器２３０と同じくＨ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。

加算器２４０には、積分器２３１の出力および量子化雑音成分Ｑが入力される。加算器２４０は、積分器２３１の出力および量子化雑音成分Ｑを加算して、出力信号Ｙ（ｎ）を出力する。

実施形態１のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数１で表現できる。
右辺第一項の入力信号Ｘに係る係数は信号伝達関数ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）と呼ばれ、入力信号Ｘ（ｎ）の伝達特性を示す。右辺第二項の量子化雑音成分Ｑに係る係数はＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）と呼ばれ、量子化雑音成分Ｑの伝達特性示す。

数１の雑音伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の近似式は、数２で表される。
ここで、Ｋ＝ａ１ａ２ｂ１−ａ２ｂ２＋１、Ｍ＝ａ２ｂ２−２である。また、Ｔｓはサンプリング周期、Δは量子化ステップ、Δｆｓｔｅｐは雑音帯域幅である。

図５は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。横軸は、サンプリングクロックの周波数ｆｓで規格化した周波数［Ｈｚ］を示しており、縦軸は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトル［ｄＢ］を示す。

図では、数２の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ｂ１＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図５は、フィードフォワード経路の係数ｂ２をｂ２＝２若しくはｂ２＝１．５とした場合のそれぞれの周波数スペクトルを示す。

係数ｂ２＝２の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。

一方、係数ｂ２＝１．５の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ２＝２としたときの第１の利得よりも高い第２の利得となる。係数ｂ２＝１．５の場合の周波数スペクトルは、サンプリング周波数ｆｓの１／２付近（０．５付近）の利得が低下する。

ここで、所定の周波数とは、サンプリング周波数以下の低域側において、信号伝達関数ＳＴＦが全域通過関数となる場合の雑音伝達関数ＮＴＦの第１の利得と、信号伝達関数ＳＴＦが全域通過関数でないときの雑音伝達関数ＮＴＦの第２の利得と交点の周波数である。図５において、所定の周波数は、０．２８ｆｓ［Ｈｚ］となる。

所定の周波数よりも低い周波数帯域において、リミットサイクル発振によるピークの基本波が存在する。ΔΣ変調器１１０は、所定の周波数よりも低い周波数帯域において、雑音伝達関数ＮＴＦの利得を上げて、量子化雑音成分Ｑを増大させる。

これにより、ΔΣ変調器１１０は、量子化雑音成分Ｑにより、リミットサイクル発振によるピークの基本波を埋もれさせることができる。つまり、係数ｂ２＝１．５の場合のように、ΔΣ変調器１１０は、周波数スペクトルの低域側の利得を高くすることで、低域側にディザ信号を入れたのと同様の効果が得られる。したがって、本例のΔΣ変調器１１０は、ディザ信号を加える必要がないので、ノイズフロアの上昇を抑えることができる。

波の重ね合わせの原理若しくはフーリエ解析理論によれば、ΔΣ変調信号のような矩形の信号には、基本波成分とその整数倍の成分が存在する。本実施形態では、基本波のエネルギーを低減することで、同時に整数倍の成分も低減して、リミットサイクル発振を抑制する。これにより、本例のΔΣ変調器１１０は、出力リップルを小さくできる。なお、サンプリング周波数ｆｓ／２よりも高いところで、利得が下がっているのは、アパーチャ効果による。

図６は、ｂ２＝２の場合のスイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。横軸は、周波数［Ｈｚ］を示し、縦軸は、スイッチング信号および出力電圧の電力［ｄＢ］を示す。

図６では、２次のフィードバック型ΔΣ変調器１１０を用いている。ΔΣ変調器１１０の係数は、それぞれａ１＝ａ２＝ｂ１＝１、ｂ２＝２としている。図６は、信号伝達関数ＳＴＦが全域通過関数になるように係数を設定した時のスイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。

図６では、サンプリング周波数ｆｓ＝５ＭＨｚ、入力電圧Ｖｉｎ＝１２Ｖ、出力電圧Ｖｏｕｔ＝３Ｖ、Ｒ１＝３０ｋΩ、Ｒ２＝１０ｋΩ、Ｖｒｅｆ＝１Ｖ、Ｌ＝１０ｕＨ、Ｃｏｕｔ＝１０ｕＦ、Ｒｌｏａｄ＝６Ω、誤差増幅器１３０のＤＣゲイン＝９０ｄＢ、誤差増幅器１３０の１次ポール＝５ｒａｄ／ｓｅｃ、Ｃｃｏｍｐ＝０．１ｕＦ、Ｒｃｏｍｐ＝１００Ω、出力容量ＣｏｕｔのＥＳＲ＝１０ｍΩ、スイッチオン抵抗＝０．１Ω、としている。

図６では、スイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルにリミットサイクル発振によるピークが生じる。リミットサイクルは、Ｖｉｎ／Ｖｏｕｔ×ｎ×ｆｓ（ｎは整数）およびその折り返しの（１−Ｖｉｎ／Ｖｏｕｔ）×ｎ×ｆｓの位置に出現する。リミットサイクルは、ΔΣ変調器１１０の入力がＤＣ信号の場合、入力レベルに応じた周波数となる。

図７は、ｂ２＝１．５の場合のスイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。横軸は、周波数［Ｈｚ］を示して、縦軸は、スイッチング信号および出力電圧の電力［ｄＢ］を示す。

図７では、２次のフィードバック型ΔΣ変調器１１０を用いている。ΔΣ変調器１１０の係数は、それぞれａ１＝ａ２＝ｂ１＝１、ｂ２＝１．５としている。図７は、雑音伝達関数ＮＴＦの低域側が高くなるように係数を設定した時のスイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。なお、係数ｂ２以外の条件は図６の場合と同様である。

図７では低域側の雑音伝達関数ＮＴＦの周波数スペクトルを持ち上げることで、図６と比較して、リミットサイクルのピークが抑制されている。また、図７では、図６と比較して、ノイズフロアの上昇も抑制できることから、出力電圧のリップルも小さくなる。なお、周波数が約１ＭＨｚよりも高域側において、スイッチング信号および出力電圧がそれぞれ減衰しているのは、電圧変換部１２０のインダクタＬと出力容量Ｃｏｕｔとで形成されるリアクタンスフィルタによる。

以上、説明したように本例のΔΣ変調器１１０は、所定の周波数よりも低域側において、信号伝達関数ＳＴＦが全域通過関数となる第１の利得よりも高い第２の利得を得るように、係数が設定される。これにより、本実施形態のスイッチング電源回路１００は、リミットサイクル発振によるピークを抑制し、且つ出力リップルを小さくすることができる。

［実施形態２］
図８は、実施形態２に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、３次のフィードバック型の線形モデルで表される。本例のΔΣ変調器１１０は、実施形態１に係るΔΣ変調器１１０の構成に加えて、減算器２２２および積分器２３２をさらに備える。実施形態１と実施形態２とは、ΔΣ変調器１１０が２次のフィードバック型であるか、３次のフィードバック型であるかの点で異なる。

ディジタルアナログ変換器ＤＡＣは、ディジタルの出力信号Ｙ（ｎ）を変換したアナログ信号に係数ｂ３を掛けて、減算器２２２に出力する。つまり、本例のディジタルアナログ変換器ＤＡＣは、変換したアナログ信号に係数ｂ１、ｂ２、ｂ３を掛けた信号を、減算器２２０、２２１、２２２にそれぞれ出力する。

減算器２２２には、積分器２３１の出力とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ３が掛けられた信号とが入力される。減算器２２２は、積分器２３１の出力とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ３が掛けられた信号との差分を出力する。

積分器２３２は、減算器２２２の出力に係数ａ３を掛けた信号を積分して出力する。積分器２３２の伝達関数は、積分器２３０、２３１と同じくＨ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。

加算器２４０には、積分器２３２の出力および量子化雑音成分Ｑが入力される。加算器２４０は、積分器２３２の出力および量子化雑音成分Ｑを加算して、出力信号Ｙ（ｎ）を出力する。

実施形態２のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数３で表される。
数３の雑音伝達関数ＮＴＦの近似式は、数４で表される。
数４において、Ａ＝ａ１ａ２ａ３ｂ１−ａ２ａ３ｂ２＋ａ３ｂ３−１、Ｂ＝ａ２ａ３ｂ２−２ａ３ｂ３＋３、Ｃ＝ａ３ｂ３−３である。

図９は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図９は、数４の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ａ３＝ｂ１＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図９は、フィードフォワード経路の係数ｂ２、ｂ３をｂ２＝ｂ３＝３若しくはｂ２＝ｂ３＝２．３とした場合のそれぞれの周波数スペクトルを示す。

係数ｂ２＝ｂ３＝３の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。

一方、係数ｂ２＝ｂ３＝２．３の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ２＝ｂ３＝３としたときの第１の利得よりも高い第２の利得となる。係数ｂ２＝ｂ３＝２．３の場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。

本例のΔΣ変調器１１０は、低域側の利得を高くすることで、ディザ信号を入れたのと同様の効果が得られるので、実施形態１と同様にリミットサイクルが抑制される。本例のΔΣ変調器１１０は、低域側の利得を実施形態１よりも急峻に持ち上げることができるので、実施形態１に係るΔΣ変調器１１０よりも出力リップルを小さくすることができる。

［実施形態３］
図１０は、実施形態３に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、４次のフィードバック型の線形モデルで表される。本例のΔΣ変調器１１０は、実施形態２に係るΔΣ変調器１１０の構成に加えて、減算器２２３および積分器２３３をさらに備える。実施形態２と実施形態３とは、ΔΣ変調器１１０が３次のフィードバック型であるか、４次のフィードバック型であるかの点で異なる。

ディジタルアナログ変換器ＤＡＣは、出力信号Ｙ（ｎ）を変換したアナログ信号に係数ｂ４を掛けて、減算器２２３に出力する。つまり、本例のディジタルアナログ変換器ＤＡＣは、変換したアナログ信号に係数ｂ１、ｂ２、ｂ３、ｂ４を掛けた信号を、減算器２２０、２２１、２２２、２２３にそれぞれ出力する。

減算器２２３には、積分器２３２の出力とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ４が掛けられた信号とが入力される。減算器２２３は、積分器２３２の出力とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ４が掛けられた信号との差分を出力する。

積分器２３３は、減算器２２３の出力に係数ａ４を掛けた信号を積分して出力する。積分器２３３の伝達関数は、積分器２３０、２３１、２３２と同じくＨ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。

加算器２４０には、積分器２３３の出力および量子化雑音成分Ｑが入力される。加算器２４０は、積分器２３３の出力および量子化雑音成分Ｑを加算して、出力信号Ｙ（ｎ）を出力する。

実施形態３のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数５で表現できる。

数５の雑音伝達関数ＮＴＦの近似式は、数６で表される。
数４において、Ａ＝ａ１ａ２ａ３ａ４ｂ１、Ｂ＝ａ２ａ３ａ４ｂ２、Ｃ＝ａ３ａ４ｂ３、Ｄ＝ａ４ｂ４、Ｅ＝Ａ−Ｂ＋Ｃ−Ｄ＋１、Ｆ＝Ｂ−２Ｃ＋３Ｄ−４、Ｇ＝Ｃ−３Ｄ＋６、Ｈ＝Ｄ−４である。

図１１は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図１１は、数６の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ａ３＝ａ４＝ｂ１＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図１１は、フィードフォワード経路の係数ｂ２、ｂ３、ｂ４をｂ２＝ｂ４＝４およびｂ３＝６若しくはｂ２＝３、ｂ３＝４およびｂ４＝２．５とした場合の周波数スペクトルを示す。

係数ｂ２＝ｂ４＝４およびｂ３＝６の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。

一方、係数ｂ２＝３、ｂ３＝４およびｂ４＝２．５の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ２＝３、ｂ３＝４およびｂ４＝２．５としたときの第１の利得よりも高い第２の利得となる。係数ｂ２＝３、ｂ３＝４およびｂ４＝２．５とした場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。

本例のΔΣ変調器１１０は、低域側の利得を高くすることで、ディザ信号を入れたのと同様の効果が得られることから、実施形態２と同様にリミットサイクルが抑制される。本例のΔΣ変調器１１０は、低域側の利得を実施形態２よりも急峻に持ち上げることができるので、実施形態２に係るΔΣ変調器１１０よりも出力リップルを小さくすることができる。

実施形態１−３に係るΔΣ変調器１１０は、フィードバック型であり、雑音伝達関数ＮＴＦの利得が低域側で持ち上がるように係数を設定すると、信号伝達関数ＳＴＦが低域通過特性となる。このため、図３における誤差増幅器１３０の位相補償回路２１０を構成する抵抗Ｒｃｏｍｐおよび容量Ｃｃｏｍｐの素子値を小さくすることができる。つまり、誤差増幅器１３０の回路規模を小さくすることができるので、スイッチング電源回路１００全体の回路規模を小さくすることができる。

［実施形態４］
図１２は、実施形態４に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、２次のフィードフォワード型の線形モデルで表される。実施形態１と実施形態４とは、ΔΣ変調器１１０がフィードバック型であるか、フィードフォワード型であるかの点で異なる。

ディジタルアナログ変換器ＤＡＣは、出力信号Ｙ（ｎ）を変換したアナログ信号を減算器２２０に出力する。つまり、本例のディジタルアナログ変換器ＤＡＣは、出力信号Ｙ（ｎ）をフィードバックする際に係数を掛けない点でフィードバック型と異なる。

減算器２２０には、入力信号Ｘ（ｎ）とアナログ変換された出力信号Ｙ（ｎ）とが入力される。減算器２２０は、入力信号Ｘ（ｎ）とアナログ変換された出力信号Ｙ（ｎ）との差分を出力する。

積分器２３０は、減算器２２０の出力に係数ａ１を掛けた信号を積分して出力する。積分器２３０の伝達関数は、Ｈ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。

積分器２３１は、積分器２３０の出力に係数ａ２を掛けた信号を積分して出力する。積分器２３１の伝達関数は、積分器２３０と同じくＨ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。

加算器２４１には、積分器２３１の出力信号、積分器２３０の出力に係数ｂ１を掛けた信号および入力信号Ｘ（ｎ）に係数ｂ２を掛けた信号がそれぞれ入力される。加算器２４１は、入力された各信号を加算して加算器２４０に出力する。

実施形態４のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数７で表現できる。

数７の雑音伝達関数ＮＴＦの近似式は、数８で表される。
数８において、Ｋ＝ａ１ａ２―ａ１ｂ１＋１、Ｍ＝ａ１ｂ１−２である。

図１３は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図１３は、数６の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ｂ２＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図１３は、ｂ１＝２若しくはｂ１＝１．５とした場合の周波数スペクトルを示す。

係数ｂ１＝２の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。

一方、係数ｂ１＝１．５の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ１＝２としたときの第１の利得よりも高い第２の利得となる。ｂ１＝１．５とした場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。

本例のΔΣ変調器１１０は、フィードフォワード型であり、各積分器出力に表れる信号成分が小さく、多くの成分が量子化雑音成分である。そのため、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比が変わり、アイドルトーンの周波数が変わったときに、各積分器の出力の変化が少ない。そのため、実施形態１−３と比べて、定常状態に落ち着くまでの過渡的なトーンを小さくすることができる。

［実施形態５］
図１４は、実施形態５に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、３次のフィードフォワード型の線形モデルで表される。本例のΔΣ変調器１１０は、実施形態４に係るΔΣ変調器１１０の構成に加えて、積分器２３２をさらに備える。実施形態４と実施形態５とは、ΔΣ変調器１１０が２次のフィードフォワード型であるか、３次のフィードフォワード型であるかの点で異なる。

積分器２３２は、積分器２３１の出力に係数ａ３を掛けた信号を積分して出力する。積分器２３２の伝達関数は、積分器２３０、２３１と同じくＨ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。

加算器２４１には、積分器２３２の出力信号、積分器２３１の出力に係数ｂ１を掛けた信号、積分器２３０の出力に係数ｂ２を掛けた信号および入力信号Ｘ（ｎ）に係数ｂ３を掛けた信号がそれぞれ入力される。加算器２４１は、入力された各信号を加算して加算器２４０に出力する。

加算器２４０には、加算器２４１の出力および量子化雑音成分Ｑが入力される。加算器２４０は、加算器２４１の出力および量子化雑音成分Ｑを加算して、出力信号Ｙ（ｎ）を出力する。

実施形態５のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数９で表現できる。

数９の雑音伝達関数ＮＴＦの近似式は、数１０で表される。
数１０において、Ａ＝ａ１ａ２ａ３−ａ１ａ２ｂ１＋ａ１ｂ２−１、Ｂ＝ａ１ａ２ｂ１−２ａ１ｂ２＋３、Ｃ＝ａ１ｂ２−３である。

図１５は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図１５は、数１０の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ａ３＝ｂ３＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図１５は、フィードフォワード経路の係数ｂ１、ｂ２をｂ１＝ｂ２＝３若しくはｂ１＝ｂ２＝２．３とした場合のそれぞれの周波数スペクトルを示す。

係数ｂ１＝ｂ２＝３の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。

一方、係数ｂ１＝ｂ２＝２．３の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ１＝ｂ２＝３としたときの第１の利得よりも高い第２の利得となる。係数ｂ１＝ｂ２＝２．３の場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。

本例のΔΣ変調器１１０は、低域側の利得を高くすることで、ディザ信号を入れたのと同様の効果が得られることから、実施形態４と同様にリミットサイクルが抑制される。本例のΔΣ変調器１１０は、低域側の利得を実施形態４よりも急峻に持ち上げることができるので、実施形態４に係るΔΣ変調器１１０よりも過渡的なトーンによる出力リップルを小さくすることができる。

［実施形態６］
図１６は、実施形態６に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、４次のフィードフォワード型の線形モデルで表される。本例のΔΣ変調器１１０は、実施形態５に係るΔΣ変調器１１０の構成に加えて、積分器２３３をさらに備える。実施形態５と実施形態６とは、ΔΣ変調器１１０が３次のフィードフォワード型であるか、４次のフィードフォワード型であるかの点で異なる。

積分器２３３は、積分器２３２の出力に係数ａ４を掛けた信号を積分して出力する。積分器２３３の伝達関数は、積分器２３０、２３１、２３２と同じくＨ（ｚ）＝Ｚ^−１／（１−Ｚ^−１）で表される。

加算器２４１には、積分器２３２の出力信号、積分器２３２の出力に係数ｂ１を掛けた信号、積分器２３１の出力に係数ｂ２を掛けた信号、積分器２３０の出力に係数ｂ３を掛けた信号および入力信号Ｘ（ｎ）に係数ｂ４を掛けた信号がそれぞれ入力される。加算器２４１は、入力された各信号を加算して加算器２４０に出力する。

実施形態６のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数１１で表現できる。

数１１の雑音伝達関数ＮＴＦの近似式は、数１２で表される。
数１２において、Ａ＝ａ１ａ２ａ３ａ４、Ｂ＝ａ２ａ３ａ４ｂ１、Ｃ＝ａ１ａ２ｂ２、Ｄ＝ａ１ｂ３、Ｅ＝Ａ−Ｂ＋Ｃ−Ｄ＋１、Ｆ＝Ｂ−２Ｃ＋３Ｄ−４、Ｇ＝Ｃ−３Ｄ＋６である。

図１７は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図１７は、数１２の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ａ３＝ａ４＝ｂ４＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図１５は、フィードフォワード経路の係数ｂ１、ｂ２、ｂ３をｂ１＝ｂ３＝４およびｂ２＝６若しくはｂ１＝３、ｂ２＝４、ｂ３＝２．５とした場合の周波数スペクトルを示す。

係数ｂ１＝ｂ３＝４およびｂ２＝６の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。

一方、係数ｂ１＝３、ｂ２＝４、ｂ３＝２．５の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ１＝ｂ３＝４およびｂ２＝６としたときの第１の利得よりも高い第２の利得となる。係数ｂ１＝３、ｂ２＝４、ｂ３＝２．５の場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。

本例のΔΣ変調器１１０は、低域側の利得を高くすることで、ディザ信号を入れたのと同様の効果が得られることから、実施形態５と同様にリミットサイクルが抑制される。本例のΔΣ変調器１１０は、低域側の利得を実施形態５よりも急峻に持ち上げることができるので、実施形態５に係るΔΣ変調器１１０よりも過渡的なトーンによる出力リップルを小さくすることができる。

以下では、雑音伝達関数の分母１次関数Ｈ（ｚ）を数１３および数１４の通り定義して、周波数特性を考察する。そして、所定の周波数よりも周波数が低い低域側において、信号伝達関数ＳＴＦが全域通過関数であるときの雑音伝達関数ＮＴＦの利得よりも、信号伝達関数ＳＴＦが全域通過関数でないときの雑音伝達関数ＮＴＦの利得よりも高くなるように、ΔΣ変調器１１０の係数を設定する条件を導出する方法を示す。

図１８は、数１４において、ｒ＝１、θ＝πとした場合の周波数特性を示す。横軸は、位相角ωを示し、縦軸は振幅の周波数特性｜Ｈ（ｚ）｜を示す。数１４において、ｒ＝１、θ＝πとした場合、０＜ω＜πでは、低域通過フィルタ的な振る舞いをする。

図１９は、数１４において、ｒ＝１、θ＝０とした場合の周波数特性を示す。横軸は、位相角ωを示し、縦軸は振幅の周波数特性｜Ｈ（ｚ）｜を示す。数１４において、ｒ＝１、θ＝０とした場合、０＜ω＜πでは、高域通過フィルタ的な振る舞いをする。

図１８および図１９より、θを０＜ω＜πにして、極が実数軸上でなく、複素数になるように設定することで、振幅の周波数特性｜Ｈ（ｚ）｜が極ｐに近い周波数にピークを持つ。ΔΣ変調器１１０の制御を安定させるためには、全ての極が複素平面における単位円内にある必要がある。また、ΔΣ変調器１１０は、雑音伝達関数の全ての極が、共役複素数の対となる他の極が存在するか、または、複素平面の単位円内で且つ一組以上の共役複素数と残りの極が実軸上の負の位置に配置されるように係数が設定される。

ΔΣ変調器１１０が２次の場合、雑音伝達関数の極のうち少なくとも１対の極が、複素平面の単位円内且つ実軸上以外の領域において、互いに共役複素数となるように、係数が設定される。つまり、ΔΣ変調器１１０が２次の場合、２つの極を実数軸上でなく、共役複素数とすることで、ω＝πを中心に対称な形に振幅のピークを持つ。

ここで、伝達関数における分母を因数分解すると、ΔΣ変調器１１０が２次の場合、雑音伝達関数ＮＴＦの分母の値は、（１−Ｚ^−１×ｐ１）（１−Ｚ^−１×ｐ２）＝１−（ｐ１＋ｐ２）×Ｚ^−１＋ｐ１×ｐ２×Ｚ−２となる。

したがって、図４の実施形態１に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、係数のうちΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２としたときに、数１に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＝２−ａ２ｂ２、ｐ１ｐ２＝ａ１ａ２ｂ１−ａ２ｂ２＋１を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２が互いに共役複素数となるように係数を設定する。

また、図１２の実施形態４に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、係数のうちΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ２、ｂ１としたときに、数７に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＝２−ａ１ｂ１、ｐ１ｐ２＝ａ１ａ２−ａ１ｂ１＋１を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２が互いに共役複素数となるように係数を設定する。

ΔΣ変調器１１０が３次の場合、雑音伝達関数の極のうち１対の極以外の極が、複素平面の単位円内且つ実軸上の負の位置に配置されるように、係数が設定される。つまり、ΔΣ変調器１１０が３次の場合、３つの極が一組の共役複素数と、残り一つの極を実数軸上のマイナスの値とすることで、ω＝πを中心に対称な形に振幅のピークを持つ。

ここで、伝達関数における分母を因数分解すると、ΔΣ変調器１１０が３次の場合、雑音伝達関数ＮＴＦの分母の値は、（１−Ｚ^−１×ｐ１）（１−Ｚ^−１×ｐ２）（１−Ｚ^−１×ｐ３）＝１−（ｐ１＋ｐ２＋ｐ３）×Ｚ−１＋（ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３）×Ｚ−２−ｐ１ｐ２ｐ３Ｚ−３となる。

したがって、図８の実施形態２に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、ｐ３、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、係数のうちΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２、ｂ３としたときに、数３に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＋ｐ３＝３−ａ３ｂ３、ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３＝ａ２ａ３ｂ２−ａ２ａ３ｂ３＋３、ｐ１ｐ２ｐ３＝１−ａ３ｂ３＋ａ２ａ３ｂ２−ａ１ａ２ａ３ｂ１を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２、ｐ３が互いに共役複素数となるように係数を設定する。

また、図１４の実施形態５に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、ｐ３、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、係数のうちΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ３、ｂ２、ｂ１としたときに、数９に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＋ｐ３＝３−ａ１ｂ２、ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３＝ａ１ａ２ｂ１−ａ２ａ１ｂ２＋３、ｐ１ｐ２ｐ３＝１−ａ１ｂ２＋ａ１ａ２ｂ１−ａ１ａ２ａ３を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２、ｐ３が互いに共役複素数となるように係数を設定する。

ΔΣ変調器１１０が４次の場合、雑音伝達関数の極のうち２対の極が互いに共役複素数である。つまり、ΔΣ変調器１１０が４次の場合、４つの極が一組の共役複素数と、残り二つの極を実数軸上のマイナスの値とすることで、ω＝πを中心に対称な形に振幅のピークを持つ。

また、ΔΣ変調器１１０が４次の場合、雑音伝達関数の極のうち２対の極が共役複素数であるように、係数が設定されている。つまり、４つの極が二組の共役複素数とすることで、ω＝πを中心に対称な形に振幅のピークを持つ。

ここで、伝達関数における分母を因数分解すると、ΔΣ変調器１１０が４次の場合、雑音伝達関数ＮＴＦの分母の値は、（１−Ｚ^−１×ｐ１）（１−Ｚ^−１×ｐ２）（１−Ｚ^−１×ｐ３）（１−Ｚ^−１×ｐ４）＝１−（ｐ１＋ｐ２＋ｐ３＋ｐ４）×Ｚ^−１＋（ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４）×Ｚ^−２−ｐ１ｐ２ｐ３ｐ４×Ｚ^−３となる。

したがって、図１０の実施形態３に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、ｐ３、ｐ４、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、ａ４、係数のうちΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２、ｂ３、ｂ４、Ａ＝ａ１ａ２ａ３ａ４ｂ１、Ｂ＝ａ２ａ３ａ４ｂ２、Ｃ＝ａ３ａ４ｂ３、Ｄ＝ａ４ｂ４としたときに、数５に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＋ｐ３＋ｐ４＝４−Ｄ、ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４＝Ｃ−３Ｄ＋６、ｐ１ｐ２ｐ３＋ｐ１ｐ２ｐ４＋ｐ１ｐ３ｐ４＋ｐ２ｐ３ｐ４＝４−３Ｄ＋２Ｃ−Ｂ、ｐ１ｐ２ｐ３ｐ４＝Ａ−Ｂ＋Ｃ−Ｄ＋１を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２、ｐ３、ｐ４が互いに共役複素数となるように係数を設定する。

また、図１６の実施形態６に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、ｐ３、ｐ４、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、ａ４、係数のうちΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ４、ｂ３、ｂ２、ｂ１、Ａ＝ａ１ａ２ａ３ａ４、Ｂ＝ａ２ａ３ａ４ｂ１、Ｃ＝ａ１ａ２ｂ２、Ｄ＝ａ１ｂ３としたときに、数１１に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＋ｐ３＋ｐ４＝４−Ｄ、ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４＝Ｃ−３Ｄ＋６、ｐ１ｐ２ｐ３＋ｐ１ｐ２ｐ４＋ｐ１ｐ３ｐ４＋ｐ２ｐ３ｐ４＝４−３Ｄ＋２Ｃ−Ｂ、ｐ１ｐ２ｐ３ｐ４＝Ａ−Ｂ＋Ｃ−Ｄ＋１の関係を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２、ｐ３、ｐ４が互いに共役複素数となるように係数を設定する。

［発明の効果］
本発明のスイッチング電源回路は、所定の周波数よりも低域側において、雑音伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の利得が、信号伝達関数ＳＴＦが全域通過関数となるように係数が設定された場合の雑音伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の利得よりも高くなるように、ΔΣ変調器の係数を設定することで、リミットサイクル発振によるピークを抑制し、且つ出力リップルを小さくすることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００・・・スイッチング電源回路、１１０・・・ΔΣ変調器、１２０・・・電圧変換部、１３０・・・誤差増幅器、１４０・・・帰還部、１５０・・・電源、１６０・・・正転ドライバ、１７０・・・反転ドライバ、２００・・・コンパレータ、２１０・・・位相補償回路、２２０、２２１、２２２、２２３・・・減算器、２３０、２３１、２３２、２３３・・・積分器、２４０、２４１・・・加算器、５００・・・ΔΣ変調器

Claims (23)

1. スイッチング信号に応じて、入力電圧を出力電圧に変換する電圧変換部と、
   前記出力電圧に応じたパルス密度のΔΣ変調信号を前記スイッチング信号として出力する２次以上のΔΣ変調器と、
   を備え、
   前記ΔΣ変調器は、
   信号伝達関数が全域通過関数であるときの雑音伝達関数の第１の利得と、前記信号伝達関数が全域通過関数でないときの前記雑音伝達関数の第２の利得との交点よりも低域において、前記第２の利得が前記第１の利得よりも高くなるように、係数が設定されていることを特徴とするスイッチング電源回路。
2. 前記ΔΣ変調器は、
   前記雑音伝達関数の極のうち少なくとも１対の極が、複素平面の単位円内であり且つ実軸上以外の領域において、互いに共役複素数となるように、前記係数が設定されていることを特徴とする請求項１に記載のスイッチング電源回路。
3. 前記ΔΣ変調器は、
   フィードバック型であることを特徴とする請求項２に記載のスイッチング電源回路。
4. 前記ΔΣ変調器は、
   ２次であることを特徴とする請求項３に記載のスイッチング電源回路。
5. 前記雑音伝達関数の極をｐ１、ｐ２、前記係数のうち前記ΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、前記係数のうち前記ΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２としたときに、
   ｐ１＋ｐ２＝２−ａ２ｂ２
   ｐ１ｐ２＝ａ１ａ２ｂ１−ａ２ｂ２＋１
   の関係を満足することを特徴とする請求項４に記載のスイッチング電源回路。
6. 前記ΔΣ変調器は、
   ３次であることを特徴とする請求項３に記載のスイッチング電源回路。
7. 前記雑音伝達関数の極のうち前記１対の極以外の極が、複素平面の単位円内であり且つ実軸上の負の位置に配置されるように、前記係数が設定されていることを特徴とする請求項６に記載のスイッチング電源回路。
8. 前記雑音伝達関数の極をｐ１、ｐ２、ｐ３、前記係数のうち前記ΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、前記係数のうち前記ΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２、ｂ３としたときに、
   ｐ１＋ｐ２＋ｐ３＝３−ａ３ｂ３
   ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３＝ａ２ａ３ｂ２−２ａ３ｂ３＋３
   ｐ１ｐ２ｐ３＝１−ａ３ｂ３＋ａ２ａ３ｂ２−ａ１ａ２ａ３ｂ１
   の関係を満足することを特徴とする請求項７に記載のスイッチング電源回路。
9. 前記ΔΣ変調器は、
   ４次であることを特徴とする請求項３に記載のスイッチング電源回路。
10. 前記雑音伝達関数の極のうち２対の極が互いに共役複素数となるように係数が設定される請求項９に記載のスイッチング電源回路。
11. 前記雑音伝達関数の極のうち１対の極が共役複素数であり、残りの極が、複素平面の単位円内であり且つ実軸上の負の位置に配置されるように、前記係数が設定されていることを特徴とする請求項９に記載のスイッチング電源回路。
12. 前記雑音伝達関数の極をｐ１、ｐ２、ｐ３、ｐ４、前記係数のうち前記ΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、ａ４、前記係数のうち前記ΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２、ｂ３、ｂ４、Ａ＝ａ１ａ２ａ３ａ４ｂ１、Ｂ＝ａ２ａ３ａ４ｂ２、Ｃ＝ａ３ａ４ｂ３、Ｄ＝ａ４ｂ４としたときに、
    ｐ１＋ｐ２＋ｐ３＋ｐ４＝４−Ｄ
    ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４＝Ｃ−３Ｄ＋６
    ｐ１ｐ２ｐ３＋ｐ１ｐ２ｐ４＋ｐ１ｐ３ｐ４＋ｐ２ｐ３ｐ４＝４−３Ｄ＋２Ｃ−Ｂ
    ｐ１ｐ２ｐ３ｐ４＝Ａ−Ｂ＋Ｃ−Ｄ＋１
    の関係を満足することを特徴とする請求項１０または１１に記載のスイッチング電源回路。
13. 前記出力電圧と予め定められた電圧との差に応じた誤差電圧を生成して前記ΔΣ変調器に出力する誤差増幅器を備えたことを特徴とする請求項３〜１２のいずれか１項に記載のスイッチング電源回路。
14. 前記ΔΣ変調器は、
    フィードフォワード型であることを特徴とする請求項２に記載のスイッチング電源回路。
15. 前記ΔΣ変調器は、
    ２次であることを特徴とする請求項１４に記載のスイッチング電源回路。
16. 前記雑音伝達関数の極をｐ１、ｐ２、前記係数のうち前記ΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、前記係数のうち前記ΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ２、ｂ１としたときに、
    ｐ１＋ｐ２＝２−ａ１ｂ１
    ｐ１ｐ２＝ａ１ａ２−ａ１ｂ１＋１
    の関係を満足することを特徴とする請求項１５に記載のスイッチング電源回路。
17. 前記ΔΣ変調器は、
    ３次であることを特徴とする請求項１４に記載のスイッチング電源回路。
18. 前記雑音伝達関数の極のうち前記１対の極以外の極が、複素平面の単位円であり内且つ実軸上の負の位置に配置されるように、前記係数が設定されていることを特徴とする請求項１７に記載のスイッチング電源回路。
19. 前記雑音伝達関数の極をｐ１、ｐ２、ｐ３、前記係数のうち前記ΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、前記係数のうち前記ΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ３、ｂ２、ｂ１としたときに、
    ｐ１＋ｐ２＋ｐ３＝３−ａ１ｂ２
    ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３＝ａ１ａ２ｂ１−２ａ１ｂ２＋３
    ｐ１ｐ２ｐ３＝１−ａ１ｂ２＋ａ１ａ２ｂ１−ａ１ａ２ａ３
    の関係を満足することを特徴とする請求項１８に記載のスイッチング電源回路。
20. 前記ΔΣ変調器は、
    ４次であることを特徴とする請求項１４に記載のスイッチング電源回路。
21. 前記雑音伝達関数の極のうち２対の極が互いに共役複素数となるように係数が設定される請求項２０に記載のスイッチング電源回路。
22. 前記雑音伝達関数の極のうち１対の極が互いに共役複素数であり、残りの極が、複素平面の単位円内であり且つ実軸上の負の位置に配置されるように、前記係数が設定されていることを特徴とする請求項２０に記載のスイッチング電源回路。
23. 前記雑音伝達関数の極をｐ１、ｐ２、ｐ３、ｐ４、前記係数のうち前記ΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、ａ４、前記係数のうち前記ΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ４、ｂ３、ｂ２、ｂ１、Ａ＝ａ１ａ２ａ３ａ４、Ｂ＝ａ２ａ３ａ４ｂ１、Ｃ＝ａ１ａ２ｂ２、Ｄ＝ａ１ｂ３としたときに、
    ｐ１＋ｐ２＋ｐ３＋ｐ４＝４−Ｄ
    ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４＝Ｃ−３Ｄ＋６
    ｐ１ｐ２ｐ３＋ｐ１ｐ２ｐ４＋ｐ１ｐ３ｐ４＋ｐ２ｐ３ｐ４＝４−３Ｄ＋２Ｃ−Ｂ
    ｐ１ｐ２ｐ３ｐ４＝Ａ−Ｂ＋Ｃ−Ｄ＋１
    の関係を満足することを特徴とする請求項２１または２２に記載のスイッチング電源回路。