JP4856659B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の高性能化技術に関し、特に、デルタシグマ型Ａ／Ｄ変換器における不感帯を除くディザ信号の重畳に有効な技術に関する。

半導体集積回路装置には、アナログ信号の入力信号をデジタル信号に変換するＡ／Ｄ変換器が備えられているものがある。このＡ／Ｄ変換器の１つとして、たとえば、デルタシグマ型Ａ／Ｄ変換器が知られている。

デルタシグマ型Ａ／Ｄ変換器では、ＤＣ（直流）、および低周波入力時において特性乱れや不感帯など線形性が劣化する範囲があり、積分非直線性（ＩＮＬ）が劣化してしまうという問題がある。

ここで、上記した不感帯とは、０Ｖ入力付近の入力信号の変化に対してアンプのゲインが有限であることの影響により出力信号が変動しなくなる現象である。

この現象は、デルタシグマ型Ａ／Ｄ変換器内に用いられる積分器のアンプゲインが有限であることが原因であり、不感帯を抑制する技術として、アンプのゲインを十分高く設計し、積分器の入力、または量子化器の前段にランダムなディザ（ノイズ）信号を入力する手法が用いられている。

しかし、近年のプロセス微細化、電源電圧の低電圧化、低消費電流化で積分器のアンプゲインが高く設計しにくい状況となっているにもかかわらず、デルタシグマ型Ａ／Ｄ変換器の高精度化が求められており、より高精度な不感帯を抑制することが求められる。

この種のデルタシグマ型Ａ／Ｄ変換器における特性乱れや不感帯を抑制する技術としては、たとえば、ディザ信号として擬似ランダム系列から生成したランダムディザ信号を入力信号に加算し、０Ｖ付近に発生する不感帯をシフトさせて平均化して不感帯を抑制するもの（特許文献１参照）や、方形波の振幅、周波数を制御回路により調整したディザ信号を積分器入力に加算して０Ｖ付近の不感帯をシフトさせて不感帯を抑制するもの（特許文献２参照）などが知られている。
特開平０５−１６０７３６号公報 特開平０５−３３５９６４号公報

ところが、上記に示す公知のデルタシグマ型Ａ／Ｄ変換器における不感帯の抑制技術では、次のような問題点があることが本発明者により見い出された。

それは上記したアンプのゲインが低下した場合に積分器の入力、または量子化器の前段にランダムなディザ信号を入力するディザ信号を入力する技術では、不感帯対策として不十分であり、結果としてデルタシグマ型Ａ／Ｄ変換器のフィルタの次数を上げることが必要となり、アナログ部の面積や消費電力が増加してしまうことである。

また、特許文献１の技術では、ランダム信号を積分器入力に加算すると任意の積算時間内では積算した値が０にならない場合が考えられ、ディザ信号の積算値が入力信号の積算値誤差となるため、積算値に誤差を生じさせる要因となってしまう恐れがある。

さらには、擬似ランダム信号を発生させる回路規模が増加してしまい、半導体チップのレイアウト面積が増加してしまうという問題がある。

特許文献２の技術においても、ディザ信号の振幅を調整する減衰回路が必要となるために回路規模が増加してしまい、半導体チップのレイアウト面積が増加してしまうという問題がある。

本発明の目的は、アンプのゲインが低下した場合でも回路規模を増加させることなく、不感帯を抑制することのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、第１、および第２ディザ信号を発生して出力するディザ信号発生回路と、アナログ信号と、該ディザ信号発生回路が発生した第２ディザ信号とを加算し、フィードバック信号を減算する第１の加算器と、該第１の加算器から出力された信号を積分する積分器と、該積分器の積分結果に、ディザ信号発生回路が発生した第１ディザ信号を加算して出力する第２の加算器と、該第２の加算器から出力された信号をデジタル信号に変換して量子化する量子化器と、該量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として第１の加算器に出力するＤ／Ａ変換器と、量子化器から出力されたデジタル信号をフィルタリングするデジタルフィルタとを備え、ディザ信号発生回路は、デジタルフィルタが１次フィルタの場合、２以上の電圧レベルを有した周期信号からなる第１ディザ信号を発生し、デジタルフィルタが２次フィルタの場合、２以上の電圧レベルを有した周期信号の周期を一定期間毎に任意に可変した周期信号からなる第１ディザ信号を発生するものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記ディザ信号発生回路が、矩形波を生成する矩形波発生器と、矩形波発生器が生成した矩形波を分周し、複数の異なる周期の分周信号を生成する分周信号生成部と、該分周信号生成部から出力された複数の分周信号うち、任意の分周信号を選択して出力する制御回路と、該制御回路が選択した任意の分周信号から、第１ディザ信号を生成する第１のディザ信号生成部と、制御回路が選択した任意の分周信号から、第２ディザ信号を生成する第２のディザ信号生成部とを備えたものである。

また、本発明は、前記制御回路が、分周信号生成部から出力された複数の分周信号うち、任意の２つの分周信号を選択して第１のディザ信号生成部に出力し、該第１のディザ信号生成部は、制御回路が選択した２つの分周信号を静電容量比で加算して第１ディザ信号を生成するものである。

さらに、本発明は、前記制御回路が、デジタルフィルタが１次フィルタの場合、任意の２つの固定周期からなる分周信号を選択して出力し、デジタルフィルタが２次フィルタの場合、一定期間毎に周期が変更された任意の２つの分周信号を選択して出力するものである。

また、本発明は、前記ディザ信号発生回路が、任意の周期の３つの信号パターンを生成する第１の信号発生部と、該第１の信号発生部が生成した任意の２つの分周信号から、第１ディザ信号を生成する第１のディザ信号生成部と、該第１の信号発生部が生成した残り１つの分周信号から、第２ディザ信号を生成する第２のディザ信号生成部とを備えたものである。

さらに、本発明は、前記第１のディザ信号生成部が、第１の信号発生部から出力された２つの分周信号を静電容量比で加算して第１ディザ信号を生成するものである。

また、本発明は、前記第１のディザ信号生成部が、デジタルフィルタが１次フィルタの場合、２つの固定周期からなる信号パターンを出力し、デジタルフィルタが２次フィルタの場合、一定期間毎に周期が変更された２つの信号パターンを出力するものである。

さらに、本発明は、前記ディザ信号発生回路が、第１、および第２ディザ信号の信号パターンがそれぞれ格納されたメモリ部と、該メモリ部の情報を読み出す制御部と、メモリ部から出力された信号パターンをＤ／Ａ変換する第１のＤ／Ａ変換器と、メモリ部から出力された信号パターンをＤ／Ａ変換する第２のＤ／Ａ変換器と、該第１のＤ／Ａ変換器から出力された信号を単一の静電容量でサンプリングして第１ディザ信号を生成する第１のディザ信号生成部と、該第２のＤ／Ａ変換器から出力された信号を単一の静電容量でサンプリングして第２ディザ信号を生成する第２のディザ信号生成部とを備えたものである。

また、本発明は、前記ディザ信号発生回路が、任意の周期の３つの信号パターンを生成する第２の信号発生部と、該第２の信号発生部が生成した任意の２つの信号パターンをＤ／Ａ変換する第３のＤ／Ａ変換器と、第２の信号発生部が生成した残り１つの信号パターンをＤ／Ａ変換する第４のＤ／Ａ変換器と、該第３のＤ／Ａ変換器から出力された信号を単一の静電容量でサンプリングして第１ディザ信号を生成する第１のディザ信号生成部と、該第４のＤ／Ａ変換器から出力された信号を単一の静電容量でサンプリングして第２ディザ信号を生成する第２のディザ信号生成部とを備えたものである。

さらに、本発明は、前記Ａ／Ｄ変換器が、デルタシグマ変調回路よりなるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）Ａ／Ｄ変換器における不感帯を抑制し、該不感帯による積分非直線性劣化を改善することができる。

（２）また、上記（１）により、高精度なＡ／Ｄ変換器を実現することができる。

（３）さらに、ディザ信号の振幅を調整する減衰回路などを不要とすることができるので、Ａ／Ｄ変換器の回路規模の増加を防止することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１によるＡ／Ｄ変換器の使用例を示すブロック図、図２は、本発明の実施の形態１によるＡ／Ｄ変換器のブロック図、図３は、図２のＡ／Ｄ変換器に設けられたディザ信号発生回路の構成の一例を示す説明図、図４は、図２のＡ／Ｄ変換器に１次デジタルフィルタが用いられている際のディザ信号発生回路における信号タイミングチャート、図５は、１次デジタルフィルタにおける重み付けを示す説明図、図６は、図３のディザ信号発生回路による第２ディザ信号の生成の際の信号タイミングチャート、図７は、図２のＡ／Ｄ変換器に２次デジタルフィルタが用いられている際のディザ信号発生回路における信号タイミングチャート、図８は、２次デジタルフィルタにおける重み付けを示す説明図、図９は、図２のＡ／Ｄ変換器における回路構成を示す説明図である。

本実施の形態１において、Ａ／Ｄ変換器１は、デルタシグマ型のＡ／Ｄ変換器からなり、図１に示すように、たとえば、携帯電話やデジタルカメラなどの電子機器に設けられるリチウムイオン電池などの二次電池Ｂにおける充放電制御用の半導体集積回路装置に備えられている。

Ａ／Ｄ変換器１は、二次電池Ｂの電流や電圧などのアナログ信号の測定値をデジタル信号に変換して、マイクロプロセッサＭＰＵなどに出力する。マイクロプロセッサＭＰＵは、Ａ／Ｄ変換器１から出力されたデータに基づいて、過充電や過放電などの危険を回避しながら二次電池に最適な充電が行われるように充電制御を実行する。

Ａ／Ｄ変換器１は、図２に示すように、加算器２，３、積分器４、量子化器５、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器６、デジタルフィルタ７、およびディザ信号発生回路８から構成されている。

第１の加算器である加算器２の第１の入力部には、アナログ信号が入力されるように接続されており、該加算器２の第２の入力部には、ディザ信号発生回路８から出力される第２ディザ信号が入力されるように接続されている。

また、加算器２の第３の入力部には、Ｄ／Ａ変換器６から出力されるアナログ信号が入力されるように接続されている。加算器２の出力部には、積分器４の入力部が接続されており、該積分器４の出力部には、第２の加算器である加算器３の一方の入力部が接続されている。加算器３の他方の入力部には、ディザ信号発生回路８から出力される第１ディザ信号が入力されるように接続されている。

加算器３の出力部には、量子化器５の入力部が接続されており、該量子化器５の出力部には、Ｄ／Ａ変換器６の入力部、ならびにデジタルフィルタ７の入力部がそれぞれ接続されている。そして、デジタルフィルタ７の出力部がＡ／Ｄ変換器１の出力部となり、変換されたデジタル信号が出力される。

加算器２は、第１の入力部から入力されるアナログ信号と、第２の入力部から入力されるディザ信号発生回路８の第２ディザ信号とを加算し、第３の入力部から入力されるＤ／Ａ変換器６の出力分だけ減算して出力する。

積分器４は、加算器２の演算結果を積分する。加算器３は、積分器４の積分結果にディザ信号発生回路８から出力される第１ディザ信号を加算して出力する。量子化器５は、加算器３から出力された信号をデジタル信号に変換して量子化する。

Ｄ／Ａ変換器６は、量子化器５から出力されたデジタル信号をアナログ信号に変換する。デジタルフィルタ７は、量子化器５から出力されたデジタル信号の任意の周波数帯の信号を取り出して出力する。

ディザ信号発生回路８は、加算器２に出力する第２ディザ信号、および加算器３に出力する第１ディザ信号をそれぞれ発生する。これら第１、第２ディザ信号は、Ａ／Ｄ変換時間内で平均値が０となる周期信号で構成されており、特に、第１ディザ信号は、周期をデジタルフィルタ７に対応させた周期信号とする。

図３は、ディザ信号発生回路８の構成の一例を示す説明図である。

ディザ信号発生回路８は、矩形波発生器９、分周信号生成部を構成する分周回路１０〜１４、制御回路１５、およびディザ信号生成部１６，１７から構成されている。また、制御回路１５は、論理回路１８と切り替え回路１９とから構成されている。

矩形波発生器９は、分周回路１０、ならびに制御回路１５に対して、Ａ／Ｄ変換器１の動作クロック信号（φ１）に同期して矩形波をそれぞれ出力する。制御回路１５は、矩形波発生器９から出力される矩形波に基づいて、動作を行う。分周回路１０〜１４は、入力された信号を１／ｎに分周して出力する。

分周回路１０は、矩形波発生器９が生成した矩形波を分周し、分周回路１１と切り替え回路１９とにそれぞれ出力する。分周回路１１は、分周回路１０から出力された分周信号を分周し、分周回路１２と切り替え回路１９とにそれぞれ出力する。

分周回路１２は、分周回路１１から出力された分周信号を分周し、分周回路１３と切り替え回路１９とにそれぞれ出力し、分周回路１３は、分周回路１２から出力された分周信号を分周し、分周回路１４と切り替え回路１９とにそれぞれ出力する。分周回路１４は、分周回路１３から出力された分周信号を分周し、切り替え回路１９に出力する。

論理回路１８は、切り替え回路１９を制御する制御信号を出力する。切り替え回路１９は、論理回路１８から出力された制御信号に基づいて、該切り替え回路１９に入力された任意の矩形波を選択してディザ信号生成部１６，１７にそれぞれ出力する。

第１ディザ信号生成部であるディザ信号生成部１６は、切り替え回路１９から出力された分周信号に基づいて第１ディザ信号を生成し、第２ディザ信号生成部となるディザ信号生成部１７は、切り替え回路１９から出力された分周信号に基づいて第２ディザ信号を生成する。

ディザ信号生成部１６は、スイッチ２０〜２３、および静電容量素子２４，２５から構成されている。スイッチ２０の一方の接続部には、切り替え回路１９の第１の出力部が接続されており、スイッチ２２の一方の接続部には、切り替え回路１９の第２の出力部が接続されている。

スイッチ２０の他方の接続には、スイッチ２１の一方の接続部、ならびに静電容量素子２４の一方の接続部がそれぞれ接続されており、該スイッチ２１の他方の接続部には、基準電位（ＶＳＳ）が接続されている。

スイッチ２２の他方の接続には、スイッチ２３の一方の接続部、ならびに静電容量素子２５の一方の接続部がそれぞれ接続されており、該スイッチ２３の他方の接続部には、基準電位（ＶＳＳ）が接続されている。

静電容量素子２４の他方の接続部には、静電容量素子２５の他方の接続部が接続されており、この接続部がディザ信号生成部１６の出力部となり、第１ディザ信号が出力される。

また、スイッチ２１，２３は、Ａ／Ｄ変換器１の動作クロック信号であるクロック信号φ１によってＯＮ／ＯＦＦが制御され、スイッチ２０，２２は、クロック信号φ１の反転信号であるクロック信号φ２によってＯＮ／ＯＦＦが制御される。

また、ディザ信号生成部１７は、スイッチ２６，２７、および静電容量素子２８から構成されている。スイッチ２６の一方の接続部には、切り替え回路１９の第３の出力部が接続されており、該スイッチ２６他方の接続部には、スイッチ２７の一方の接続部、ならびに静電容量素子２８の一方の接続部がそれぞれ接続されている。

スイッチ２７の他方の接続部には、基準電位（ＶＳＳ）が接続されている。また、静電容量素子２８の他方の接続部は、ディザ信号生成部１７の出力部となり、第１ディザ信号が出力される。

スイッチ２７は、スイッチ２１，２３と同様に、Ａ／Ｄ変換器１の動作クロック信号であるクロック信号φ１によってＯＮ／ＯＦＦが制御され、スイッチ２６は、クロック信号φ１の反転信号であるクロック信号φ２によってＯＮ／ＯＦＦが制御される。

次に、本実施の形態におけるＡ／Ｄ変換器１に設けられたディザ信号発生回路８の動作について説明する。

まず、デジタルフィルタ７が１次デジタルフィルタの場合、論理回路１８からは、分周回路１０〜１４から出力される任意の分周信号を選択して出力する制御信号が出力される。

切り替え回路１９は、制御信号を受けて、任意の分周回路１０〜１４から出力される分周信号のうち、選択された任意の３つの分周信号を、第１〜第３の出力部からそれぞれ出力する。切り替え回路１９から出力される３つの分周信号は、固定周期の信号である。

ディザ信号生成部１６は、切り替え回路１９の第１、第２の出力部から出力される分周信号を静電容量比で加算して第１ディザ信号を生成して出力する。

図４は、デジタルフィルタ７が１次デジタルフィルタの際に第１ディザ信号を生成するディザ信号発生回路８における信号タイミングチャートである。

図４において、上方から下方にかけては、ディザ信号発生回路８から出力される第１ディザ信号、切り替え回路１９の第１の出力部から出力される分周信号、切り替え回路１９の第２の出力部から出力される分周信号、クロック信号φ１、およびクロック信号φ２の信号タイミングについてそれぞれ示している。

図示するように、デジタルフィルタ７が１次デジタルフィルタの場合には、第１ディザ信号が一定周期のディザ信号として生成される。これは、図５に示すように、１次のデジタルフィルタ７の重み付けが常に一定であるので、どのサンプルであっても均一に計算されるからである。

また、ディザ信号生成部１７は、切り替え回路１９の第３の出力部から出力される分周信号をサンプリングして第２ディザ信号を生成して出力する。

図６は、第２ディザ信号を生成するディザ信号発生回路８における信号タイミングチャートである。

図６において、上方から下方にかけては、ディザ信号発生回路８から出力される第２ディザ信号、切り替え回路１９の第３の出力部から出力される分周信号、クロック信号φ１、およびクロック信号φ２の信号タイミングについてそれぞれ示している。

ディザ信号生成部１７は、図示するように、定期的な周期で一定パターンを繰り返す矩形波を第２ディザ信号として生成する。

続いて、デジタルフィルタ７が２次デジタルフィルタの場合について説明する。

デジタルフィルタ７が２次のデジタルフィルタの場合、論理回路１８は、任意の期間毎に制御信号を出力して、切り替え回路１９の第１、および第２の出力部から、任意の期間毎に異なる周期の分周信号が出力されるように制御を行う。

また、切り替え回路１９の第３の出力部から出力される分周信号は、１次フィルタの場合と同様に固定周期の信号である。

図７は、デジタルフィルタ７が２次デジタルフィルタの際に第１ディザ信号を生成するディザ信号発生回路８における信号タイミングチャートである。

図７において、上方から下方にかけては、ディザ信号発生回路８から出力される第１ディザ信号、切り替え回路１９の第１の出力部から出力される分周信号、切り替え回路１９の第２の出力部から出力される分周信号、クロック信号φ１、およびクロック信号φ２の信号タイミングについてそれぞれ示している。

図示するように、２次のデジタルフィルタ７の場合、切り替え回路１９は、制御信号に基づいて、任意の期間毎に出力経路を切り替えて、該切り替え回路１９の第１、および第２の出力部からそれぞれ出力される分周信号が任意の期間毎に異なった分周信号となるように出力される。

これ伴い、クロック信号φ１と同期を保ちながら周波数が変更された第１ディザ信号が生成されて出力されることになる。２次のデジタルフィルタの場合、デジタルフィルタ７の重み付けが、図８に示すように、線形変化するためにサンプルが均一に計算されない。

これにより、特定の入力状態で特性の乱れが増加する故に、デジタルフィルタの重み付けに合わせてディザ信号の周期を変更し、特性の乱れを減少させることができる。

次に、図９を用いてＡ／Ｄ変換器１の動作について説明する。

図９の上方は、加算器２，３、積分器４、量子化器５、およびＤ／Ａ変換器６の構成を示した説明図であり、下方は、クロック信号φ１，φ２の信号タイミングを示したタイミングチャートである。本図ではシングルエンドで示しているが差動形式であっても本質的には同様である。

図示するように、加算器２は、スイッチＳＷ１〜ＳＷ４、および静電容量素子Ｃｉｎから構成されている。加算器３は、スイッチＳＷ５〜ＳＷ７、ならびに静電容量素子Ｃｃｍｐから構成されている。

積分器４は、オペアンプＯＰ、および静電容量素子Ｃｉｎｔからなり、Ｄ／Ａ変換器６は、スイッチＳＷ１２，ＳＷ１３と静電容量素子Ｃｄａｃからなる。

加算器２には、第２ディザ信号が入力され、加算器３には、第１ディザ信号が入力される。Ｄ／Ａ変換器６は、量子化器５の出力信号により基準電圧＋Ｖｒｅｆ、または基準電圧−Ｖｒｅｆのいずれかに接続し、積分器４が、アナログ入力信号、第２ディザ信号、基準電圧（＋Ｖｒｅｆ／−Ｖｒｅｆ）の信号をそれぞれの静電容量素子（Ｃｉｎ，２８，Ｃｄａｃ）容量値に応じて重み付けされた電荷を静電容量素子Ｃｉｎｔに転送して蓄える。

これにより、入力端子で第２ディザ信号が加算される。積分器４からの出力は、量子化器５で、’０’もしくは’１’のデジタル信号に変換されて出力される。出力信号が’１’であれば帰還信号は基準電圧−Ｖｒｅｆに接続され、また、’０’であれば基準電圧＋Ｖｒｅｆに接続することでΔΣ変調器の負帰還をかけている。

スイッチＳＷ１〜ＳＷ７，ＳＷ１２，ＳＷ１３は、クロック信号φ１，φ２φでそれぞれ駆動され、クロック信号φ１がＨｉレベルの際に入力信号を静電容量素子Ｃｉｎにサンプリングし、クロック信号φ２がＨｉレベルの際に電荷を静電容量素子Ｃｉｎｔに転送するように動作する。

その後、静電容量素子Ｃｉｎｔに転送された電荷が、クロック信号φ２で静電容量素子Ｃｃｍｐに印加され、その電荷に対して第１ディザ信号を静電容量素子２４，２５に応じて重み付けされた電荷を印加することで量子化器５の前段での第１ディザ信号が加算される。

これら第１、および第２ディザ信号は、前にも示したようにそれぞれが矩形波発生回路からの信号を複数の分周器で分周を行い、その分周した信号を切り替え回路１９で選択することで任意のレベル数、周期をもつ周期信号を構成する。

量子化器５の後段のデジタルフィルタ７が１次のフィルタでは、インパルス応答が一定であるので、一定パターンを繰り返す第１ディザ信号（図４）を用いる。

また、デジタルフィルタ７が２次の際には、該デジタルフィルタ７のインパルス応答に対応して変換時間内で周期パターンが変化する第１ディザ信号（図７）のパターンを用いる。

単一周期の周期信号ではなく、周期パターンが変化する第１ディザ信号を用いることにより、特性乱れを拡散することが可能となり、Ａ／Ｄ変換器１の特性乱れを大幅に改善することができる。

（実施の形態２）
図１０は、本発明の実施の形態２によるディザ信号発生回路の構成の一例を示す説明図である。

本実施の形態２において、Ａ／Ｄ変換器１は、前記実施の形態１と同様に、加算器２，３、積分器４、量子化器５、Ｄ／Ａ変換器６、デジタルフィルタ７、およびディザ信号発生回路８から構成されており、前記実施の形態１と異なる点は、ディザ信号発生回路８の構成である。

ディザ信号発生回路８は、図１０に示すように、制御部２９、メモリ部３０、Ｄ／Ａ変換器３１，３２、およびディザ信号生成部１６，１７から構成されている。制御部２９は、メモリ部３０のデータ読み出し制御を行う。メモリ部３０は、たとえば、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性半導体メモリからなる。

メモリ部３０には、第１、第２ディザ信号のパターンが格納されている。このメモリ部３０からは、制御部２９の制御信号に基づいて、第１、第２ディザ信号の信号パターンが読み出され、第１のＤ／Ａ変換器となるＤ／Ａ変換器３１、および第２のＤ／Ａ変換器となるＤ／Ａ変換器３２にそれぞれ出力される。

Ｄ／Ａ変換器３１，３２は、入力された信号をアナログ信号に変換し、その結果をディザ信号生成部１６，１７にそれぞれ出力する。ディザ信号生成部１６は、スイッチ２０，２１、および静電容量素子２４から構成されている。

これは、図３のディザ信号生成部１６のスイッチ２２，２３、および静電容量素子２５を取り除いたものと同様の接続構成となっており、単一容量に加算を行い、第１ディザ信号を生成する。また、ディザ信号生成部１７は、図３のディザ信号生成部１７と同様の接続構成からなる。

この場合、制御部２９は、デジタルフィルタ７が１次フィルタであると、固定された任意の分周信号を出力するようにメモリ部３０の制御を行い、２次のデジタルフィルタ７の場合には、出力する分周信号の周期パターンを任意の期間毎に切り替えて出力するようにメモリ部３０の制御を行う。

（実施の形態３）
図１１は、本発明の実施の形態３によるディザ信号発生回路の構成の一例を示す説明図である。

本実施の形態３においても、Ａ／Ｄ変換器１は、前記実施の形態１と同様に、加算器２，３、積分器４、量子化器５、Ｄ／Ａ変換器６、デジタルフィルタ７、およびディザ信号発生回路８からなり、前記実施の形態１と異なる点は、ディザ信号発生回路８の構成である。

ディザ信号発生回路８は、図１１に示すように、論理回路３３、Ｄ／Ａ変換器３１ａ，３２ａ、およびディザ信号生成部１６，１７から構成されている。第２の信号発生部となる論理回路３３は、複数の分周信号を生成し、第３のＤ／Ａ変換器となるＤ／Ａ変換器３１ａ、ならびに第４のＤ／Ａ変換器となるＤ／Ａ変換器３２ａに出力する。また、その他の接続構成に関しては、前記実施の形態２と同様である。

論理回路３３は、デジタルフィルタ７が１次フィルタの場合、固定された任意の２つの分周信号をＤ／Ａ変換器３１ａに、固定された任意の１つの分周信号をＤ／Ａ変換器３２ａに出力する。

また、デジタルフィルタ７が２次フィルタの場合、論理回路３３は、Ｄ／Ａ変換器３１ａに出力する任意の２つの分周信号の周期パターンを任意の期間毎に切り替えて、該Ｄ／Ａ変換器３１ａに出力する。

（実施の形態４）
図１２は、本発明の実施の形態４によるディザ信号発生回路の構成の一例を示す説明図である。

本実施の形態４においても、Ａ／Ｄ変換器１は、前記実施の形態１と同様に、加算器２，３、積分器４、量子化器５、Ｄ／Ａ変換器６、デジタルフィルタ７、およびディザ信号発生回路８からなり、前記実施の形態１と異なる点は、ディザ信号発生回路８の構成である。

ディザ信号発生回路８は、図１２に示すように、論理回路３４、およびディザ信号生成部１６，１７から構成されている。第１の信号発生部である論理回路３４は、複数の分周信号を生成してディザ信号生成部１６，１７にそれぞれ出力する。

ディザ信号生成部１６，１７の構成は、図３と同様であり、ディザ信号生成部１６には、論理回路３４の第１、および第２の出力部から出力される分周信号が入力されるように接続されおり、ディザ信号生成部１７には、論理回路３４の第３の出力部から出力される分周信号が入力されるように接続されている。

論理回路３４は、１次のデジタルフィルタ７の場合、固定された任意の分周信号を第１〜第３の出力部を介してディザ信号生成部１６，１７にそれぞれ出力する。２次のデジタルフィルタ７の場合には、第１、および第２の出力部から出力する分周信号の周期パターンを任意の期間毎に切り替えてディザ信号生成部１６に出力する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態１の図９では、第１ディザ信号をφ２で加算する構成としたが、図１３に示すように、第１ディザ信号をφ２で加算する構成としてもよい。図１３では、加算器３のスイッチＳＷ７がクロック信号φ２によってＯＮ／ＯＦＦが制御される点が図９と異なっている。

本発明は、半導体集積回路装置などに設けられるＡ／Ｄ変換器に適している。

本発明の実施の形態１によるＡ／Ｄ変換器の使用例を示すブロック図である。 本発明の実施の形態１によるＡ／Ｄ変換器のブロック図である。 図２のＡ／Ｄ変換器に設けられたディザ信号発生回路の構成の一例を示す説明図である。 図２のＡ／Ｄ変換器に１次デジタルフィルタが用いられている際のディザ信号発生回路における信号タイミングチャートである。 １次デジタルフィルタにおける重み付けを示す説明図である。 図３のディザ信号発生回路による第２ディザ信号の生成の際の信号タイミングチャートである。 図２のＡ／Ｄ変換器に２次デジタルフィルタが用いられている際のディザ信号発生回路における信号タイミングチャートである。 ２次デジタルフィルタにおける重み付けを示す説明図である。 図２のＡ／Ｄ変換器の回路構成を示す説明図である。 本発明の実施の形態２によるディザ信号発生回路の構成の一例を示す説明図である。 本発明の実施の形態３によるディザ信号発生回路の構成の一例を示す説明図である。 本発明の実施の形態４によるディザ信号発生回路の構成の一例を示す説明図である。 本発明の他の実施の形態によるＡ／Ｄ変換器における回路の構成例を示す説明図である。

符号の説明

１ Ａ／Ｄ変換器
２，３ 加算器
４ 積分器
５ 量子化器
６ Ｄ／Ａ変換器
７ デジタルフィルタ
８ ディザ信号発生回路
９ 矩形波発生器
１０〜１４ 分周回路
１５ 制御回路
１６，１７ ディザ信号生成部
１８ 論理回路
１９ 切り替え回路
２０〜２３ スイッチ
２４，２５ 静電容量素子
２６，２７ スイッチ
２８ 静電容量素子
２９ 制御部
３０ メモリ部
３１ Ｄ／Ａ変換器
３１ａ Ｄ／Ａ変換器
３２ Ｄ／Ａ変換器
３２ｂ Ｄ／Ａ変換器
３３ 論理回路
３４ 論理回路
Ｂ 二次電池
ＭＰＵ マイクロプロセッサ
ＳＷ１〜ＳＷ７ スイッチ
ＳＷ１２，ＳＷ１３ スイッチ
Ｃｉｎ 静電容量素子
Ｃｃｍｐ 静電容量素子
Ｃｉｎｔ 静電容量素子
Ｃｄａｃ 静電容量素子
Ｃｄ２１ 静電容量素子
ＯＰ オペアンプ

Claims (10)

1. アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半導体集積回路装置であって、
   前記Ａ／Ｄ変換器は、
   第１、および第２ディザ信号を発生して出力するディザ信号発生回路と、
   アナログ信号と、前記ディザ信号発生回路が発生した第２ディザ信号とを加算し、フィードバック信号を減算する第１の加算器と、
   前記第１の加算器から出力された信号を積分する積分器と、
   前記積分器の積分結果に、前記ディザ信号発生回路が発生した第１ディザ信号を加算して出力する第２の加算器と、
   前記第２の加算器から出力された信号をデジタル信号に変換して量子化する量子化器と、
   前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として前記第１の加算器に出力するＤ／Ａ変換器と、
   前記量子化器から出力されたデジタル信号をフィルタリングするデジタルフィルタとを備え、
   前記ディザ信号発生回路は、
   前記デジタルフィルタが１次フィルタの場合、２以上の電圧レベルを有した周期信号からなる第１ディザ信号を発生し、前記デジタルフィルタが２次フィルタの場合、２以上の電圧レベルを有した周期信号の周期を一定期間毎に任意に可変した周期信号からなる第１ディザ信号を発生することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記ディザ信号発生回路は、
   矩形波を生成する矩形波発生器と、
   前記矩形波発生器が生成した矩形波を分周し、複数の異なる周期の分周信号を生成する分周信号生成部と、
   前記分周信号生成部から出力された複数の分周信号うち、任意の分周信号を選択して出力する制御回路と、
   前記制御回路が選択した任意の分周信号から、第１ディザ信号を生成する第１のディザ信号生成部と、
   前記制御回路が選択した任意の分周信号から、第２ディザ信号を生成する第２のディザ信号生成部とを備えたことを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記制御回路は、
   前記分周信号生成部から出力された複数の分周信号うち、任意の２つの分周信号を選択して前記第１のディザ信号生成部に出力し、
   前記第１のディザ信号生成部は、
   前記制御回路が選択した２つの分周信号を静電容量比で加算して第１ディザ信号を生成することを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記制御回路は、
   前記デジタルフィルタが１次フィルタの場合、任意の２つの固定周期からなる分周信号を選択して出力し、
   前記デジタルフィルタが２次フィルタの場合、一定期間毎に周期が変更された任意の２つの分周信号を選択して出力することを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記ディザ信号発生回路は、
   任意の周期の３つの信号パターンを生成する第１の信号発生部と、
   前記第１の信号発生部が生成した任意の２つの分周信号から、第１ディザ信号を生成する第１のディザ信号生成部と、
   前記第１の信号発生部が生成した残り１つの分周信号から、第２ディザ信号を生成する第２のディザ信号生成部とを備えたことを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記第１のディザ信号生成部は、
   前記第１の信号発生部から出力された２つの分周信号を静電容量比で加算して第１ディザ信号を生成することを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記第１のディザ信号生成部は、
   前記デジタルフィルタが１次フィルタの場合、２つの固定周期からなる信号パターンを出力し、
   前記デジタルフィルタが２次フィルタの場合、一定期間毎に周期が変更された２つの信号パターンを出力することを特徴とする半導体集積回路装置。
8. 請求項１記載の半導体集積回路装置において、
   前記ディザ信号発生回路は、
   第１、および第２ディザ信号の信号パターンがそれぞれ格納されたメモリ部と、
   前記メモリ部の情報を読み出す制御部と、
   前記メモリ部から出力された信号パターンをＤ／Ａ変換する第１のＤ／Ａ変換器と、
   前記メモリ部から出力された信号パターンをＤ／Ａ変換する第２のＤ／Ａ変換器と、
   前記第１のＤ／Ａ変換器から出力された信号を単一の静電容量でサンプリングして第１ディザ信号を生成する第１のディザ信号生成部と、
   前記第２のＤ／Ａ変換器から出力された信号を単一の静電容量でサンプリングして第２ディザ信号を生成する第２のディザ信号生成部とを備えたことを特徴とする半導体集積回路装置。
9. 請求項１記載の半導体集積回路装置において、
   前記ディザ信号発生回路は、
   任意の周期の３つの信号パターンを生成する第２の信号発生部と、
   前記第２の信号発生部が生成した任意の２つの信号パターンをＤ／Ａ変換する第３のＤ／Ａ変換器と、
   前記第２の信号発生部が生成した残り１つの信号パターンをＤ／Ａ変換する第４のＤ／Ａ変換器と、
   前記第３のＤ／Ａ変換器から出力された信号を単一の静電容量でサンプリングして第１ディザ信号を生成する第１のディザ信号生成部と、
   前記第４のＤ／Ａ変換器から出力された信号を単一の静電容量でサンプリングして第２ディザ信号を生成する第２のディザ信号生成部とを備えたことを特徴とする半導体集積回路装置。
10. 請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
    前記Ａ／Ｄ変換器は、
    デルタシグマ変調回路であることを特徴とする半導体集積回路装置。

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