JP3192256B2 - Δςモジュレータ - Google Patents
ΔςモジュレータInfo
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- JP3192256B2 JP3192256B2 JP00177993A JP177993A JP3192256B2 JP 3192256 B2 JP3192256 B2 JP 3192256B2 JP 00177993 A JP00177993 A JP 00177993A JP 177993 A JP177993 A JP 177993A JP 3192256 B2 JP3192256 B2 JP 3192256B2
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Description
に形成され、発振を効率的に検出することのできるΔΣ
モジュレータに関する。
に、被変換アナログ信号を積分する積分手段２１と、積
分手段２１の出力信号をアナログ基準値と比較して１ビ
ットのデジタル信号を出力する量子化手段２２と、量子
化手段２２の出力信号に基づいて第１および第２のアナ
ログ信号を出力する１ビットＤ／Ａ変換手段２３と、第
１および第２のアナログ信号を前記被変換アナログ信号
に加算する加算手段２４とからなる。
低周波域でのノイズ除去率を良くするため、積分器を縦
続接続して次数を高くすることがある。２次以上のΔΣ
モジュレータは、大入力信号に対して、あるいはステッ
プ状に急峻に変化する入力信号に対して回路内の状態変
数が発振する場合がある。このような場合、ΔΣモジュ
レータにおいては、ひとたび発振が発生するとその振幅
が次第に大きくなり、限られた電源電圧によって駆動さ
れているオペアンプ等の回路素子が線形な正常動作がで
きなくなり、ΔΣモジュレータとしての動作精度が失わ
れ、正常なＡ／Ｄ変換ができなくなる。また、発振開始
後、入力信号が正常値にもどっても、ΔΣモジュレータ
は発振を継続してしまうこともあり、この場合、発振を
検出して内部状態変数をリセットする必要がある。
振を開始するときの特徴としては、例えば正の過大信号
入力による場合は、最前段の積分器の出力が正方向に大
振幅を持つことによって発振を開始することがあり、ま
た逆に例えば、負の過大信号入力による場合は、最前段
の積分器の出力が負方向に大振幅を持つことによって発
振を開始することがある。
ための基準値は、トランジスタのしきい値等の半導体物
性上の値や該値を温度補償した固定値を用いていた。し
かしながら、Ａ／Ｄ変換範囲値を変更した場合に、正確
な発振検出をすることができなかった。
解消した発振検出装置を提供することにある。
本発明は、被変換アナログ信号を積分する積分手段と、
該積分手段の出力信号をアナログ基準値と比較して１ビ
ットのデジタル信号を出力する量子化手段と、該量子化
手段の出力信号に基づいて第１または第２のアナログ信
号を出力する１ビットＤ／Ａ変換手段と、前記第１また
は第２のアナログ信号を前記被変換アナログ信号に加算
する加算手段とを具えたΔΣモジュレータにおいて、前
記第１と第２のアナログ信号の差信号であるＡ／Ｄ変換
の出力範囲値とΔΣモジュレータが発振しているかを検
出するために前記積分手段から取り出される信号との比
を変換する変換手段と、該変換手段によって変換された
前記出力範囲値と前記積分手段から取り出される信号と
を比較して発振検出を行う検出手段とを具えたことを特
徴とする。
力コードおよび最大出力コードを得るための値を有し、
これらのアナログ信号の差信号がＡ／Ｄ変換範囲値とな
る。差信号は、例えば電圧，電流，電荷量等の形態で表
される。
素となる内部状態変数の振幅や挙動が、Ａ／Ｄ変換範囲
値に対して所定の関係で変化するため、発振を検出する
ための基準値をＡ／Ｄ変換範囲値に対して所定の関係と
なるように変換することにより、正確に発振検出を行え
る。
に説明する。図１は本発明をスイッチトキャパシタ回路
を持つ４次ΔΣモジュレータの発振検出に適用した実施
例を示す。図において、３は入力信号を入力する減衰器
である。４〜７は積分手段を構成する４個のカスケード
接続された第１〜第４の積分器であり、本実施例の積分
手段は４個の積分器が直列に接続されている。積分手段
としては、積分器を１個以上を用いることができ、直列
接続の他、並列接続やその組合せでもよい。９、１０は
本実施例の積分手段内における各積分器の出力を加算す
る加算器である。
しきい値で１または０に量子化する量子化器であり、Δ
Σモジュレータの出力信号を出力する。１２は量子化器
１１の出力信号に基づいてアナログ信号を正転、あるい
は反転して加算器８に出力する１ビットＤ／Ａ変換器で
ある。８は減衰器３の出力信号と１ビットＤ／Ａ変換器
１２を加算する加算器である。
係で変換する変換手段であり、本実施例ではＡ／Ｄ変換
範囲値の基準となるアナログ電圧と積分手段のうち第１
の積分器４の出力電圧との比を変換している。被検出信
号は、本実施例のように直列接続した場合には第１の積
分器４の出力電圧が望ましいが、他の信号、例えば第２
の積分器等でもよい。１４は変換手段１と第１の積分器
４を比較する比較手段である。
な部分の詳細な回路例である。図２に示すように減衰器
３は、コンデンサＣ１と、互いにノンオーバーラップな
クロックφ１およびφ２によって駆動される半導体スイ
ッチからなるスイッチトキャパシタ回路からなってお
り、同様に１ビットＤ／Ａ変換器は、コンデンサＣ２、
Ｃ３、クロックφ１、φ２、および量子化器１１によっ
て駆動される半導体スイッチからなるスイッチトキャパ
シタ回路からなっている。コンデンサＣ２、Ｃ３の容量
値は同一である。
５、クロックφ１、φ２によって駆動される半導体スイ
ッチからなるスイッチトキャパシタ回路である。このス
イッチトキャパシタ回路によってアナログ電圧は反転さ
れ、積分器４の出力信号は正転されるため、積分器４の
出力信号とアナログ電圧の比を電荷の差に変換すること
ができる。このとき、Ｃ４とＣ５の比によって、２つの
電圧の比が変換される。図２におけるＡ点とクロックφ
１、φ２の関係を図３に示す。クロックφ２によりスイ
ッチがオンとなり、次いでクロックφ１によりスイッチ
がオフとなる間が判定可能な時間である。この時間に上
記のの電荷差が比較手段である正負判定回路１４で判定
される。
＝４：５、サンプリングパルスφ１、φ２の周波数が５
１２ｋＨｚとする。アナログ電圧を＋２．５Ｖとする
と、Ａ／Ｄ変換範囲値は５．０Ｖとなる。このとき、第
１の積分器４の振幅最大値が１．５Ｖに調整されたと
し、２．０Ｖ以上のとき発振と判断し検出できるとす
る。上述のような回路においては、入力信号が＋３．０
Ｖ以上で発振を検出することができた。
わちＡ／Ｄ変換範囲値が２．５Ｖのとき、入力信号が＋
１．５Ｖ以上のとき発振を検出することができ、この検
出により、モジュレータの全ての状態変数をリセットす
ることで発振を阻止することができた。本発明の変換手
段としては、本実施例の他に予め定められた比例関係で
Ａ／Ｄ変換範囲値を変換することができるものが使用で
き、例えば、Ａ／Ｄ変換範囲値が電圧として入力される
場合、図４（Ａ）に示すように抵抗やコンデンサ等の素
子分割により電圧を変換することができる。また、図４
（Ｂ）に示すように、能動素子と抵抗により電圧変換し
てもよい。さらに、Ａ／Ｄ変換範囲値が電流として入力
される場合、図４（Ｃ）に示すように発振を検出しよう
とする入力電流値と、Ａ／Ｄ変換範囲値とをそれぞれカ
レントミラー回路で１：ｎ、１：ｍに変換し、それらを
加算してその電流値の正負を正負判定回路で判別しても
よい。
較器、電荷比較器等を使用でき、また信号形態を別信号
に変換した上で比較する比較器も使用できる。
／Ｄ変換範囲値を変更しても、その範囲に応じた発振検
出を行うことができ、しかも簡単な構成で上述の発振検
出を行うことができる。従って、占有面積が小さく、か
つ正確なＡ／Ｄ変換を行うことができるΔΣモジュレー
タを提供することができる。
る。
Claims (1)
- 【請求項１】 被変換アナログ信号を積分する積分手段
と、該積分手段の出力信号をアナログ基準値と比較して
１ビットのデジタル信号を出力する量子化手段と、該量
子化手段の出力信号に基づいて第１または第２のアナロ
グ信号を出力する１ビットＤ／Ａ変換手段と、前記第１
または第２のアナログ信号を前記被変換アナログ信号に
加算する加算手段とを具えたΔΣモジュレータにおい
て、前記第１と第２のアナログ信号の差信号であるＡ／
Ｄ変換の出力範囲値とΔΣモジュレータが発振している
かを検出するために前記積分手段から取り出される信号
との比を変換する変換手段と、該変換手段によって変換
された前記出力範囲値と前記積分手段から取り出される
信号とを比較して発振検出を行う検出手段とを具えたこ
とを特徴とするΔΣモジュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00177993A JP3192256B2 (ja) | 1993-01-08 | 1993-01-08 | Δςモジュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00177993A JP3192256B2 (ja) | 1993-01-08 | 1993-01-08 | Δςモジュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204880A JPH06204880A (ja) | 1994-07-22 |
| JP3192256B2 true JP3192256B2 (ja) | 2001-07-23 |
Family
ID=11511068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00177993A Expired - Lifetime JP3192256B2 (ja) | 1993-01-08 | 1993-01-08 | Δςモジュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3192256B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868803B2 (en) | 2006-10-13 | 2011-01-11 | Panasonic Corporation | Semiconductor device having ΔΣ modulator, and semiconductor system |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3785361B2 (ja) * | 2001-12-25 | 2006-06-14 | 株式会社ルネサステクノロジ | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ |
| JP4631063B2 (ja) | 2005-02-10 | 2011-02-16 | 国立大学法人名古屋大学 | Δς型モジュレータ及びδς型アナログ−デジタル変換回路 |
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
-
1993
- 1993-01-08 JP JP00177993A patent/JP3192256B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868803B2 (en) | 2006-10-13 | 2011-01-11 | Panasonic Corporation | Semiconductor device having ΔΣ modulator, and semiconductor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204880A (ja) | 1994-07-22 |
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