JP3009597B2 - 多ビットδςディジタル／アナログ変換器 - Google Patents
多ビットδςディジタル／アナログ変換器Info
- Publication number
- JP3009597B2 JP3009597B2 JP7015059A JP1505995A JP3009597B2 JP 3009597 B2 JP3009597 B2 JP 3009597B2 JP 7015059 A JP7015059 A JP 7015059A JP 1505995 A JP1505995 A JP 1505995A JP 3009597 B2 JP3009597 B2 JP 3009597B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- bit
- analog converter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
- H03M3/338—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors by permutation in the time domain, e.g. dynamic element matching
- H03M3/34—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors by permutation in the time domain, e.g. dynamic element matching by chopping
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明はΔΣディジタル／アナロ
グ変換器に関するもので、詳しくは多重ビット（multi-
bit ）の内部サブコンバータ（sub converter ）に使用
される受動素子の数を最小化して工程ばらつきによるエ
ラーを減らすとともに、チップを小型化し、内部ビット
の拡張性を改善したΔΣディジタル／アナログ変換器に
関するものである。
グ変換器に関するもので、詳しくは多重ビット（multi-
bit ）の内部サブコンバータ（sub converter ）に使用
される受動素子の数を最小化して工程ばらつきによるエ
ラーを減らすとともに、チップを小型化し、内部ビット
の拡張性を改善したΔΣディジタル／アナログ変換器に
関するものである。
【０００２】
【従来の技術】従来技術によるΔΣディジタル／アナロ
グ変換器において、内部サブコンバータから発生される
非線形誤差は信号の変換時ごとに疑似ランダム（pseudo
random ）法則により受動素子が組合せを異なって選択
されるため白色雑音化される。たとえば、３ビットの内
部サブコンバータにおいては、８つの受動素子が存在
し、入力されるディジタル信号に応じて内部サブコンバ
ータの受動素子が組合せを異なって選択されることによ
り、前記入力されるディジタル信号に対応するアナログ
信号が出力される。
グ変換器において、内部サブコンバータから発生される
非線形誤差は信号の変換時ごとに疑似ランダム（pseudo
random ）法則により受動素子が組合せを異なって選択
されるため白色雑音化される。たとえば、３ビットの内
部サブコンバータにおいては、８つの受動素子が存在
し、入力されるディジタル信号に応じて内部サブコンバ
ータの受動素子が組合せを異なって選択されることによ
り、前記入力されるディジタル信号に対応するアナログ
信号が出力される。
【０００３】仮に、２つの受動素子が選択される場合で
あれば、特定の２つの受動素子が選択されることでな
く、第１、第２受動素子または第１、第３受動素子等の
ように受動素子がランダムに組合される。したがって、
理論的には前記のような内部サブコンバータの実現時に
必要な受動素子の連結組合せの数は内部ビット数がｎで
あれば、（２n ！）の数となる。しかし、実際には、ハ
ードウェア的負担を減らすために、図５に示すように、
バタフライランダマイザ（butterfly randomizer）が適
用された内部サブコンバータが使用される。バタフライ
ランダマイザは一連のバタフライ形態の回路が入力端子
と出力端子間に連結されることにより、受動素子の数を
減らしたもので、図５はバタフライランダマイザが適用
された３ビットサブコンバータにおける受動素子の組合
せを示す図面である。図５で、左側の０〜７は受動素子
を示すものであり、右側の０〜７はアナログ信号の出力
値を示すものであり、Ｓ１〜Ｓ１２はスイッチを示すも
のである。たとえば、１番受動素子と３番受動素子が選
択されてアナログ信号の出力値が２となる場合では、１
番受動素子はスイッチ（Ｓ１）オン→スイッチ（Ｓ５）
オン→スイッチ（Ｓ１１）オフの経路をとり、３番受動
素子はスイッチ（Ｓ２）オン→スイッチ（Ｓ５）オフ→
スイッチ（Ｓ１１）オフの経路をとることになる。ここ
で、スイッチがオンとなると対角線方向、スイッチがオ
フであると直線方向が選択されると仮定した。
あれば、特定の２つの受動素子が選択されることでな
く、第１、第２受動素子または第１、第３受動素子等の
ように受動素子がランダムに組合される。したがって、
理論的には前記のような内部サブコンバータの実現時に
必要な受動素子の連結組合せの数は内部ビット数がｎで
あれば、（２n ！）の数となる。しかし、実際には、ハ
ードウェア的負担を減らすために、図５に示すように、
バタフライランダマイザ（butterfly randomizer）が適
用された内部サブコンバータが使用される。バタフライ
ランダマイザは一連のバタフライ形態の回路が入力端子
と出力端子間に連結されることにより、受動素子の数を
減らしたもので、図５はバタフライランダマイザが適用
された３ビットサブコンバータにおける受動素子の組合
せを示す図面である。図５で、左側の０〜７は受動素子
を示すものであり、右側の０〜７はアナログ信号の出力
値を示すものであり、Ｓ１〜Ｓ１２はスイッチを示すも
のである。たとえば、１番受動素子と３番受動素子が選
択されてアナログ信号の出力値が２となる場合では、１
番受動素子はスイッチ（Ｓ１）オン→スイッチ（Ｓ５）
オン→スイッチ（Ｓ１１）オフの経路をとり、３番受動
素子はスイッチ（Ｓ２）オン→スイッチ（Ｓ５）オフ→
スイッチ（Ｓ１１）オフの経路をとることになる。ここ
で、スイッチがオンとなると対角線方向、スイッチがオ
フであると直線方向が選択されると仮定した。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなバタフライランダマイザが使用されても、ビット数
の増加によるハードウェアの複雑性が同時に高くなる欠
点があった。
うなバタフライランダマイザが使用されても、ビット数
の増加によるハードウェアの複雑性が同時に高くなる欠
点があった。
【０００５】したがって、本発明の目的は使用される受
動素子の数を最小化して工程ばらつきによるエラーを減
らすとともにチップを小型化し、ディジタル／アナログ
変換速度を速くしたΔΣディジタル／アナログ変換器を
提供することである。
動素子の数を最小化して工程ばらつきによるエラーを減
らすとともにチップを小型化し、ディジタル／アナログ
変換速度を速くしたΔΣディジタル／アナログ変換器を
提供することである。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明にかかる多ビットΔΣディジタル／アナログ
変換器は、入力されるディジタル信号を所定の比に標本
化（ｓａｍｐｌｉｎｇ）するインタポレーション（ｉｎ
ｔｅｒｐｏｌａｔｉｏｎ）手段と、インタポレーション
手段でサンプリングされたディジタルデータを所定のビ
ットに量子化するとともに、量子化時に発生する量子化
エラーを変調するノイズシェーピングコーディング（ｎ
ｏｉｓｅ−ｓｈａｐｉｎｇ ｃｏｄｉｎｇ）手段と、ノ
イズシェーピングコーディング手段で量子化されて入力
される多ビットのディジタル信号から現在の信号値と直
前の信号値間の差である信号間の変化量を検知する微分
手段と、微分手段で検出された信号間の変化量に応じて
所定の制御信号を出力するディジタルロジック手段と、
ディジタルロジック手段から入力される制御信号に応じ
て電荷を充電または放電する内部ディジタル／アナログ
変換手段と、内部ディジタル／アナログ変換手段から入
力される信号をフィルタリングして、混入した雑音を除
去するフィルタ手段とから構成され、制御信号は、ノイ
ズシェーピングコーディング手段の出力コード値が所定
値となると、内部ディジタル／アナログ変換サイクルに
おける最終サイクルの後半部に所定の状態となって、内
部ディジタル／アナログ変換手段をリフレッシュさせる
リフレッシュ信号を含む。
に、本発明にかかる多ビットΔΣディジタル／アナログ
変換器は、入力されるディジタル信号を所定の比に標本
化（ｓａｍｐｌｉｎｇ）するインタポレーション（ｉｎ
ｔｅｒｐｏｌａｔｉｏｎ）手段と、インタポレーション
手段でサンプリングされたディジタルデータを所定のビ
ットに量子化するとともに、量子化時に発生する量子化
エラーを変調するノイズシェーピングコーディング（ｎ
ｏｉｓｅ−ｓｈａｐｉｎｇ ｃｏｄｉｎｇ）手段と、ノ
イズシェーピングコーディング手段で量子化されて入力
される多ビットのディジタル信号から現在の信号値と直
前の信号値間の差である信号間の変化量を検知する微分
手段と、微分手段で検出された信号間の変化量に応じて
所定の制御信号を出力するディジタルロジック手段と、
ディジタルロジック手段から入力される制御信号に応じ
て電荷を充電または放電する内部ディジタル／アナログ
変換手段と、内部ディジタル／アナログ変換手段から入
力される信号をフィルタリングして、混入した雑音を除
去するフィルタ手段とから構成され、制御信号は、ノイ
ズシェーピングコーディング手段の出力コード値が所定
値となると、内部ディジタル／アナログ変換サイクルに
おける最終サイクルの後半部に所定の状態となって、内
部ディジタル／アナログ変換手段をリフレッシュさせる
リフレッシュ信号を含む。
【０００７】
【実施例】本発明によるΔΣディジタル／アナログ変換
器は、図１に示すように、入力されるディジタル信号を
過標本化（oversampling）するインタポレーション部１
と、前記インタポレーション部１から入力されるディジ
タル信号を所定のビットに量子化し、このときに発生す
る量子化雑音（quantization noise）電力を信号帯域外
の高周波数の方に集中させるノイズシェーピングコーダ
（noise-shaping coder ）２と、前記ノイズシェーピン
グコーダ２が出力するディジタル信号の変化量を検出す
る微分器（differentiator）３と、前記微分器３から検
出されたディジタル信号の変化量に応じてアップ（u
p）、ダウン（down）、リフレッシュ（refresh ）およ
びアウト（out ）等のクロック信号を出力するディジタ
ルロジック部４と、前記ディジタルロジック部４から入
力されるディジタル信号に応じて、対応するアナログ信
号を出力する内部ディジタル／アナログ変換器５と、前
記内部ディジタル／アナログ変換器５の出力信号をフィ
ルタリングするフィルタ部６とから構成されている。
器は、図１に示すように、入力されるディジタル信号を
過標本化（oversampling）するインタポレーション部１
と、前記インタポレーション部１から入力されるディジ
タル信号を所定のビットに量子化し、このときに発生す
る量子化雑音（quantization noise）電力を信号帯域外
の高周波数の方に集中させるノイズシェーピングコーダ
（noise-shaping coder ）２と、前記ノイズシェーピン
グコーダ２が出力するディジタル信号の変化量を検出す
る微分器（differentiator）３と、前記微分器３から検
出されたディジタル信号の変化量に応じてアップ（u
p）、ダウン（down）、リフレッシュ（refresh ）およ
びアウト（out ）等のクロック信号を出力するディジタ
ルロジック部４と、前記ディジタルロジック部４から入
力されるディジタル信号に応じて、対応するアナログ信
号を出力する内部ディジタル／アナログ変換器５と、前
記内部ディジタル／アナログ変換器５の出力信号をフィ
ルタリングするフィルタ部６とから構成されている。
【０００８】前記のように構成された本発明によるΔΣ
ディジタル／アナログ変換器の作用および効果を添付図
面に基づいて説明すると次のようである。
ディジタル／アナログ変換器の作用および効果を添付図
面に基づいて説明すると次のようである。
【０００９】まず、一定ビットのディジタル信号がイン
タポレーション部１に入力されると、インタポレーショ
ン部１が入力されたディジタル信号を所定の比に標本化
する。図１は周波数帯域幅が９．６ＫＨｚである１２ビ
ットのディジタル信号がインタポレーション部１に入力
され、周波数が６１４．４ＫＨｚである１２ビットのデ
ィジタル信号に過標本化された例を示すものであり、こ
のときの過標本化比（oversampling ratio:OSR）は６４
となる。
タポレーション部１に入力されると、インタポレーショ
ン部１が入力されたディジタル信号を所定の比に標本化
する。図１は周波数帯域幅が９．６ＫＨｚである１２ビ
ットのディジタル信号がインタポレーション部１に入力
され、周波数が６１４．４ＫＨｚである１２ビットのデ
ィジタル信号に過標本化された例を示すものであり、こ
のときの過標本化比（oversampling ratio:OSR）は６４
となる。
【００１０】次いで、ノイズシェーピングコーダ２が前
記インタポレーション部１でサンプリングされて入力さ
れるディジタル信号を所定のビットに量子化するととも
に、前記量子化過程で発生する量子化雑音を変調して微
分器３に出力することとなる。図１は１２ビットの入力
ディジタル信号が４ビットの内部ディジタル信号に処理
された例を示す。
記インタポレーション部１でサンプリングされて入力さ
れるディジタル信号を所定のビットに量子化するととも
に、前記量子化過程で発生する量子化雑音を変調して微
分器３に出力することとなる。図１は１２ビットの入力
ディジタル信号が４ビットの内部ディジタル信号に処理
された例を示す。
【００１１】微分器３は前記ノイズシェーピングコーダ
２で量子化されたディジタル信号から、隣接ディジタル
信号間の変化量、つまり直前ディジタル信号と現在のデ
ィジタル信号間の差を検出する。ここで、前記微分器３
で検出される隣接信号間の変化量はインタポレーション
部１で遂行されるサンプリングの比が大きくなるほど減
ることとなる。図２は前記微分器３で検出される隣接信
号間の最大変化量と微分器３で処理される信号のビット
数との関係を過標本化比を媒介変数として示す図面で、
前記隣接信号間の最大変化量は増加または減少できるの
で縦軸はその絶対値を意味する。図２からわかるよう
に、ノイズシェーピングコーダ２で処理されるビット数
が４である場合、過標本化比が１６であると、隣接信号
間の変化量が２を超えない。したがって、隣接信号間の
変化幅が小さいので、信号の変化量により駆動される内
部ディジタル／アナログ変換時に所要される時間が大変
短くなる。
２で量子化されたディジタル信号から、隣接ディジタル
信号間の変化量、つまり直前ディジタル信号と現在のデ
ィジタル信号間の差を検出する。ここで、前記微分器３
で検出される隣接信号間の変化量はインタポレーション
部１で遂行されるサンプリングの比が大きくなるほど減
ることとなる。図２は前記微分器３で検出される隣接信
号間の最大変化量と微分器３で処理される信号のビット
数との関係を過標本化比を媒介変数として示す図面で、
前記隣接信号間の最大変化量は増加または減少できるの
で縦軸はその絶対値を意味する。図２からわかるよう
に、ノイズシェーピングコーダ２で処理されるビット数
が４である場合、過標本化比が１６であると、隣接信号
間の変化量が２を超えない。したがって、隣接信号間の
変化幅が小さいので、信号の変化量により駆動される内
部ディジタル／アナログ変換時に所要される時間が大変
短くなる。
【００１２】続けて、ディジタルロジック部４が前記微
分器３から入力される隣接信号間の変化量に応じてアッ
プ、ダウン、リフレッシュ、アウト等のクロック信号を
内部ディジタル／アナログ変換器５に出力すると、内部
ディジタル／アナログ変換器５は前記ディジタルロジッ
ク部４から入力されるクロック信号に応じて、入力され
たディジタル信号に相応するアナログ信号を発生するこ
ととなる。
分器３から入力される隣接信号間の変化量に応じてアッ
プ、ダウン、リフレッシュ、アウト等のクロック信号を
内部ディジタル／アナログ変換器５に出力すると、内部
ディジタル／アナログ変換器５は前記ディジタルロジッ
ク部４から入力されるクロック信号に応じて、入力され
たディジタル信号に相応するアナログ信号を発生するこ
ととなる。
【００１３】これを図３および図４に基づいて説明する
と次のようである。図３は、本発明による内部ディジタ
ル／アナログ変換器５の構成を示す図面である。一端が
電源電圧（ＶDD）に接続された電流ソース７の他端には
前記ディジタルロジック部４から入力されるダンプ（du
mp）、アップ（up）およびダウン（down）信号に応じて
スイッチングされるダンプトランジスタＭ３とアップト
ランジスタＭ７とダウントランジスタＭ５の一端がそれ
ぞれ接続される。一端が接地された電流シンク（curren
t sink）８の他端にはディジタルロジック部４から入力
されるダンプ、アップおよびダウン信号に応じてスイッ
チングされるダンプトランジスタＭ４とアップトランジ
スタＭ８とダウントランジスタＭ６の一端がそれぞれ接
続されている。演算増幅器Ａ１とキャパシタＣ１、Ｃ２
で構成され、入力される電荷を積分する積分器９の反転
入力端子に、前記ダウントランジスタＭ５とアップトラ
ンジスタＭ８の他端が共通接続され、前記演算増幅器Ａ
１の非反転入力端子には前記ダウントランジスタＭ６と
アップトランジスタＭ７の他端が共通に接続される。前
記積分器９のキャパシタＣ１、Ｃ２には、それらをリフ
レッシュさせるリフレッシュトランジスタＭ１、Ｍ２
が、前記キャパシタＣ１、Ｃ２とそれぞれ並列接続され
ている。前記演算増幅器Ａ１の非反転出力端子には前記
ディジタルロジック部４のアウト信号に応じて、演算増
幅器Ａ１の非反転出力信号を伝送する伝送ゲートＴ１が
連結され、前記演算増幅器Ａ１の反転出力端子には前記
ディジタルロジック部４のアウト信号に応じて演算増幅
器Ａ１の反転出力信号を伝送する伝送ゲートＴ２が連結
されている。前記伝送ゲートＴ１、Ｔ２の出力信号が非
反転入力端子にそれぞれ入力され、入力値に応じた出力
を発生するために非反転入力端と出力端が連結されてい
る演算増幅器Ａ２、Ａ３がさらに接続されている。ま
た、前記伝送ゲートＴ１、Ｔ２がオフされるときに現れ
る再分布電荷（redistributed charge）による信号に依
存する誤差（signal dependent error）を最小化するた
めに前記伝送ゲートＴ１、Ｔ２の出力端子はキャパシタ
Ｃ３を通じて相互接続されている。
と次のようである。図３は、本発明による内部ディジタ
ル／アナログ変換器５の構成を示す図面である。一端が
電源電圧（ＶDD）に接続された電流ソース７の他端には
前記ディジタルロジック部４から入力されるダンプ（du
mp）、アップ（up）およびダウン（down）信号に応じて
スイッチングされるダンプトランジスタＭ３とアップト
ランジスタＭ７とダウントランジスタＭ５の一端がそれ
ぞれ接続される。一端が接地された電流シンク（curren
t sink）８の他端にはディジタルロジック部４から入力
されるダンプ、アップおよびダウン信号に応じてスイッ
チングされるダンプトランジスタＭ４とアップトランジ
スタＭ８とダウントランジスタＭ６の一端がそれぞれ接
続されている。演算増幅器Ａ１とキャパシタＣ１、Ｃ２
で構成され、入力される電荷を積分する積分器９の反転
入力端子に、前記ダウントランジスタＭ５とアップトラ
ンジスタＭ８の他端が共通接続され、前記演算増幅器Ａ
１の非反転入力端子には前記ダウントランジスタＭ６と
アップトランジスタＭ７の他端が共通に接続される。前
記積分器９のキャパシタＣ１、Ｃ２には、それらをリフ
レッシュさせるリフレッシュトランジスタＭ１、Ｍ２
が、前記キャパシタＣ１、Ｃ２とそれぞれ並列接続され
ている。前記演算増幅器Ａ１の非反転出力端子には前記
ディジタルロジック部４のアウト信号に応じて、演算増
幅器Ａ１の非反転出力信号を伝送する伝送ゲートＴ１が
連結され、前記演算増幅器Ａ１の反転出力端子には前記
ディジタルロジック部４のアウト信号に応じて演算増幅
器Ａ１の反転出力信号を伝送する伝送ゲートＴ２が連結
されている。前記伝送ゲートＴ１、Ｔ２の出力信号が非
反転入力端子にそれぞれ入力され、入力値に応じた出力
を発生するために非反転入力端と出力端が連結されてい
る演算増幅器Ａ２、Ａ３がさらに接続されている。ま
た、前記伝送ゲートＴ１、Ｔ２がオフされるときに現れ
る再分布電荷（redistributed charge）による信号に依
存する誤差（signal dependent error）を最小化するた
めに前記伝送ゲートＴ１、Ｔ２の出力端子はキャパシタ
Ｃ３を通じて相互接続されている。
【００１４】一方、前記電流ソース７および電流シンク
８は所定のキャパシタの両端に低電位の電圧と高電位の
電圧が印加されるようにして、単位電荷が貯蔵されるよ
うにした後、アップまたはダウン信号に応じて動作する
スイッチによりキャパシタの極性が切換えられるように
することで、前記貯蔵された単位電荷が出力される構成
により代替することも可能である。
８は所定のキャパシタの両端に低電位の電圧と高電位の
電圧が印加されるようにして、単位電荷が貯蔵されるよ
うにした後、アップまたはダウン信号に応じて動作する
スイッチによりキャパシタの極性が切換えられるように
することで、前記貯蔵された単位電荷が出力される構成
により代替することも可能である。
【００１５】また、前記積分器９において、オフセット
消去用キャパシタを前記演算増幅器Ａ１入力端に追加連
結し、リフレッシュクロックがアクティブにされる前に
オフセット消去クロックが発生されるようにすることに
より、演算増幅器Ａ１から発生されるオフセット電圧を
完全に消去し得る。
消去用キャパシタを前記演算増幅器Ａ１入力端に追加連
結し、リフレッシュクロックがアクティブにされる前に
オフセット消去クロックが発生されるようにすることに
より、演算増幅器Ａ１から発生されるオフセット電圧を
完全に消去し得る。
【００１６】前記のように構成された内部ディジタル／
アナログ変換器５の動作を説明すると、微分器３で検出
された隣接信号間の変化量が正数（positive）である
と、ディジタルロジック部４はその値に相当する数だけ
のアップパルスを内部ディジタル／アナログ変換器５に
出力することとなる。内部ディジタル／アナログ変換器
５では、前記アップパルスかアップトランジスタＭ７、
Ｍ８のゲートにそれぞれ印加されると、アップトランジ
スタＭ７がオンとなることにより電流ソース７の電流
（Ｉ0 ＋ΔＩ）がキャパシタＣ２に充電される反面、ア
ップトランジスタＭ８がやはりオンとなることによりキ
ャパシタＣ１に充電された電荷が電流シンク８の電流Ｉ
0 により放電される。したがって、前記アップパルスが
印加されるときに増加される積分器９の電圧変化量（Δ
Ｖup）は次の式で表現される。
アナログ変換器５の動作を説明すると、微分器３で検出
された隣接信号間の変化量が正数（positive）である
と、ディジタルロジック部４はその値に相当する数だけ
のアップパルスを内部ディジタル／アナログ変換器５に
出力することとなる。内部ディジタル／アナログ変換器
５では、前記アップパルスかアップトランジスタＭ７、
Ｍ８のゲートにそれぞれ印加されると、アップトランジ
スタＭ７がオンとなることにより電流ソース７の電流
（Ｉ0 ＋ΔＩ）がキャパシタＣ２に充電される反面、ア
ップトランジスタＭ８がやはりオンとなることによりキ
ャパシタＣ１に充電された電荷が電流シンク８の電流Ｉ
0 により放電される。したがって、前記アップパルスが
印加されるときに増加される積分器９の電圧変化量（Δ
Ｖup）は次の式で表現される。
【００１７】ΔＶup＝［（Ｉ0 ＋ΔＩ）／（Ｃ＋ΔＣ）
＋Ｉ0 ／Ｃ］τ ここで、τは前記アップパルスがオンとなる時間、ΔＩ
は工程ばらつきによる電流誤差、ΔＣは工程ばらつきに
より発生するキャパシタの誤差である。
＋Ｉ0 ／Ｃ］τ ここで、τは前記アップパルスがオンとなる時間、ΔＩ
は工程ばらつきによる電流誤差、ΔＣは工程ばらつきに
より発生するキャパシタの誤差である。
【００１８】一方、微分器３で検出された隣接信号間の
変化量が負数（negative）であると、ディジタルロジッ
ク部４はその絶対値に該当する数だけのダウンクロック
を内部ディジタル／アナログ変換器５に出力することと
なる。内部ディジタル／アナログ変換器５では、前記ダ
ウンクロックがダウントランジスタＭ５、Ｍ６のゲート
にそれぞれ印加されると、ダウントランジスタＭ５がオ
ンとなることにより電流ソース７の電流（Ｉ0 ＋ΔＩ）
がキャパシタＣ１に充電される反面、ダウントランジス
タＭ６がやはりオンとなることにより、キャパシタＣ２
に充電された電荷が電流シンク８の電流Ｉ0 により放電
される。したがって、前記ダウンパルスが印加されると
きの積分器９の電圧変化量ΔＶdownは次の式で表現され
る。
変化量が負数（negative）であると、ディジタルロジッ
ク部４はその絶対値に該当する数だけのダウンクロック
を内部ディジタル／アナログ変換器５に出力することと
なる。内部ディジタル／アナログ変換器５では、前記ダ
ウンクロックがダウントランジスタＭ５、Ｍ６のゲート
にそれぞれ印加されると、ダウントランジスタＭ５がオ
ンとなることにより電流ソース７の電流（Ｉ0 ＋ΔＩ）
がキャパシタＣ１に充電される反面、ダウントランジス
タＭ６がやはりオンとなることにより、キャパシタＣ２
に充電された電荷が電流シンク８の電流Ｉ0 により放電
される。したがって、前記ダウンパルスが印加されると
きの積分器９の電圧変化量ΔＶdownは次の式で表現され
る。
【００１９】ΔＶdown＝［（Ｉ0 ＋ΔＩ）／Ｃ＋Ｉ0 ／
（Ｃ＋ΔＣ）］τ ここで、τは前記ダウンパルスがオンとなる時間であ
る。
（Ｃ＋ΔＣ）］τ ここで、τは前記ダウンパルスがオンとなる時間であ
る。
【００２０】ついで、ダウンクロックは前記アップクロ
ックとダウンクロックのＮＯＲ演算された信号で、前記
ダンプクロック信号がゲートに印加されたトランジスタ
Ｍ３、Ｍ４は積分器９に電荷が供給されていないとき、
つまりアップクロックとダウンクロックはすべて“０”
であるとき、前記２つのトランジスタＭ３、Ｍ４がオン
となるようにして前記電流ソース７および電流シンク８
の電流Ｉ0 ＋ΔＩ、Ｉ 0 が接地に流れるようにする。
ックとダウンクロックのＮＯＲ演算された信号で、前記
ダンプクロック信号がゲートに印加されたトランジスタ
Ｍ３、Ｍ４は積分器９に電荷が供給されていないとき、
つまりアップクロックとダウンクロックはすべて“０”
であるとき、前記２つのトランジスタＭ３、Ｍ４がオン
となるようにして前記電流ソース７および電流シンク８
の電流Ｉ0 ＋ΔＩ、Ｉ 0 が接地に流れるようにする。
【００２１】前記のように積分器９に電荷が蓄積される
とき、前記ディジタルロジック部４からアウト（out ）
信号が伝送ゲートＴ１、Ｔ２に印加されると、伝送ゲー
トＴ１、Ｔ２がオンとなり、前記積分器９の信号が出力
バッファである演算増幅器Ａ２、Ａ３の非反転入力端子
にそれぞれ印加されるようにする。これにより、前記演
算増幅器Ａ２、Ａ３の出力端子間に現れる電圧Ｖout が
入力されたディジタル信号に該当するアナログ信号とな
るものである。ここで、前記伝送ゲートＴ１、Ｔ２の出
力端子間に連結されたキャパシタＣ３は前記伝送ゲート
Ｔ１、Ｔ２がオフされるときに現れる再分布電荷の影響
を最小化する役割を果たす。
とき、前記ディジタルロジック部４からアウト（out ）
信号が伝送ゲートＴ１、Ｔ２に印加されると、伝送ゲー
トＴ１、Ｔ２がオンとなり、前記積分器９の信号が出力
バッファである演算増幅器Ａ２、Ａ３の非反転入力端子
にそれぞれ印加されるようにする。これにより、前記演
算増幅器Ａ２、Ａ３の出力端子間に現れる電圧Ｖout が
入力されたディジタル信号に該当するアナログ信号とな
るものである。ここで、前記伝送ゲートＴ１、Ｔ２の出
力端子間に連結されたキャパシタＣ３は前記伝送ゲート
Ｔ１、Ｔ２がオフされるときに現れる再分布電荷の影響
を最小化する役割を果たす。
【００２２】次いで、フィルタ部６が信号帯域外の信号
をフィルタリングして、混入された雑音成分を除去して
出力することとなる。
をフィルタリングして、混入された雑音成分を除去して
出力することとなる。
【００２３】一方、前記のような積分器９の動作時、キ
ャパシタＣ１、Ｃ２には漏洩電荷および工程ばらつきに
よるエラー値が続けて累積される。このような現象は、
リフレッシュ動作を通じて前記キャパシタＣ１、Ｃ２内
に累積されたエラー電荷が間歇的に放電されるようにす
ることにより除去し得る。このために、前記ディジタル
ロジック部４からリフレッシュクロックが発生される。
リフレッシュ信号は前記ノイズシェーピングコーダ２の
出力信号が特定値となると発生される。本発明では、前
記ノイズシェーピングコーダ２の出力信号のコードが
“０”を中心として負数と正数の値を有し、出力信号が
“０”である場合、リフレッシュ信号が発生される。こ
れはノイズシェーピングコーダ２の出力が“０”となる
確率が最も高いため、最も頻繁にリフレッシュ動作を遂
行するためである。
ャパシタＣ１、Ｃ２には漏洩電荷および工程ばらつきに
よるエラー値が続けて累積される。このような現象は、
リフレッシュ動作を通じて前記キャパシタＣ１、Ｃ２内
に累積されたエラー電荷が間歇的に放電されるようにす
ることにより除去し得る。このために、前記ディジタル
ロジック部４からリフレッシュクロックが発生される。
リフレッシュ信号は前記ノイズシェーピングコーダ２の
出力信号が特定値となると発生される。本発明では、前
記ノイズシェーピングコーダ２の出力信号のコードが
“０”を中心として負数と正数の値を有し、出力信号が
“０”である場合、リフレッシュ信号が発生される。こ
れはノイズシェーピングコーダ２の出力が“０”となる
確率が最も高いため、最も頻繁にリフレッシュ動作を遂
行するためである。
【００２４】前記ディジタルロジック部４がリフレッシ
ュ信号を発生すると、発生されたリフレッシュ信号が積
分器９のキャパシタＣ１、Ｃ２と並列接続されたリフレ
ッシュトランジスタＭ１、Ｍ２のゲートにそれぞれ印加
されて、リフレッシュトランジスタＭ１、Ｍ２をオンと
なるようにする。これにより、キャパシタＣ１、Ｃ２に
貯蔵されたエラー電荷が前記リフレッシュトランジスタ
Ｍ１、Ｍ２を通じて放電されるので、漏洩電荷または工
程ばらつき等によるエラー値が除去され安定な動作が遂
行される。
ュ信号を発生すると、発生されたリフレッシュ信号が積
分器９のキャパシタＣ１、Ｃ２と並列接続されたリフレ
ッシュトランジスタＭ１、Ｍ２のゲートにそれぞれ印加
されて、リフレッシュトランジスタＭ１、Ｍ２をオンと
なるようにする。これにより、キャパシタＣ１、Ｃ２に
貯蔵されたエラー電荷が前記リフレッシュトランジスタ
Ｍ１、Ｍ２を通じて放電されるので、漏洩電荷または工
程ばらつき等によるエラー値が除去され安定な動作が遂
行される。
【００２５】図４は前記ディジタルロジック部４が出力
するクロック信号の一例を示すものである。ノイズシェ
ーピングコーダ２で処理される信号が４ビットである場
合には、隣接信号間の変化量は最大２であるので、図４
Ｄのように２つのディジタル／アナログ変換サイクルを
基準として２サイクルごとにアウトクロックが発生さ
れ、アウトクロックは前記２つの変換サイクル単位で２
番目のサイクルる後半部で発生される。図４Ａと図４Ｂ
は前記微分器３で検出された隣接信号間の変化量に応じ
てアップ、ダウンクロックが発生された例を示すもので
ある。１番目の２変換サイクルの間に現れた２つのアッ
プパルスは、前記微分器３で検出された隣接信号間の変
化量が＋２であることを意味し、次の２変換サイクルの
間に現れた１つのダウンパルスは変化量が−１であるこ
とを意味する。そして、リフレッシュクロックは図４Ｃ
のように前記ノイズシェーピングコーダ２の出力信号コ
ードが“０”である場合に発生される。前記リフレッシ
ュクロックが発生される時点は前記２つの変換サイクル
区間のうち２番目のサイクルの後半部となる。また、ダ
ンプ信号は積分回路に電荷が供給されないとき、電流ソ
ース７および電流シンク８の電流を接地に流れるように
するためのものであるので、前記図４Ａおよび図４Ｂの
アップ信号とダウン信号をＮＯＲ演算して図４Ｅのよう
な形態で現れる。
するクロック信号の一例を示すものである。ノイズシェ
ーピングコーダ２で処理される信号が４ビットである場
合には、隣接信号間の変化量は最大２であるので、図４
Ｄのように２つのディジタル／アナログ変換サイクルを
基準として２サイクルごとにアウトクロックが発生さ
れ、アウトクロックは前記２つの変換サイクル単位で２
番目のサイクルる後半部で発生される。図４Ａと図４Ｂ
は前記微分器３で検出された隣接信号間の変化量に応じ
てアップ、ダウンクロックが発生された例を示すもので
ある。１番目の２変換サイクルの間に現れた２つのアッ
プパルスは、前記微分器３で検出された隣接信号間の変
化量が＋２であることを意味し、次の２変換サイクルの
間に現れた１つのダウンパルスは変化量が−１であるこ
とを意味する。そして、リフレッシュクロックは図４Ｃ
のように前記ノイズシェーピングコーダ２の出力信号コ
ードが“０”である場合に発生される。前記リフレッシ
ュクロックが発生される時点は前記２つの変換サイクル
区間のうち２番目のサイクルの後半部となる。また、ダ
ンプ信号は積分回路に電荷が供給されないとき、電流ソ
ース７および電流シンク８の電流を接地に流れるように
するためのものであるので、前記図４Ａおよび図４Ｂの
アップ信号とダウン信号をＮＯＲ演算して図４Ｅのよう
な形態で現れる。
【００２６】
【発明の効果】以上詳細に説明したように、本発明によ
るΔΣディジタル／アナログ変換器は、受動素子が積分
キャパシタだけであるので工程ばらつきによるエラーを
大きく減らすことができるだけでなく、回路構成が簡単
であるのでチップを小型化し得る効果がある。また、本
発明では、過標本化比が大きくなるほど隣接信号間の差
が減るので、内部ビット数を増やしても１回のデータ変
換を行なうのに必要なサイクルの数は大きく増加するこ
となく、ハードウェアの複雑度は全く増加しないのでビ
ット拡張性が大きく改善される効果がある。
るΔΣディジタル／アナログ変換器は、受動素子が積分
キャパシタだけであるので工程ばらつきによるエラーを
大きく減らすことができるだけでなく、回路構成が簡単
であるのでチップを小型化し得る効果がある。また、本
発明では、過標本化比が大きくなるほど隣接信号間の差
が減るので、内部ビット数を増やしても１回のデータ変
換を行なうのに必要なサイクルの数は大きく増加するこ
となく、ハードウェアの複雑度は全く増加しないのでビ
ット拡張性が大きく改善される効果がある。
【図１】本発明によるΔΣディジタル／アナログ変換器
を示すブロック図である。
を示すブロック図である。
【図２】図１のノイズシェーピングコーダが出力する信
号において、過標本化比を媒介変数とし内部ビット数を
独立変数としたときの隣接信号間の最大変化量を示す図
面である。
号において、過標本化比を媒介変数とし内部ビット数を
独立変数としたときの隣接信号間の最大変化量を示す図
面である。
【図３】図１の内部ディジタル／アナログ変換器の構成
を示す図面である。
を示す図面である。
【図４】図１のディジタルロジック部が出力する信号の
タイミングの一例を示すタイミング図である。
タイミングの一例を示すタイミング図である。
【図５】バタフライランダマイザが使用された３ビット
内部サブコンバータにおける受動素子と出力値との関係
を示す図面である。
内部サブコンバータにおける受動素子と出力値との関係
を示す図面である。
１ インタポレーション部 ２ ノイズシェーピングコーダ ３ 微分器 ４ ディジタルロジック部 ５ 内部ディジタル／アナログ変換器 ６ フィルタ部 ７ 電流ソース ８ 電流シンク ９ 積分器 Ａ１、Ａ２、Ａ３ 演算増幅器 Ｃ１、Ｃ２、Ｃ３ キャパシタ Ｍ１、Ｍ２ リフレッシュトランジスタ Ｍ３、Ｍ４ ダンプトランジスタ Ｍ５、Ｍ６ ダウントランジスタ Ｍ７、Ｍ８ アップトランジスタ Ｔ１、Ｔ２ 伝送ゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−244910（ＪＰ，Ａ) 特開 平５−175787（ＪＰ，Ａ) 特開 平１−101027（ＪＰ，Ａ) 特開 平５−75468（ＪＰ，Ａ) 特開 平６−303143（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (9)
- 【請求項１】 入力されるディジタル信号を所定の比に
サンプリングするインタポレーション手段と、 前記インタポレーション手段でサンプリングされたディ
ジタルデータを所定のビットに量子化するとともに、量
子化時に発生する量子化エラーを変調するノイズシェー
ピングコーディング手段と、 前記ノイズシェーピングコーディング手段で量子化され
て入力される多ビットのディジタル信号から現在の信号
値と直前の信号値間の差である信号間の変化量を検知す
る微分手段と、 前記微分手段で検出された信号間の変化量に応じて所定
の制御信号を出力するディジタルロジック手段と、 前記ディジタルロジック手段から入力される制御信号に
応じて電荷を充電または放電する内部ディジタル／アナ
ログ変換手段と、 前記内部ディジタル／アナログ変換手段から入力される
信号をフィルタリングして、混入した雑音を除去するフ
ィルタ手段とを含み、 前記制御信号は、前記ノイズシェーピングコーディング
手段の出力コード値が所定値となると、内部ディジタル
／アナログ変換サイクルにおける最終サイクルの後半部
に所定の状態となって、前記内部ディジタル／アナログ
変換手段をリフレッシュさせるリフレッシュ信号を含む
ことを特徴とする、多ビットΔΣディジタル／アナログ
変換器。 - 【請求項２】 前記制御信号は、 信号間の変化量が正数である場合はその値だけのアップ
信号と、 前記信号間の変化量が負数である場合はその絶対値だけ
のダウン信号と、 前記内部ディジタル／アナログ変換器が所定のサイクル
で出力信号を発生するようにするアウト信号と、 前記アップ信号と前記ダウン信号が所定の状態になった
場合にだけ電荷が充電または放電されるようにするダン
プ信号を含むことを特徴とする、請求項１記載の多ビッ
トΔΣディジタル／アナログ変換器。 - 【請求項３】 前記所定値はノイズシェーピングコーデ
ィング手段の出力コードのうちもっとも頻繁なコードで
あることを特徴とする、請求項２記載の多ビット多ビッ
トΔΣディジタル／アナログ変換器。 - 【請求項４】 前記アウト信号が発生させるサイクルは
信号間の最大変化量と同数の変化サイクルにおける最終
サイクルの後半部であることを特徴とする、請求項２記
載の多ビットΔΣディジタル／アナログ変換器。 - 【請求項５】 前記内部ディジタル／アナログ変換器
は、 正の単位電荷を発生する第１電流源と、 負の単位電荷を発生する第２電流源と、 演算増幅器と第１、第２キャパシタで構成され、前記第
１キャパシタが演算増幅器の反転入力端子と非反転出力
端子に連結され、前記第２キャパシタが演算増幅器の非
反転入力端子と反転出力端子間に連結され、入力される
信号を積分する積分器とを含み、 前記積分器は、 前記第１キャパシタと並列接続され、前記ディジタルロ
ジック手段から入力されるリフレッシュ信号の制御によ
り前記第１キャパシタをリフレッシュさせる第１リフレ
ッシュ用スイッチング手段と、 前記第２キャパシタと並列接続され、前記ディジタルロ
ジック手段から入力されるリフレッシュ信号の制御によ
り前記第２キャパシタをリフレッシュさせる第２リフレ
ッシュ用スイッチング手段とを有し、 前記第１電流源と前記演算増幅器の反転入力端子間に連
結され、前記ディジタルロジック手段から入力される前
記ダウン信号に応じてスイッチングされる第１ダウンス
イッチング手段と、 前記第１電流源と前記演算増幅器の非反転入力端子間に
連結され、前記ディジタルロジック手段から入力される
前記アップ信号に応じてスイッチングされる第１アップ
スイッチング手段と、 前記第２電流源と前記演算増幅器の反転入力端子間に連
結され、前記ディジタルロジック手段から入力される前
記アップ信号に応じてスイッチングされる第２アップス
イッチング手段と、 前記第２電流源と前記演算増幅器の非反転入力端子間に
連結され、前記ディジタルロジック手段から入力される
前記ダウン信号に応じてスイッチングされる第２ダウン
スイッチング手段と、 前記ディジタルロジック手段から入力される前記アウト
信号に応じて前記演算増幅器の非反転出力端子から出力
される信号の伝達を制御する第１伝送ゲートと、 前記ディジタルロジック手段から入力される前記アウト
信号に応じて前記演算増幅器の反転出力端子から出力さ
れる信号の伝達を制御する第２伝送ゲートと、 前記第１伝送ゲートから印加される信号を外部へ出力す
る第１バッファと、 前記第２伝送ゲートから印加される信号を外部へ出力す
る第２バッファとをさらに含むことを特徴とする、請求
項２記載の多ビットΔΣディジタル／アナログ変換器。 - 【請求項６】 前記第１電流源は電流ソースであること
を特徴とする、請求項５記載の多ビットΔΣディジタル
／アナログ変換器。 - 【請求項７】 前記第２電流源は電流シンクであること
を特徴とする、請求項５記載の多ビットΔΣディジタル
／アナログ変換器。 - 【請求項８】 前記第１、第２電流源は所定のキャパシ
タの両端に低電位の電圧と高電位の電圧が印加されるよ
うにして単位電荷が貯蔵されるようにした後、前記アッ
プ信号と前記ダウン信号に応じてそれぞれ動作されるス
イッチにより前記キャパシタの極性が切換えられるよう
にして前記貯蔵された単位電荷が出力されるようにする
スイッチドキャパシタ（ｓｗｉｔｃｈｅｄ ｃａｐａｓ
ｉｔｏｒ）で代替して実現されることを特徴とする、請
求項５記載の多ビットΔΣディジタル／アナログ変換
器。 - 【請求項９】 前記内部ディジタル／アナログ変換器
は、 前記第１電流源と前記第１アップ、ダウンスイッチング
手段間に連結され、前記ディジタルロジック手段から入
力される前記ダンプ信号に応じて所定の時間だけ前記第
１電流源の電荷が積分器に供給されるようにする第１ダ
ンプ用スイッチング手段と、前記第２電流源と前記第２
アップ、ダウンスイッチング手段間に連結され、前記デ
ィジタルロジック手段から入力される前記ダンプ信号に
応じて所定の時間だけ前記第１電流源の電荷が積分器に
供給されるようにする第２ダンプ用スイッチング手段と
をさらに含むことを特徴とする、請求項５記載の多ビッ
トΔΣディジタル／アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94P32710 | 1994-12-03 | ||
| KR1019940032710A KR0141938B1 (ko) | 1994-12-03 | 1994-12-03 | 델타 시그마 디지탈/아날로그 변환기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162960A JPH08162960A (ja) | 1996-06-21 |
| JP3009597B2 true JP3009597B2 (ja) | 2000-02-14 |
Family
ID=19400269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7015059A Expired - Fee Related JP3009597B2 (ja) | 1994-12-03 | 1995-02-01 | 多ビットδςディジタル／アナログ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5621407A (ja) |
| JP (1) | JP3009597B2 (ja) |
| KR (1) | KR0141938B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19509117C2 (de) * | 1995-03-17 | 1997-02-27 | Bosch Gmbh Robert | Verfahren zur Überwachung der Übertragungsqualität digitalisierter Signale |
| US5815530A (en) * | 1995-07-25 | 1998-09-29 | Rohm Co., Ltd. | Data converters for sound equipment |
| US6097251A (en) * | 1998-05-29 | 2000-08-01 | Telefonaktiebolaget Lm Ericsson | Pre-recorded sigma delta values for power amplifier control |
| US6204788B1 (en) | 1998-08-25 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Digital/analog conversion apparatus |
| US20040121732A1 (en) | 2000-10-11 | 2004-06-24 | Kerth Donald A. | Apparatus and methods for reducing interference in radio-frequency apparatus |
| US6590441B2 (en) * | 2001-06-01 | 2003-07-08 | Qualcomm Incorporated | System and method for tuning a VLSI circuit |
| ES2238146B1 (es) * | 2003-07-04 | 2006-05-16 | Universidad De Valladolid | Conversor digital/analogico que genera formas de onda de tipo exponencial decreciente para el lazo de realimentacion de un conversor sigma-delta de tiempo continuo. |
| US7193548B2 (en) * | 2004-01-30 | 2007-03-20 | Hrl Laboratories, Llc | Switching arrangement and DAC mismatch shaper using the same |
| US8031096B2 (en) * | 2010-02-18 | 2011-10-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | High resolution delta-sigma digital-to-analog converter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2642921B1 (fr) * | 1989-02-07 | 1991-05-17 | Texas Instruments France | Chaine de conversion numerique-analogique incluant un modulateur numerique a plusieurs niveaux de quantification, associe a un convertisseur numerique-analogique |
| GB2256551B (en) * | 1991-06-06 | 1996-01-24 | Crystal Semiconductor Corp | Switched capacitor integrator with chopper stabilisation performed at the sampling rate |
| US5196850A (en) * | 1991-11-13 | 1993-03-23 | Crystal Semiconductor | Fourth order digital delta-sigma modulator |
| DE4223000C2 (de) * | 1992-07-13 | 1995-04-27 | Siemens Ag | Digital-Analog-Wandler mit gewichtetem kapazitiven Wandlernetzwerk |
| US5412387A (en) * | 1993-04-06 | 1995-05-02 | Analog Devices, Inc. | Error reduction in switched capacitor digital-to-analog converter systems by balanced sampling |
-
1994
- 1994-12-03 KR KR1019940032710A patent/KR0141938B1/ko not_active IP Right Cessation
-
1995
- 1995-01-10 US US08/370,904 patent/US5621407A/en not_active Expired - Lifetime
- 1995-02-01 JP JP7015059A patent/JP3009597B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0141938B1 (ko) | 1998-07-15 |
| KR960027365A (ko) | 1996-07-22 |
| US5621407A (en) | 1997-04-15 |
| JPH08162960A (ja) | 1996-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5920273A (en) | Digital-to-analog converter | |
| EP0084353B1 (en) | Delta-sigma modulator with switched capacitor implementation | |
| JP3143567B2 (ja) | デルタシグマ変調器 | |
| US10790851B2 (en) | Δ-Σ modulator, Δ-Σ A/D converter, and incremental Δ-Σ A/D converter | |
| JP2842725B2 (ja) | ディジタル・アナログ変換器 | |
| US6617908B1 (en) | Switched-capacitor circuits with reduced distortion | |
| JP2787445B2 (ja) | デルタ−シグマ変調を使用するアナログ−ディジタル変換器 | |
| JPH10511233A (ja) | 演算増幅器のオフセット電圧に低感度のスイッチド・コンデンサ、１ビット・ディジタル／アナログ・コンバータ | |
| JP3009597B2 (ja) | 多ビットδςディジタル／アナログ変換器 | |
| US7068198B2 (en) | Double-sampled integrator system and method thereof | |
| JP2007049232A (ja) | スイッチ制御回路、δς変調回路、及びδς変調型ａｄコンバータ | |
| JP2021519004A (ja) | 量子化器出力コードに基づくプリチャージを伴うデルタシグマコンバータ | |
| JPS628619A (ja) | デジタル−アナログ変換器 | |
| EP0720301B1 (en) | Three-level digital-to-analog converter for low-power consumption | |
| US6909388B1 (en) | Fractal sequencing schemes for offset cancellation in sampled data acquisition systems | |
| EP0190694A2 (en) | Oversampling converter | |
| JPH114166A (ja) | 逐次比較型ａ／ｄ変換器 | |
| US10819360B2 (en) | Delta-sigma modulator, delta-sigma modulation type A/D converter and incremental delta-sigma modulation type A/D converter | |
| JP3113527B2 (ja) | Ａ／ｄ変換器 | |
| JP3226657B2 (ja) | Δςモジュレータ | |
| JPH08139607A (ja) | デルタシグマ変調器のａｌｃ回路 | |
| KR100828271B1 (ko) | 스위치 제어 회로, δ∑ 변조 회로, 및 δ∑ 변조형 ａｄ컨버터 | |
| JP4014943B2 (ja) | デルタシグマ変調回路及び信号処理システム | |
| JPS63267017A (ja) | アナログ・デイジタル変換回路装置 | |
| JPH0685679A (ja) | Ｄ／ａ変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991116 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |