KR0141938B1 - 델타 시그마 디지탈/아날로그 변환기 - Google Patents

델타 시그마 디지탈/아날로그 변환기

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KR0141938B1
KR0141938B1 KR1019940032710A KR19940032710A KR0141938B1 KR 0141938 B1 KR0141938 B1 KR 0141938B1 KR 1019940032710 A KR1019940032710 A KR 1019940032710A KR 19940032710 A KR19940032710 A KR 19940032710A KR 0141938 B1 KR0141938 B1 KR 0141938B1
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정덕균
김대정
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문정환
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Abstract

본 발명은 사용되는 수동소자의 개수를 최소화하여 공전 변이에 의한 에러를 줄임과 아울러 칩을 소형화하고, 내부 비트의 확장성을 개선한 다중 비트△∑ 디지털 /아날로그 변환기에 관한 것이다.
이를 위하여 본 발명은 입력되는 디지털 신호를 소정의 비로 표본화하는 인터폴레이션 수단과, 상기 인터폴레이션 수단에서 샘플링된 디지털 데이터를 소정의 비트로 양자화함과 아울러 양자화시 발생되는 양자화 에러를 변조하는 노이즈 쉐이핑 코딩 수단과, 상기 노이즈 쉐이핑 코딩 수단에서 양자화되어 입력되는 디지털 신호에서 현재의 신호값과 직전의 신호값의 차이인 신호간의 변화량을 검출하는 미분수단과, 상기 미분수단에서 검출된 신호간의 변화량에 따라 소정의 제어신호를 출력하는 디지털 로직 수단과, 상기 디지털 로직 수단으로부터 입력되는 제어신호에 따라 전하를 충전 또는 방전하는 내부 디지털 /아날로그 변환수단과, 상기 내부 디지털 /아날로그 변환수단으로부터 입력되는 신호를 필터링하여 혼입된 잡음을 제거하는 필터 수단을 포함하여 구성된다.

Description

델타 시그마 디지털 /아날로그 변환기
제1도는 버터플라이 랜더마이저가 사용된 3비트 내부 서브 컨버터에서 수동소자와 출력값의 관계를 나타낸 도면.
제2도는 본 발명에 의한 델타 시그마 디지털 /아날로그 변환기를 나타낸 블록도.
제3도는 제2도에서 노이즈 쉐이핑 코더가 출력하는 신호에서, 과 표본화 비(oversamplng ratio)를 매개변수로 하고 내부 비트수를 독립 변수로 했을 때의 인접한 신호간의 최대 변화량을 나타낸 도면
제4도는 제2도에서 내부 디지털 /아날로그 변화기의 구성을 나타낸 도면
제5도는 제2도에서 디지털 로직부가 출력하는 신호의 타이밍의 한 예를 나타낸 타이밍도
*도면의 주요부분에 대한 부호의 설명
1:인터폴레이션부 2:노이즈 쉐이핑 코더
3:미분기 4:디지탈 로직부
5:내부 디지털 /아날로그 변환기 6:필터부
7:전류 소스 8:전류 싱크
9:적분기
본 발명은 델타 시그마 디지털 /아날로그 변환기에 관한 것으로, 특히 다중 비트(multi-bit)내부 서브 컨버터(sub converter)에 사용되는 수동소자의 개수를 최소화하여 공정 변이에 의한 에러를 줄임과 아울러 칩을 소형화하고, 내부 비트의 확장성을 개선한 델타 시그마 디지털 /아날로그 변환기에 관한 것이다.
종래 기술에 의한 델타 시그마 방식의 디지털 /아날로그 변환기에 있어서 내부 서브 컨버터(sub converter)에서 발생되는 비선형 오차는 신호의 매변환시마다 의사 랜덤(pseudo random) 법칙에 따라 수동소자가 조합을 달리하여 선택됨으로써 백색 잡음화된다. 예를 들어, 3비트의 내부 서브 컨버터에 있어서는 8개의 수동소자가 존재하게 되고, 입력되는 디지털 신호에 따라 내부 서브 컨버터의 수동소자가 조합을 달리하여 선택됨으로써 상기 입력된 디지털 신호에 대응되는 아날로그 신호가 출력된다. 만약 2개의 수동소자가 선택되는 경우라면, 특정한 2개의 수동소자가 선택되는 것이 아니라, 제1, 제2 수동소자 또는 제1, 제3 수동소자 등과 같이 수동소자가 랜덤하게 조합된다. 따라서, 이론적으로는 상기와 같은 내부 서브 컨버터의 구현시 필요한 수동소자의 연결 조합의 개수는 내부 비트수가 n이라면 2n!개가 된다.
그러나, 실제로는 하드웨어적인 부담을 줄이기 위해 제1도에 도시된 바와 같이 버터플라이 랜더마이저(butterfly randomizer)가 적용된 내부 서브 컨버터가 사용된다. 버터플라이 랜더마이저는 일련의 버터플라이 형태의 회로가 입력단자와 출력단자 사이에 연결되어, 사용되는 수동소자의 개수를 줄인 것으로, 제1도는 버터플라이 랜더마이저가 적용된 3비트 서브 컨버터에서 수동소자들의 조합을 나타낸 도면이다. 제1도에서 좌측의 0-7은 수동소자를 나타낸 것이며, 우측의 0-7은 아날로그 신호의 출력값을 나타낸 것이고, S1-S12는 스위치를 나타낸 것이다. 예를 들어, 1번 수동소자와 3번 수동소자가 선택되어 아날로그 신호의 출력값이 2가 되는 경우를 살펴보면, 1번 수동소자는 스위치(S1) 온 → 스위치(S5) 온 → 스위치(S11) 오프의 경로를 취하게 되고 3번 수동소자는 스위치(S2) 온 → 스위치(S5)오프 → 스위치(S11) 오프의 경로를 취하게 된다. 여기서, 스위치가 온이면 대각선 방향, 스위치가 오프이면 직선방향이 선택됨을 가정하였다.
그러나, 상기와 같은 버터플라이 랜더마이저가 사용되더라도 비트 수의 증가에 따른 하드웨어의 복잡성이 여전히 높아지게 되는 단점이 있었다.
따라서, 본 발명의 목적은 사용되는 수동소자의 개수를 최소화하여 공정 변이에 의한 에러를 줄입과 아울러 칩을 소형화하고, 디지털 /아날로그 변환속도를 빠르게 한 델타 시그마 디지털 /아날로그 변환기를 제공하는데 있다.
상기의 목적을 달성하기 위하여, 본 발명은 입력되는 디지털 신호를 소정의 비로 표본화(sampling)하는 인터폴레이션(interpolation) 수단과, 상기 인터폴레이션 수단에서 표본화된 디지털 데이터를 소정의 비트로 양자화함과 아울러 양자화시 발생되는 양자화 에러에 의한 잡음 전력을 원하는 신호 대역밖의 높은 주파수쪽으로 이동시키는 노이즈 쉐이핑 코더(noise-shaping coding) 수단과, 상기 노이즈 쉐이핑 코더 수단에서 양자화되어 출력되는 디지털 신호에서 현재의 신호값과 직전의 신호값의 차이인 신호간의 변화량을 검출하는 미분수단과, 상기 미분수단에서 검출된 신호간의 변화량에 따라 소정의 제어신호를 출력하는 디지털 로직 수단과, 상기 디지털 로직 수단으로부터 입력되는 제어신호에 따라 전하를 충전 또는 방전하는 내부 디지털 /아날로그 변환수단과, 상기 내부 디지털 /아날로그 변환수단으로부터 입력되는 신호를 필터링하여 혼입된 노이즈를 제거하는 필터수단을 포함하여 구성된다.
본 발명에 의한 델타 시그마 디지털 /아날로그 변환기는 제2도에 도시된 바와 같이 입력되는 디지털 신호를 과표본화(oversampling)하는 인터폴레이션(interpolation)부(1)와, 상기 인터폴레이션부(1)로부터 입력되는 디지털 신호를 소정의 비티로 양자화(quantizing)하며 이때 발생되는 양자화 잡음(quantization noise) 전력을 신호 대역밖의 높은 주파수쪽으로 몰리게 하는 노이즈 쉐이핑 코더(noise-shaping coder)(2)와, 상기 노이즈 쉐이핑 코더(2)가 출력하는 디지털 신호의 변화량을 검출하는 미분기(differentiator)(3)와, 상기 미분기(3)에서 검출된 디지털 신호의 변화량에 따라 업(up), 다운(down), 리프레쉬(refresh) 및 아웃(out) 등의 클럭신호를 출력하는 디지털 로직부(4)와, 상기 디지털 로직부(4)로부터 입력되는 디지털 신호에 따라, 대응되는 아날로그 신호를 출력하는 내부 디지털 /아날로그 변환기(5)와, 상기 내부 디지털 /아날로그 변환기(5)의 출력신호를 필터링하는 필터부(6)로 구성되어 있다.
상기와 같이 구성된 본 발명에 의한 델타 시그마 디지털 /아날로그 변환기의 작용 및 효과를 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 일정한 비트의 디지털 신호가 인터폴레이션부(1)에 입력되면, 인터폴레이션부(1)가 입력된 디지털 신호를 소정의 비로 표본화(sampling)하게 된다. 제2도는 주파수 대역폭이 9.6KHz인 12비트의 디지털 신호가 인터폴레이션부(1)에 입력되어 주파수가 614.4KHz인 12비트의 디지털 신호로 과 표본화된 예를 나타낸 것이며, 이때의 과 표본화 비(oversamplinmg ratio:OSR)는 64가 된다.
이어서, 노이즈 쉐이핑 코더(2)가 상기 인터폴레이션부(1)에서 샘플링되어 입력되는 디지털 신호를 소정의 비트로 양자화(quantizing)함과 아울러 상기 양자화 과정에서 발생되는 양자화 잡음(quantization noise)을 변조하여 미분기(3)로 출력하게 된다. 제2도는 12비트의 입력 디지털 신호가 4비트의 내부 디지털 신호로 처리된 예를 나타낸다.
미분기(3)는 상기 노이즈 쉐이핑 코더(2)에서 양자화된 디지털 신호에서 인접한 디지털 신호간의 변화량, 즉 직전의 디지털 신호와 현재의 디지털 신호간의 차이를 검출하게 된다. 여기서, 상기 미분기(3)에서 검출되는 인접한 신호간의 변화량은 인터폴레이션부(1)에서 수행되는 샘플링의 비가 클수록 줄어들게 된다. 제3도는 상기 미분기(3)에서 검출되는 인접신호간의 최대 변화량과 미분기(3)에서 처리되는 신호의 비트수와의 관계를 과 표본화 비를 매개변수로 하여 나타낸 도면으로서, 상기 인접 신호간의 최대변화량은 증가 또는 감소가 될 수 있으므로 절대값을 의미한다. 제3도에서 알 수 있는 바와 같이, 노이즈 쉐이핑 코더(2)에서 처리되는 비트수가 4인 경우에는 과 표본화 비가 16 이상인 경우에 인접한 신호간의 변화량이 2를 넘지 않는다. 따라서, 인접한 신호간의 변화폭이 적으므로 신호의 변화량에 의해 구동되는 내부 디지털 /아날로그 변환시 소용되는 시간이 매우 짧아지게 되는 것이다.
계속해서, 디지탈 로직부(4)가 상기 미분기(3)에서 입력되는 인접신호간의 변화량에 따라 업, 다운, 리프레쉬, 아웃 등의 클럭신호를 내부 디지털 /아날로그 변환기(5)로 출력하면, 내부 디지털 /아날로그 변환기(5)는 상기 디지탈 로직부(4)로부터 입력되는 클럭신호에 따라 입력된 디지털 신호에 상응하는 아날로그 신호를 발생하게 되는데, 이를 제4,5도를 참조하여 설명하면 다음과 같다.
제4도는 본 발명에 의한 내부 디지털 /아날로그 변환기(5)의 구성을 나타낸 도면으로서, 일측 단자가 전원 전압(VDD)에 접속된 전류소스(current source)(7)의 타측 단자에는 상기 디지탈 로직부(4)로부터 입력되는 덤프(dump), 업(up) 및 다운(down)신호에 따라 스위칭되는 덤프 트랜지스터(M3)와 업 트랜지스터(M7) 및 다운 트랜지스터(M5)의 일측단자가 각각 접속되고, 일측단자가 접지된 전류 싱크(current sink)(8)의 타측단자에 상기 디지탈 로직부(4)로부터 입력되는 덤프(dump), 업(up), 다운(down) 신호에 따라 스위칭되는 덤프 트랜지스터(M4)와 업 트랜지스터(M8) 및 다운 트랜지스터(M6)의 일측단자가 각각 접속되어 있으며, 오피 앰프(A1)와 캐패시터(C1,C2)로 구성되어, 입력되는 전화를 적분하는 적분기(9)의 반전 입력단자에 상기 다운 트랜지스터(M5)와 업 트랜지스터(M8)의 타측단자가 공통으로 접속되며, 상기 오피 앰프(A1)의 비반전 입력단자에 상기 다운 트랜지스터(M6)와 업 트랜지스터(M7)의 타측단자가 공통으로 접속되며, 상기 적분기(9)의 캐패시터(C1,C2)에는 상기 캐패시터(C1,C2)를 리프레쉬 시키는 리프레쉬 트랜지스터(M1,M2)가 상기 캐패시터(C1,C2)와 각각 병렬로 연결되고, 상기 오피 앰프(A1)의 비반전 출력단자에는 상기 디지탈 로직부(4)의 아웃신호에 따라 오피 앰프(A1)의 비반전 출력신호를 전송하는 전송게이트(T1)가 연결되고, 상기 오피 앰프(A1)의 반전 출력단자에는 상기 디지탈 로직부(4)의 아웃 신호에 따라 오피 앰프(A1)의 반전 출력신호를 전송하는 전송게이트(T2)가 연결되고, 상기 전송게이트(T1,T2)의 출력신호가 비반전 입력단자로 각각 입력됨에 따라 이를 출력하기 위해 비반전 입력단과 출력단이 연결되어 있는 오피 앰프(A2,A3)로 구성되어 있다. 또한, 상기 전송게이트(T1,T2)가 오프될 때 나타나는 재분포 전하(redistributed charge)에 의한 신호에 의존하는 오차(signal dependant error)를 최소화하기 위해 상기 전송게이트(T1,T2)의 출력단자는 캐패시터(C3)를 통해 상호 접속된다.
한편, 상기 전류 소스(7) 및 전류 싱크(8)는 소정의 캐패시터의 양단에 저전위의 전압과 고전위의 전압이 인가되게 하여 단위 전하가 저장되게 한 후, 업 또는 다운 신호에 따라 동작되는 스위치에 의해 캐패시터의 극성이 바뀌게 하여 상기 저장된 단위전하가 출력되게 함으로써 대체될 수 있다.
또한, 상기 적분기(9)에서, 오프셋 소거용 캐패시터를 상기 오피앰프(A1)의 입력단에 추가로 연결하고, 리프레쉬 클럭이 액티브되기전에 오프셋 소거 클럭이 발생되게 함으로써 오피 앰프(A1)에서 발생되는 오프셋(off set)전압을 완전히 소거할 수 있다.
상기와 같이 구성된 내부 디지털 /아날로그 변환기(5)의 동작을 설명하면, 미분기(3)에서 검출된 인접 신호간의 변화량이 양수(positive)이면 디지탈 로직부(4)는 그 값에 해당하는 개수만큼의 업 펄스를 내부 디지털 /아날로그 변환기(5)로 출력하게 된다. 내부 디지털 /아날로그 변환기(5)에서는 상기 업 펄스가 업 트랜지스터(M7,M8)의 게이트에 각각 인가되면, 업 트랜지스터(M7)가 온됨으로써 전류 소스(7)의 전류(I0+△I)가 캐패시터(C2)에 충전되는 반면, 업 트랜지스터(M8)가 역시 온됨으로써 캐패시터(C1)에 충전된 전하가 전류 싱크(sink)(8)의 전류(I0)의 의해 방전된다. 따라서 상기 업 펄스가 인가 될 때 증가되는 적분기(9)의 전압 변화량(△Vup)는 다음의 식으로 표시된다.
여기서, τ는 상기 업 펄스가 온되는 시간, ΔI는 공정 변이에 따른 전류 오차, ΔC는 공정 변이에 따라 구현되는 캐패시턴스의 오차이다.
한편, 미분기(3)에서 검출된 인접 신호간의 변화량이 음수(negative)이면 디지탈 로직부(4)는 그 절대값에 해당하는 개수만큼의 다운 클럭을 내부 디지털 /아날로그 변환기(5)로 출력하게 된다. 내부 디지털 /아날로그 변환기(5)에서는 상기 다운 클럭이 다운 트랜지스터(M5,M6)의 게이트에 각각 인가되면, 다운 트랜지스터(M5)가 온됨으로써 전류 소스(7)의 전류(I0+ΔI)가 캐패시터(C1)에 충전되는 반면, 다운 트랜지스터(M6)가 역시 온됨으로써 캐패시터(C2)에 충전된 전하가 전류 싱크(8)의 전류(I0)에 의해 방전된다. 따라서 상기 다운 펄스가 인가될 때의 적분기(9)의 전압 변화량(ΔVdown)은 다음의 식으로 표시된다.
여기서, τ는 상기 다운 펄스가 온되는 시간이다.
이어서, 덤프 클럭은 상기 업클럭과 다운 클럭의 노아(NOR) 연산된 신호로서, 상기 덤프 클럭의 신호가 게이트에 인가된 트랜지스터(M3,M4)는 적분기(9)에 전하가 공급되지 않을 때, 즉 업 클럭과 다운 클럭이 모두 0일 때 상기 두 트랜지스터(M3,M4)가 온되게 하여 상기 전류소스(7) 및 전류 싱크(8)의 전류(I0+△I,I0)가 접지로 흐르게 한다.
상기와 같이 적분기(9)에 전하가 누적될 때, 상기 디지탈 로직부(4)로부터 아웃(OUT) 신호가 전송게이트(T1,T2)에 인가되면, 전송게이트(T1,T2)가 온되어 상기 적분기(9)의 신호가 출력버퍼인 오피 앰프(A2,A3)의 비반전 입력단자로 각각 인가되게 한다. 그리하여, 상기 오피 앰프(A2,A3)의 출력단자 사이에 나타나는 전압(Vout)이 입력된 디지털 신호에 해당하는 아날로그 신호가 되는 것이다. 여기서, 상기 전송 게이트(T1,T2)의 출력단자 사이에 연결된 캐패시터(C3)는 상기 전송게이트(T1,T2)가 오프될 때 나타나는 재분포 전화(redistributed charge)의 영향을 최소화하기 위한 것이다.
여기서, 필터부(6)가 신호 대역 밖의 신호를 필터링하여 혼입된 잡음성분을 제거하여 출력하게 된다.
한편, 상기와 같은 적분기(9)의 동작시 캐패시터(C1,C2)에는 누설 전하(leakage charge) 및 공정변이에 의한 에러값이 계속 누적된다. 이와 같은 현상은 리프레쉬(refresh) 동작을 통하여 상기 캐패시터(C1,C2) 내에 누적된 에러 전하가 간헐적으로 방전되게 함으로써 제거될 수 있다. 이를 위하여 상기 디지탈 로직부(4)에서 리프레쉬 클럭이 발생된다. 리프레쉬 신호는 상기 노이즈 쉐이핑 코더(2)의 출력신호가 특정한 값이면 발생된다. 본 발명에서는 상기 노이즈 쉐이핑 코더(2)의 출력신호의 코드가 0을 중심으로 음수와 양수값을 모두 가지는데, 출력신호가 0인 경우 리프레쉬 신호가 발생된다. 이는 노이즈 쉐이핑 코더(2)의 출력이 0이 될 확률이 가장 높기 때문에 가장 빈번하게 리프레쉬 동작을 수행하기 위함이다.
상기 디지탈 로직부(4)가 리프레쉬 신호를 발생하게 되면, 발생된 리프레쉬 신호가 적분기(9)의 캐패시터(C1,C2)와 병렬로 접속된 리프레쉬 트랜지스터(M1,M2)의 게이트에 각각 인가되어 리프레쉬 트랜지스터(M1,M2)를 온시킨다. 그리하여 캐패시터(C1,C2)에 저장된 에러전하가 상기 리프레쉬 트랜지스터(M1,M2)를 통하여 방전되게 되므로 누설 전하나 공정 변이 등에 의한 에러값이 제거되어 안정된 동작이 수행된다.
제5도는 상기 디지탈 로직부(4)가 출력하는 클럭 신호들의 일예를 나타낸 것이다. 노이즈 쉐이핑 코더(2)에서 처리되는 신호가 4비트일 경우에는 인접 신호간의 변화량이 최대 2이므로, (d)와 같이 2개의 디지털 /아날로그 변환 사이클을 기준으로 하여 매 2사이클마다 아웃 클럭이 발생되는데 아웃 클럭은 상기 2개의 변환 사이클 단위에서 2번째 사이클의 후반부에서 발생된다. (a)와 (b)는 상기 미분기(3)에서 검출된 인접 신호간의 변화량에 따라 업, 다운 클럭이 발생된 예를 나타낸 것이다. 첫 번째 2변환사이클 동안에 나타난 2개의 업 펄스는 상기 미분기(3)에서 검출된 인접신호간의 변화량이 +2임을 의미하며, 다음 2변환사이클 동안에 나타난 1개의 다운 펄스는 변화량이 -1임을 의미한다. 그리고, 리프레쉬 클럭은 (c)와 같이 상기 노이즈 쉐이핑 코더(2)의 출력신호 코드가 0인 경우에 발생된다. 상기 리프레쉬 클럭이 발생되는 시점은 상기 2개의 변환사이클 구간중 두 번째 사이클의 후반부가 된다. 또한, 덤프 신호는 적분기(9)의 회로에 전하가 공급되지 않을 때, 전류원(7) 및 전류 싱크(8)의 전류를 접지로 흐르게 하기 위한 것임느로 상기 (a)(b)의 업 신호와 다운 신호를 노아연산하여 (e)와 같은 형태로 나타난다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 델타 시그마 디지털 /아날로그 변환기는 사용되는 수동소자가 적분 캐패시터뿐이므로 공정변이에 의한 에러를 크게 줄일 수 있을 뿐만 아니라, 회로 구성이 간단하여 칩을 소형화 할 수 있는 효과가 있다. 또한, 본 발명에서는 과 표본화 비가 커질수록 인접 신호간의 차이가 줄어들게 되어, 내부 비트 수를 늘리더라도 한 번의 데이터 변환을 행하는데 필요한 사이클의 개수는 크게 늘어나지 않고, 하드웨어의 복잡도는 전혀 늘어나지 않으므로 비트 확장성이 크게 개선되는 효과가 있다.

Claims (13)

  1. 입력되는 디지털 신호를 소정의 비로 샘플링하는 인터폴레이션 수단과, 상기 인터폴레이션 수단에서 샘플링된 디지털 신호를 소정의 비트로 양자화함과 아울러 양자화시 발생되는 양자화 에러를 변조하는 노이즈 쉐이핑 코딩 수단과, 상기 노이즈 쉐이핑 코딩 수단에서 양자화되어 입력되는 디지털 신호에서 현재의 신호값과 직전의 신호값의 차이인 신호간의 변화량을 검출하는 미분수단과, 상기 미분수단에서 검출된 신호간의 변화량에 따라 소정의 제어신호를 출력하는 디지탈 로직수단과, 상기 디지털 로직수단으로부터 출력되는 제어신호에 따라 전하를 충전 또는 방전하도록 하는 전하 누적수단을 가지고 상기 제어신호에 따라 신호를 출력하는 내부 디지털 /아날로그 변환수단과, 상기 내부 디지털 /아날로그 변환수단으로부터 출력되는 신호를 필터링하여 혼입된 잡음을 제거하는 필터 수단을 포함하여 구성된 것을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  2. 제1항에 있어서, 상기 제어신호는 신호간의 변화량이 양수일 경우 그 값만큼 업 신호를 발생하고, 상기 신호간의 변화량이 음수일 경우 그 절대값만큼 다운 신호를 발생하며, 상기 내부 디지털 /아날로그 변환기가 소정의 사이클로 출력신호를 발생하도록 하는 아웃 신호임을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  3. 제2항에 있어서, 상기 제어신호는 상기 업 신호와 다운 신호가 소정의 상태에 된 경우에만 전하가 충전 또는 방전되도록 하는 덤프 신호를 포함함을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  4. 제3항에 있어서, 상기 덤프 신호는 상기 업 신호와 다운 신호가 노아 연산된 신호임을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  5. 제2항에 있어서, 상기 제어신호는 상기 노이즈 쉐이핑 코딩 수단의 출력 코드 값이 소정의 값이 되면, 내부 디지털 /아날로그 변환 사이클에서 마지막 사이클의 후반부에 소정의 상태가 되어, 상기 내부 디지털 /아날로그 변환수단을 리프레쉬시키는 리프레쉬 신호를 포함함을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  6. 제5항에 있어서, 상기 소정의 값은 노이즈 쉐이핑 코딩 수단의 출력 코드중에서 가장 빈번한 코드임을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  7. 제2항에 있어서, 상기 아웃 신호가 발생되는 사이클은 신호간의 최대 변화량과 같은 수의 변환 사이클에서 마지막 사이클의 후반부임을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  8. 제1항에 있어서, 상기 내부 디지털 /아날로그 변환기는 양의 단위전하를 발생하는 제1전류원과, 음의 단위전하를 발생하는 제2전류원과, 오피앰프와 제1, 제2 캐패시터로 구성되어 제1 캐패시터가 오피 앰프의 반전 입력단자와 비반전 출력단자 사이에 연결되고 제2 캐패시터가 오피 앰프의 비반전 입력단자와 반전 출력단자 사이에 연결되어 입력되는 신호를 적분하는 적분기와, 상기 제1 전류원과 오피 앰프의 반전 입력단자 사이에 연결되어 상기 디지털 로직수단에서 출력되는 다운 신호에 따라 스위칭되는 제1 다운 스위칭 수단과, 상기 제1 전류원과 오피 앰프의 비반전 입력단자 사이에 연결되어 상기 디지털 로직수단에서 출력되는 업 신호에 따라 스위칭되는 제1 업 스위칭 수단과, 상기 제2 전류원과 오피 앰프의 반전 입력단자 사이에 연결되어 상기 디지털 로직수단에서 출력되는 업 신호에 따라 스위칭되는 제2 업 스위칭 수단과, 상기 제2 전류원과 오피 앰프의 비반전 입력단자 사이에 연결되어 상기 디지털 로직수단에서 출력되는 다운 신호에 따라 스위칭되는 제2 다운 스위칭 수단과, 상기 디지털 로직수단에서 출력되는 아웃 신호에 따라 상기 오피 앰프의 비반전 출력단자에서 출력되는 신호의 전달을 제어하는 제1 전송 게이트와, 상기 디지털 로직수단에서 입력되는 아웃 신호에 따라 상기 오피 앰프의 반전 출력단자에서 출력되는 신호의 전달을 제어하는 제2 전송 게이트와, 상기 제1 전송 게이트로부터 인가되는 신호를 외부로 출력하는 제1 버퍼와, 상기 제2 전송 게이트로부터 인가되는 신호를 외부로 출력하는 제2 버퍼를 포함하여 구성된 것을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  9. 제8항에 있어서, 상기 제1 전류원은 전류 소스임을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  10. 제8항에 있어서, 상기 제2 전류원은 싱크(sink)임을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  11. 제8항에 있어서, 상기 제1, 제2 전류원은 소정의 캐패시터의 양단에 저전위의 전압과 고전위의 전압이 인가되게 하여 단위 전하가 저장되게 한 후, 업 신호와 다운 신호에 따라 각각 동작되는 스위치에 의해 상기 캐패시터의 극성이 바뀌게 하여 상기 저장된 단위 전하가 출력되게 하는 스위치드 캐패시터(switched capacitor)로 대체하여 구성된 것을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  12. 제8항에 있어서, 상기 내부 디지털 /아날로그 변환기는 제1 전류원과 제1 업,다운 스위칭 수단 사이에 연결되어, 상기 디지털 로직 수단으로부터 출력되는 덤프 신호에 따라 소정의 시간동안에만 상기 제1 전류원의 전하가 적분기로 공급되도록 하는 제1 덤프용 스위칭 수단과, 상기 제2 전류원과 제2 업,다운 스위칭 수단 사이에 연결되어, 상기 디지털 로직 수단으로부터 출력되는 덤프 신호에 따라 소정의 시간 동안에만 상기 제1 전류원의 전하가 적분기로 공급되도록 하는 제2 덤프용 스위칭 수단을 추가로 포함하여 구성된 것을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
  13. 제8항에 있어서, 상기 적분기는 제1 캐패시터와 병렬로 연결되어 상기 디지털 로직수단으로부터 출력되는 리프레쉬 신호의 제어에 따라 제1 캐패시터를 리프레쉬시키는 제1 리프레쉬용 스위칭 수단과, 제2 캐패시터와 병렬로 연결되어 상기 디지털 로직수단으로부터 출력되는 리프레쉬 신호의 제어에 따라 제2 캐패시터를 리프레쉬시키는 제2 리프레쉬용 스위칭 수단을 더 포함하여 구성된 것을 특징으로 하는 델타 시그마 디지털 /아날로그 변환기.
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