JPH08139607A - デルタシグマ変調器のａｌｃ回路 - Google Patents
デルタシグマ変調器のａｌｃ回路Info
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- JPH08139607A JPH08139607A JP27922894A JP27922894A JPH08139607A JP H08139607 A JPH08139607 A JP H08139607A JP 27922894 A JP27922894 A JP 27922894A JP 27922894 A JP27922894 A JP 27922894A JP H08139607 A JPH08139607 A JP H08139607A
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Abstract
(57)【要約】
【目的】 入力信号レベルの大小に関係なく、量子化時
のビット割当てを最適にし、出力レベルを自動的に最適
にコントロールする。 【構成】 遅延回路４からの帰還信号と入力信号との減
算出力を１段もしくは複数段の積分器１，２で積分し、
その積分出力を比較器３によって所定電圧と比較し、比
較結果をデジタルフィルタ５に入力して、入力信号に対
応するデジタル信号を得るデルタシグマ変調器におい
て、デジタルフィルタ５の出力にデコーダ６を設け、デ
コーダのデコード出力に応じて制御回路７，８によって
積分器１，２への帰還信号の帰還量を制御する。具体的
には、入力信号レベルが小さいときは帰還量を小さくし
て見掛け上の入力信号を大きくし、量子化時の割当てビ
ットを増加させるようにする。
のビット割当てを最適にし、出力レベルを自動的に最適
にコントロールする。 【構成】 遅延回路４からの帰還信号と入力信号との減
算出力を１段もしくは複数段の積分器１，２で積分し、
その積分出力を比較器３によって所定電圧と比較し、比
較結果をデジタルフィルタ５に入力して、入力信号に対
応するデジタル信号を得るデルタシグマ変調器におい
て、デジタルフィルタ５の出力にデコーダ６を設け、デ
コーダのデコード出力に応じて制御回路７，８によって
積分器１，２への帰還信号の帰還量を制御する。具体的
には、入力信号レベルが小さいときは帰還量を小さくし
て見掛け上の入力信号を大きくし、量子化時の割当てビ
ットを増加させるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、デルタシグマ変調器に
係わり、変調器の出力信号レベルを制御するＡＬＣ（オ
ートレベルコントロール）回路に関する。
係わり、変調器の出力信号レベルを制御するＡＬＣ（オ
ートレベルコントロール）回路に関する。
【０００２】
【従来の技術】デルタシグマ変調器は、従来、図５に示
すように構成されていた。ここに示すデルタシグマ変調
器は、２次デルタシグマ変調器であって、２段の積分器
１，２と、比較器３と、比較器の出力を遅延させる遅延
回路４とを備え、第１積分器１は遅延回路４から帰還さ
れる帰還信号と入力信号とを入力し、両者の減算出力を
積分するものであり、第２積分器２は遅延回路４から帰
還される帰還信号と第１積分器１の出力信号とを入力
し、両者の減算出力を積分するものであって、比較器３
の出力がデジタルフィルタ５に入力されることにより、
このデジタルフィルタ５から入力アナログ信号に対応す
るデジタルデータが得られる。即ち、デルタシグマ型Ａ
Ｄ変換器が実現される。
すように構成されていた。ここに示すデルタシグマ変調
器は、２次デルタシグマ変調器であって、２段の積分器
１，２と、比較器３と、比較器の出力を遅延させる遅延
回路４とを備え、第１積分器１は遅延回路４から帰還さ
れる帰還信号と入力信号とを入力し、両者の減算出力を
積分するものであり、第２積分器２は遅延回路４から帰
還される帰還信号と第１積分器１の出力信号とを入力
し、両者の減算出力を積分するものであって、比較器３
の出力がデジタルフィルタ５に入力されることにより、
このデジタルフィルタ５から入力アナログ信号に対応す
るデジタルデータが得られる。即ち、デルタシグマ型Ａ
Ｄ変換器が実現される。
【０００３】
【発明が解決しようとする課題】従来の構成において
は、第１及び第２の積分器１及び２に帰還される帰還信
号の帰還量、具体的には、帰還電圧は、入力信号の最大
レベルに合わせた一定電圧が用いられていた。このため
に、入力信号の信号レベルが大きいときは変換結果とし
て得られるデジタルデータでは最適なビット割り当てが
行えるが、入力信号レベルが小さいときには、ビット割
り当てが最適に行われなくなる。従って、入力信号レベ
ルが小さいときには、量子化による劣化が起こり、Ｓ／
Ｎ比が悪化するという問題があった。
は、第１及び第２の積分器１及び２に帰還される帰還信
号の帰還量、具体的には、帰還電圧は、入力信号の最大
レベルに合わせた一定電圧が用いられていた。このため
に、入力信号の信号レベルが大きいときは変換結果とし
て得られるデジタルデータでは最適なビット割り当てが
行えるが、入力信号レベルが小さいときには、ビット割
り当てが最適に行われなくなる。従って、入力信号レベ
ルが小さいときには、量子化による劣化が起こり、Ｓ／
Ｎ比が悪化するという問題があった。
【０００４】
【課題を解決するための手段】本発明は、出力信号を遅
延させる遅延回路、該遅延回路の出力に基づく帰還信号
と入力信号との減算出力を積分する１段もしくは複数段
の積分器、該積分器の積分出力を所定電圧と比較する比
較器を有するデルタシグマ変調器と、該デルタシグマ変
調器の出力側に接続されたデジタルフィルタとからなる
回路構成において、前記デジタルフィルタの出力をデコ
ードするデコーダと、該デコーダの出力に応じて前記帰
還信号の帰還量を変更する制御回路とを設け、前記デル
タシグマ変調器の出力レベルをコントロールするように
して、上記課題を解決するものである。 また、本発
明では、前記制御回路は、前記デコーダからのデコード
出力により入力信号の振幅が小さいと判定したときは、
前記帰還信号の帰還量を小さくすることを特徴とする。
延させる遅延回路、該遅延回路の出力に基づく帰還信号
と入力信号との減算出力を積分する１段もしくは複数段
の積分器、該積分器の積分出力を所定電圧と比較する比
較器を有するデルタシグマ変調器と、該デルタシグマ変
調器の出力側に接続されたデジタルフィルタとからなる
回路構成において、前記デジタルフィルタの出力をデコ
ードするデコーダと、該デコーダの出力に応じて前記帰
還信号の帰還量を変更する制御回路とを設け、前記デル
タシグマ変調器の出力レベルをコントロールするように
して、上記課題を解決するものである。 また、本発
明では、前記制御回路は、前記デコーダからのデコード
出力により入力信号の振幅が小さいと判定したときは、
前記帰還信号の帰還量を小さくすることを特徴とする。
【０００５】
【作用】本発明では、デジタルフィルタの出力信号がデ
コードされ、そのデコード結果により帰還信号の帰還量
が制御されるので、入力信号レベルに応じた帰還量が設
定されることとなる。特に、デコード出力により入力信
号レベルが小さいと判定されたときは帰還量が小さく設
定されるので、この場合には見掛け上の入力信号レベル
が大きくなり、量子化時の割当てビット数が増加し、量
子化による劣化が防止される。
コードされ、そのデコード結果により帰還信号の帰還量
が制御されるので、入力信号レベルに応じた帰還量が設
定されることとなる。特に、デコード出力により入力信
号レベルが小さいと判定されたときは帰還量が小さく設
定されるので、この場合には見掛け上の入力信号レベル
が大きくなり、量子化時の割当てビット数が増加し、量
子化による劣化が防止される。
【０００６】
【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図であり、２段の積分器１及び２、比較器３、遅延回
路４、デジタルフィルタ５は、図５に示す従来と全く同
一の構成である。ここでは、デジタルフィルタ５の出力
をデコードするデコーダ６と、デコーダ６のデコード出
力に応じて第１及び第２の積分器１及び２に帰還する帰
還量を変更する制御回路７及び８を設けた点を特徴とす
る。
ク図であり、２段の積分器１及び２、比較器３、遅延回
路４、デジタルフィルタ５は、図５に示す従来と全く同
一の構成である。ここでは、デジタルフィルタ５の出力
をデコードするデコーダ６と、デコーダ６のデコード出
力に応じて第１及び第２の積分器１及び２に帰還する帰
還量を変更する制御回路７及び８を設けた点を特徴とす
る。
【０００７】即ち、この実施例では、デジタルフィルタ
５はデシメーションフィルタにて成るローパスフィルタ
を用いており、図４に示すように、信号レベルを２の補
数を用いて表すよう構成されており、従って、信号レベ
ルが大きいときは、上位の２ビットが「０１」，「１
０」となり、信号レベルが小さいときは、上位の２ビッ
トが「００」，「１１」となる。
５はデシメーションフィルタにて成るローパスフィルタ
を用いており、図４に示すように、信号レベルを２の補
数を用いて表すよう構成されており、従って、信号レベ
ルが大きいときは、上位の２ビットが「０１」，「１
０」となり、信号レベルが小さいときは、上位の２ビッ
トが「００」，「１１」となる。
【０００８】そこで、デコーダ６では、デジタルフィル
タ５の上位２ビットをデコードし、これが「０１」，
「１０」のときは制御回路７，８により、帰還電圧を通
常通りとし、「００］，「１１」のときは帰還電圧を小
さくするようにしている。従って、入力信号レベルが小
さいときには、入力信号から小さな帰還電圧が減算され
るので、見掛け上入力信号が大きい状態で量子化が行わ
れることとなり、このため、量子化による劣化が防止さ
れる。
タ５の上位２ビットをデコードし、これが「０１」，
「１０」のときは制御回路７，８により、帰還電圧を通
常通りとし、「００］，「１１」のときは帰還電圧を小
さくするようにしている。従って、入力信号レベルが小
さいときには、入力信号から小さな帰還電圧が減算され
るので、見掛け上入力信号が大きい状態で量子化が行わ
れることとなり、このため、量子化による劣化が防止さ
れる。
【０００９】次に、本発明の具体回路例を図２に示す。
但し、図２においては、積分器を１段のみ用いた１次デ
ルタシグマ変調器について説明する。図２において、１
０は容量値がＣの入力コンデンサ１１及びスイッチ１
２，１３，１４，１５より成り、入力電圧ＶINが印加さ
れる第１スイッチトキャパシタ回路、１６は容量値Ｃの
帰還コンデンサ１７及びスイッチ１８，１９，２０，２
１，２２，２３より成り、ステップ電圧−ＶＲが印加さ
れる第２スイッチトキャパシタ回路、２４は容量値が帰
還コンデンサ１７の半分であるＣ／２の帰還コンデンサ
２５及びスイッチ２６，２７，２８，２９を含むと共
に、スイッチ２２，２３を第２スイッチトキャパシタ回
路と兼用し、ステップ電圧−ＶＲが印加される第３スイ
ッチトキャパシタ回路、３０は第２スイッチトキャパシ
タ回路１６及び第３スイッチトキャパシタ回路２４に各
々挿入されたスイッチ３１及び３２より成り、第２及び
第３スイッチトキャパシタ回路のいずれか一方の出力を
選択する選択回路、３３は入出力間に容量値Ｃの積分コ
ンデンサ３４が接続された演算増幅回路により構成さ
れ、第１スイッチトキャパシタ回路１０の出力から、第
２及び第３スイッチトキャパシタ回路１６及び２４のい
ずれか一方の出力を減算し、減算出力を積分する積分
器、３６は積分器３３の出力を接地電位と比較し、比較
結果をデジタル信号として出力する比較器、３７は比較
器３６の出力を１サンプリング期間遅延させる遅延回
路、３８は遅延出力に基づき第１乃至第３のスイッチト
キャパシタ回路中のスイッチのオンオフ制御を行うため
のクロックパルス１Ａ, ２Ａ, １Ｂ， ２Ｂを生成す
るスイッチ制御回路、３９は比較器３６の出力を入力し
て入力信号ＶINに対応するデジタル信号を出力する図１
の５と同一構成のデジタルフィルタ、４０はデジタルフ
ィルタ３９の上位２ビットを入力するエクスクル−シブ
ＯＲゲート（ＥＸ−ＯＲゲート）及びインバータ４２よ
り成り、出力Ｄ１，Ｄ２を選択回路３０のスイッチ３
１，３２に各々印加するデコーダである。
但し、図２においては、積分器を１段のみ用いた１次デ
ルタシグマ変調器について説明する。図２において、１
０は容量値がＣの入力コンデンサ１１及びスイッチ１
２，１３，１４，１５より成り、入力電圧ＶINが印加さ
れる第１スイッチトキャパシタ回路、１６は容量値Ｃの
帰還コンデンサ１７及びスイッチ１８，１９，２０，２
１，２２，２３より成り、ステップ電圧−ＶＲが印加さ
れる第２スイッチトキャパシタ回路、２４は容量値が帰
還コンデンサ１７の半分であるＣ／２の帰還コンデンサ
２５及びスイッチ２６，２７，２８，２９を含むと共
に、スイッチ２２，２３を第２スイッチトキャパシタ回
路と兼用し、ステップ電圧−ＶＲが印加される第３スイ
ッチトキャパシタ回路、３０は第２スイッチトキャパシ
タ回路１６及び第３スイッチトキャパシタ回路２４に各
々挿入されたスイッチ３１及び３２より成り、第２及び
第３スイッチトキャパシタ回路のいずれか一方の出力を
選択する選択回路、３３は入出力間に容量値Ｃの積分コ
ンデンサ３４が接続された演算増幅回路により構成さ
れ、第１スイッチトキャパシタ回路１０の出力から、第
２及び第３スイッチトキャパシタ回路１６及び２４のい
ずれか一方の出力を減算し、減算出力を積分する積分
器、３６は積分器３３の出力を接地電位と比較し、比較
結果をデジタル信号として出力する比較器、３７は比較
器３６の出力を１サンプリング期間遅延させる遅延回
路、３８は遅延出力に基づき第１乃至第３のスイッチト
キャパシタ回路中のスイッチのオンオフ制御を行うため
のクロックパルス１Ａ, ２Ａ, １Ｂ， ２Ｂを生成す
るスイッチ制御回路、３９は比較器３６の出力を入力し
て入力信号ＶINに対応するデジタル信号を出力する図１
の５と同一構成のデジタルフィルタ、４０はデジタルフ
ィルタ３９の上位２ビットを入力するエクスクル−シブ
ＯＲゲート（ＥＸ−ＯＲゲート）及びインバータ４２よ
り成り、出力Ｄ１，Ｄ２を選択回路３０のスイッチ３
１，３２に各々印加するデコーダである。
【００１０】次に、図２の回路動作を図３のタイミング
チャートを参照しながら説明する。まず、入力信号レベ
ルが大きく、デジタルフィルタ３９の上位２ビットが、
「０１」もしくは「１０」であると、デコーダ４０の出
力信号Ｄ１がＨレベルになり，Ｄ２がＬレベルになる。
このため，選択回路３０のスイッチ３１がオンし、スイ
ッチ３２がオフして、第２スイッチトキャパシタ回路１
６の出力が選択される。
チャートを参照しながら説明する。まず、入力信号レベ
ルが大きく、デジタルフィルタ３９の上位２ビットが、
「０１」もしくは「１０」であると、デコーダ４０の出
力信号Ｄ１がＨレベルになり，Ｄ２がＬレベルになる。
このため，選択回路３０のスイッチ３１がオンし、スイ
ッチ３２がオフして、第２スイッチトキャパシタ回路１
６の出力が選択される。
【００１１】そこで、クロックパルスφ２がＬレベルで
クロックパルスφ１がＨレベルになると、スイッチ１
２，１４がオンしてスイッチ１３，１５がオフするの
で、入力コンデンサ１１に入力電圧ＶINが充電される。
また、スイッチ２２がオンしてスイッチ２３がオフする
ので帰還コンデンサ１７の端子ｂが接地される。遅延回
路３７の出力が「１」のときは、スイッチ制御回路１３
からのクロックパルスφ１Ａ，φ２Ａにより、入力コン
デンサ１１が充電されているとき、スイッチ１８がオン
し、スイッチ１９はオフするので、ステップ電圧ーＶＲ
が帰還コンデンサ１７の端子ａに入力され、帰還コンデ
ンサ１７はこの電圧により充電される。
クロックパルスφ１がＨレベルになると、スイッチ１
２，１４がオンしてスイッチ１３，１５がオフするの
で、入力コンデンサ１１に入力電圧ＶINが充電される。
また、スイッチ２２がオンしてスイッチ２３がオフする
ので帰還コンデンサ１７の端子ｂが接地される。遅延回
路３７の出力が「１」のときは、スイッチ制御回路１３
からのクロックパルスφ１Ａ，φ２Ａにより、入力コン
デンサ１１が充電されているとき、スイッチ１８がオン
し、スイッチ１９はオフするので、ステップ電圧ーＶＲ
が帰還コンデンサ１７の端子ａに入力され、帰還コンデ
ンサ１７はこの電圧により充電される。
【００１２】次に、クロックパルスφ１がＬレベルでク
ロックパルスφ２がＨレベルになると、スイッチ１３，
１５がオンしてスイッチ１２，１４がオフするので、入
力コンデンサ１１に充電された電圧が積分器３３の入力
に供給される。これと同時に、φ２Ａ，φ１Ａによりス
イッチ２３と共に１９がオンしてスイッチ１８，２２が
オフするため、帰還コンデンサ１７に充電された電圧も
スイッチ３１を介して積分器３３の入力に供給される。
よって、入力電圧ＶINからステップ電圧ＶＲが減算さ
れ、減算された電圧が積分コンデンサ３４に蓄積され
る。
ロックパルスφ２がＨレベルになると、スイッチ１３，
１５がオンしてスイッチ１２，１４がオフするので、入
力コンデンサ１１に充電された電圧が積分器３３の入力
に供給される。これと同時に、φ２Ａ，φ１Ａによりス
イッチ２３と共に１９がオンしてスイッチ１８，２２が
オフするため、帰還コンデンサ１７に充電された電圧も
スイッチ３１を介して積分器３３の入力に供給される。
よって、入力電圧ＶINからステップ電圧ＶＲが減算さ
れ、減算された電圧が積分コンデンサ３４に蓄積され
る。
【００１３】一方、遅延回路３７の出力が「０」のとき
は、スイッチ制御回路１３からのクロックパルスφ１
Ｂ，φ２Ｂにより、入力コンデンサ１１が充電されてい
るとき、スイッチ２２と共に２１がオンし、スイッチ２
３，２０はオフするので、帰還コンデンサ１７の両端は
接地されてしまい、帰還コンデンサ１７は放電状態にな
る。
は、スイッチ制御回路１３からのクロックパルスφ１
Ｂ，φ２Ｂにより、入力コンデンサ１１が充電されてい
るとき、スイッチ２２と共に２１がオンし、スイッチ２
３，２０はオフするので、帰還コンデンサ１７の両端は
接地されてしまい、帰還コンデンサ１７は放電状態にな
る。
【００１４】次に、クロックパルスφ１がＬレベルでク
ロックパルスφ２がＨレベルになると、φ２Ｂ，φ１Ｂ
によりスイッチ２３と共に２０がオンしてスイッチ２
１，２２がオフするため、帰還コンデンサ１７の端子ａ
は電圧ーＶＲに接続され、入力コンデンサ１１に充電さ
れた電圧ＶINから電圧−ＶＲが減算され、この減算電圧
が積分コンデンサ３４に蓄積されることとなる。
ロックパルスφ２がＨレベルになると、φ２Ｂ，φ１Ｂ
によりスイッチ２３と共に２０がオンしてスイッチ２
１，２２がオフするため、帰還コンデンサ１７の端子ａ
は電圧ーＶＲに接続され、入力コンデンサ１１に充電さ
れた電圧ＶINから電圧−ＶＲが減算され、この減算電圧
が積分コンデンサ３４に蓄積されることとなる。
【００１５】以上の動作を数式を用いて表すと、次のよ
うになる。即ち、入力コンデンサ１１の容量値をＣIN，
積分コンデンサ３４の容量値をＣ0，帰還コンデンサ１
７の容量値をＣF，１サンプリング周期前の比較器３６
の出力電圧をＶn-1とすると、比較器３６の出力電圧Ｖ
ｎは、
うになる。即ち、入力コンデンサ１１の容量値をＣIN，
積分コンデンサ３４の容量値をＣ0，帰還コンデンサ１
７の容量値をＣF，１サンプリング周期前の比較器３６
の出力電圧をＶn-1とすると、比較器３６の出力電圧Ｖ
ｎは、
【００１６】
【数１】
【００１７】となる。この実施例では、ＣIN＝Ｃ0＝ＣF
であるので、
であるので、
【００１８】
【数２】
【００１９】となる。一方、入力信号レベルが小さく、
デジタルフィルタ３９の上位２ビットが、「００」もし
くは「１１」であると、デコーダ４０の出力信号Ｄ２が
Ｈレベルになり、Ｄ１がＬレベルになる。このため、選
択回路３０のスイッチ３１がオフし、スイッチ３２がオ
ンして、第３スイッチトキャパシタ回路２４の出力が選
択される。
デジタルフィルタ３９の上位２ビットが、「００」もし
くは「１１」であると、デコーダ４０の出力信号Ｄ２が
Ｈレベルになり、Ｄ１がＬレベルになる。このため、選
択回路３０のスイッチ３１がオフし、スイッチ３２がオ
ンして、第３スイッチトキャパシタ回路２４の出力が選
択される。
【００２０】第２スイッチトキャパシタ回路１６と第３
スイッチトキャパシタ回路２４は、スイッチ構成は全く
同一であり、同一位置のスイッチにはスイッチ制御回路
３８から同一のクロックパルスが印加されているので、
動作的には全く同一の動きをする。しかしながら、帰還
コンデンサ２５の容量値が帰還コンデンサ１７の半分し
か無いので、上記数式１から帰還電圧は、ＣＦ／Ｃ0・
ＶＲ＝１／２・ＶＲとなり、出力電圧Ｖnは、
スイッチトキャパシタ回路２４は、スイッチ構成は全く
同一であり、同一位置のスイッチにはスイッチ制御回路
３８から同一のクロックパルスが印加されているので、
動作的には全く同一の動きをする。しかしながら、帰還
コンデンサ２５の容量値が帰還コンデンサ１７の半分し
か無いので、上記数式１から帰還電圧は、ＣＦ／Ｃ0・
ＶＲ＝１／２・ＶＲとなり、出力電圧Ｖnは、
【００２１】
【数３】
【００２２】で示すように、減算される電圧が減って見
掛け上入力電圧ＶINが大きくなったようになる。従っ
て、デジタルフィルタ３９で量子化した場合割り当てら
れるビット数が増加し、量子化による劣化が防止される
こととなる。
掛け上入力電圧ＶINが大きくなったようになる。従っ
て、デジタルフィルタ３９で量子化した場合割り当てら
れるビット数が増加し、量子化による劣化が防止される
こととなる。
【００２３】
【発明の効果】本発明によれば、入力信号レベルに応じ
て帰還量を変更するようにしたので、入力信号レベルに
関係なく量子化時のビット割当てを最適に保ち、出力レ
ベルを最適にコントロールすることができるようにな
る。つまり、量子化による劣化を防止し、Ｓ／Ｎ比を改
善することができる。
て帰還量を変更するようにしたので、入力信号レベルに
関係なく量子化時のビット割当てを最適に保ち、出力レ
ベルを最適にコントロールすることができるようにな
る。つまり、量子化による劣化を防止し、Ｓ／Ｎ比を改
善することができる。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の具体的構成を示す回路図である。
【図３】図２の動作を説明するためのタイミングチャ−
トである。
トである。
【図４】量子化時のビット割当てを示す説明図である。
【図５】従来のデルタシグマ変調器の構成を示すブロッ
ク図である。
ク図である。
１，２，３３ 積分器 ３，３６ 比較器 ４，３７ 遅延回路 ５，３９ デジタルフィルタ ６，４０ デコーダ ７，８ 制御回路 １０ 第１スイッチトキャパシタ回路 １１ 入力コンデンサ １６ 第２スイッチトキャパシタ回路 １７，２５ 帰還コンデンサ ２４ 第３スイッチトキャパシタ回路 ３０ 選択回路 ３８ スイッチ制御回路
Claims (3)
- 【請求項１】 出力信号を遅延させる遅延回路、該遅延
回路の出力に基づく帰還信号と入力信号との減算出力を
積分する１段もしくは複数段の積分器、該積分器の積分
出力を所定電圧と比較する比較器を有するデルタシグマ
変調器と、該デルタシグマ変調器の出力側に接続された
デジタルフィルタとからなる回路構成において、前記デ
ジタルフィルタの出力をデコードするデコーダと、該デ
コーダの出力に応じて前記帰還信号の帰還量を変更する
制御回路とを設け、前記デルタシグマ変調器の出力レベ
ルをコントロールするようにしたことを特徴とするデル
タシグマ変調器のＡＬＣ回路。 - 【請求項２】 前記制御回路は、前記デコーダからのデ
コード出力により入力信号の振幅が小さいと判定したと
きは、前記帰還信号の帰還量を小さくすることを特徴と
する請求項１記載のデルタシグマ変調器のＡＬＣ回路。 - 【請求項３】 入力コンデンサを含み入力電圧が印加さ
れる第１のスイッチトキャパシタ回路と、第１の帰還コ
ンデンサを含みステップ電圧が印加される第２のスイッ
チトキャパシタ回路と、前記第１の帰還コンデンサと異
なる容量値を有する第２の帰還コンデンサを含みステッ
プ電圧が印加される第３のスイッチトキャパシタ回路
と、前記第２又は第３のスイッチトキャパシタ回路のい
ずれか一方の出力と前記第１のスイッチトキャパシタ回
路の出力との減算出力を入力する積分器と、該積分器の
出力を所定電圧と比較する比較器と、比較器の出力を遅
延させる遅延回路と、該遅延回路の遅延出力に応じて前
記第１乃至第３のスイッチトキャパシタのスイッチのオ
ンオフ制御を行うスイッチ制御回路と、前記比較器の出
力側に接続されたデジタルフィルタと、デジタルフィル
タの出力をデコードするデコーダと、該デコーダのデコ
ード出力により前記第２又は第３のスイッチトキャパシ
タ回路のいずれか一方の出力を選択する選択回路とを備
えたことを特徴とするデルタシグマ変調器のＡＬＣ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27922894A JPH08139607A (ja) | 1994-11-14 | 1994-11-14 | デルタシグマ変調器のａｌｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27922894A JPH08139607A (ja) | 1994-11-14 | 1994-11-14 | デルタシグマ変調器のａｌｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139607A true JPH08139607A (ja) | 1996-05-31 |
Family
ID=17608223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27922894A Pending JPH08139607A (ja) | 1994-11-14 | 1994-11-14 | デルタシグマ変調器のａｌｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139607A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004015872A1 (ja) * | 2002-08-09 | 2004-02-19 | Sony Corporation | ディジタル信号処理装置及びディジタル信号処理方法 |
| KR100514332B1 (ko) * | 1997-07-02 | 2005-12-12 | 소니 가부시끼 가이샤 | 시그마-델타 변조회로 |
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| US8482344B2 (en) | 2010-03-23 | 2013-07-09 | Fujitsu Limited | Frequency-variable filter |
-
1994
- 1994-11-14 JP JP27922894A patent/JPH08139607A/ja active Pending
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