JP3138558B2 - A/d変換回路 - Google Patents
A/d変換回路Info
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Description
グ/ディジタル変換した時に信号に含まれるDCオフセ
ット及びΔΣ(デルタ・シグマ)変調器(A/D変換
器)回路内で生じたDCオフセットを除去することがで
きるA/D変換回路に関するものである。特に、電子式
電力量計に利用できるA/D変換回路に関するものであ
る。
5を参照しながら説明する。図5は、例えば日経BP社
1990年12月25日刊「オーバサンプリングA−D
変換技術」第89頁に示された従来の2次ΔΣ変調器を
用いたA/D変換回路の変調部分を示す回路図である。
れる入力端子、2、3、4及び5はアナログスイッチ、
6はコンデンサ、7はオペアンプ、8は積分用コンデン
サである。なお、オペアンプ7と積分用コンデンサ8で
積分回路が構成される。
び22はアナログスイッチ、23はコンデンサ、24は
オペアンプ、25は積分用コンデンサである。なお、オ
ペアンプ24と積分用コンデンサ25で積分回路が構成
される。
タ、10はD型フリップフロップ、11はA/D変換さ
れたディジタル信号が出力される出力端子である。
フロップ10の出力の逆相を生成するインバータ、13
はマイナスの基準電圧、14はプラスの基準電圧、15
及び16はアナログスイッチである。さらに、17はク
ロックが入力される入力端子、18はクロックから逆相
を生成するインバータである。
基準電圧、27はプラスの基準電圧、28及び29はア
ナログスイッチである。すなわち、この実施例1の構成
は、アナログスイッチから積分回路迄のΔΣ変調器の構
成を縦続に2段接続したものである。
て図6を参照しながら説明する。図6は、従来のA/D
変換回路の各部の信号波形を示す図である。同図(a)
はA点における積分回路の出力波形、また同図(b)は
入力端子17におけるクロックの波形を示す図である。
ナログスイッチ2及び4のON(オン)によって、入力
端子1からコンデンサ6へ与えられた電圧がサンプリン
グされる。次のクロックでアナログスイッチ2及び4は
OFF(オフ)となり、このときインバータ18からの
クロックによりアナログスイッチ3及び5がONとなっ
てコンデンサ6にチャージされた電荷と、アナログスイ
ッチ15又は16のどちらかがONしているためにマイ
ナスの基準電圧13又はプラスの基準電圧14が加えら
れて、オペアンプ7と積分用コンデンサ8で構成された
積分回路に入力される。
ONによって、オペアンプ7からコンデンサ23へ与え
られた電圧がサンプリングされる。次のクロックでアナ
ログスイッチ19及び21はOFFとなり、このときア
ナログスイッチ20及び22がONとなってコンデンサ
23にチャージされた電荷と、アナログスイッチ28又
は29のどちらかがONしているためにマイナスの基準
電圧26又はプラスの基準電圧27が加えられて、オペ
アンプ24と積分用コンデンサ25で構成された積分回
路に入力される。
出力はコンパレータ9によって、あるしきい値レベルで
コンパレートされてD型フリップフロップ10に入力さ
れる。D型フリップフロップ10では、C端子に入力さ
れるクロックに同期して、“H(ハイレベル)”、“L
(ローレベル)”の1ビットのパルス幅変調された出力
波形となる。
ータ12の出力をもとにアナログスイッチ15、16の
一方をONさせて基準電圧13、14のどちらか一方を
選択して出力することになる。同様に、D型フリップフ
ロップ10とインバータ12の出力をもとにアナログス
イッチ28、29の一方をONさせて基準電圧26、2
7のどちらか一方を選択して出力することになる。以上
が基本的な2次ΔΣ変調器を用いたA/D変換回路の動
作である。
分回路の出力波形と、クロックの波形を図6(a)及び
(b)に示す。つまり、同図(a)に示すように、本来
は“H”と“L”だけの出力になるはずが、徐々に右上
りに傾いている。この“L”の部分の傾きこそがDCオ
フセット成分である。
変換回路について図7を参照しながら説明する。図7
は、従来の1次ΔΣ変調器を用いたA/D変換回路を示
す図であり、入力端子1〜インバータ18は上記2次Δ
Σ変調器を用いたA/D変換回路の1段目のものと同様
である。なお、このA/D変換回路の動作も、同様であ
る。
又は1次ΔΣ変調器を用いたA/D変換回路では、積分
回路の出力後でDCオフセットが存在するために、D型
フリップフロップ10の出力から得られる精度が低周波
側で低下してしまうという問題点があった。従って、A
/D変換回路の精度が低下し、これを電力量の測定に用
いた場合には誤差を生じる原因となるという問題点があ
った。
るためになされたもので、基準電圧にDCのオフセット
量に応じた電圧を常時加えることによって、DCオフセ
ットを除去することができ、精度を高くすることができ
るA/D変換回路を得ることを目的とする。
るA/D変換回路は、入力アナログ信号をディジタル信
号に変換するΔΣ変調手段、このΔΣ変調手段の出力を
所定の周期にわたり積分する積分手段、この積分結果を
前記所定の周期のクロック数で除算する除算手段、及び
この除算手段の出力をアナログ電圧に変換し前記ΔΣ変
調手段の基準電圧に加えることによりDCオフセットを
除去するD/A変換手段を備えたものである。
いては、ΔΣ変調手段によって、入力アナログ信号がデ
ィジタル信号に変換される。また、積分手段によって、
このΔΣ変調手段の出力が所定の周期にわたり積分さ
れ、除算手段によって、この積分結果が前記所定の周期
のクロック数で除算され、D/A変換手段によって、こ
の除算手段の出力がアナログ電圧に変換されて前記ΔΣ
変調手段の基準電圧に加えられることによりDCオフセ
ットを除去する。
1を参照しながら説明する。図1は、この発明の実施例
1の構成を示す回路図であり、入力端子1〜アナログス
イッチ29は従来回路のものと同様である。なお、各図
中、同一符号は同一又は相当部分を示す。
プ10の出力をN周期を積分するためのカウンタ、31
はカウンタ30の積分結果をN周期のクロック数で除算
するためのシフトレジスタ、32はシフトレジスタ31
からのデータに応じてアナログ電圧を出力するためのD
/A(ディジタル/アナログ)変換器である。
変調手段は、この発明の実施例1では入力端子1〜アナ
ログスイッチ29で構成され、この発明の請求項1に係
る積分手段は、この実施例1ではカウンタ30に相当
し、この発明の請求項1に係る除算手段は、この実施例
1ではシフトレジスタ31に相当し、この発明の請求項
1に係るD/A変換手段は、この実施例1ではD/A変
換器32に相当する。ている。
図2及び図3を参照しながら説明する。図2及び図3
は、この発明の実施例1の各部の信号波形を示す図であ
る。図2(a)はD型フリップフロップ10の出力波
形、図2(b)はカウンタ30の出力波形、図3(a)
はクロックの電圧波形、図3(b)はA点における積分
回路の出力波形をそれぞれ示す。
ックに基づいて、アナログスイッチ2及び4がONして
いる間に、入力端子1から、例えば、電圧又は電流の正
弦波のアナログ信号がコンデンサ6に電荷として保持さ
れる。アナログスイッチ2及び4がOFFになると、イ
ンバータ18からのクロックによりアナログスイッチ3
及び5がONとなり、コンデンサ6に充電された電荷
と、アナログスイッチ15又は16のどちらかがONし
ているためにマイナスの基準電圧13又はプラスの基準
電圧14のどちらか一方を選択して出力するとともに、
D/A変換器32からの電圧も加えられ、オペアンプ7
と積分用コンデンサ8によって構成された積分回路に入
力される。
ONしている間に、A点の積分回路の出力がコンデンサ
23に電荷として保持される。アナログスイッチ19及
び21がOFFになると、アナログスイッチ20及び2
2がONとなり、コンデンサ23に充電された電荷と、
アナログスイッチ28又は29のどちらかがONしてい
るためにマイナスの基準電圧26又はプラスの基準電圧
27のどちらか一方を選択して出力するとともに、D/
A変換器32からの電圧も加えられ、オペアンプ24と
積分用コンデンサ25によって構成された積分回路に入
力される。
よって構成された積分回路の出力は、コンパレータ9に
よってあるしきい値レベルでコンパレートされ、D型フ
リップフロップ10に入力される。D型フリップフロッ
プ10では、C端子に入力されるクロックに同期して、
図2(a)に示すように、“H”、“L”の1ビットの
パルス幅変調された出力波形となる。
もとに、アナログスイッチ15又は16の一方をONさ
せてマイナスの基準電圧13又はプラスの基準電圧14
のどちらか一方を選択して出力することになる。同様
に、D型フリップフロップ10の出力をもとに、アナロ
グスイッチ28又は29の一方をONさせてマイナスの
基準電圧26又はプラスの基準電圧27のどちらか一方
を選択して出力することになる。
ロップ10の出力は、カウンタ30によってN周期分積
分される。この積分は、1周期正弦波を積分するとDC
成分がなければ零になることを利用したものである。そ
して、この積分して残ったカウンタの値をシフトレジス
タ31で除算して、この除算結果をD/A変換器32に
よってアナログの電圧に変換して基準電圧13又は1
4、26又は27とともに加える。
タ30の出力は「0」で終了するが、カウンタ30の出
力が「1」で終了した場合を図2(b)に示す。シフト
レジスタ31による除算は、N周期のクロック数をmと
すると、カウンタ30の出力「1」をmで割ることであ
る。除算の商をCと表すと、C=1/mと表される。こ
のCをD/A変換器32でアナログ値に変換して上述し
た基準電圧に加える。なお、D/A変換器32の分解能
に合わせて(1/m)は定数Bを用いることがある。つ
まり、この場合は、C=(1/m)×Bで表される。
ッチから積分回路迄のΔΣ変調器の構成を縦続に2段接
続したもので、基準電圧も2段あるため、ディジタルか
らアナログに変換したときに生じるDCオフセットを除
去するための電圧を2段目にも与える。図3(b)にD
Cオフセットを除去した場合の1段目の積分回路の出力
(A点)、同図(a)にクロックの波形を示す。
は、D型フリップフロップ10からの出力を、カウンタ
30によりN周期分積分し、シフトレジスタ31により
積分して残ったカウンタ値をN周期間のクロック数で除
算してその結果をD/A変換器32に入力してアナログ
電圧に変換し、これを基準電圧に加えることによってD
Cオフセットを除去するものである。すなわち、DCオ
フセットの量に応じてN周期分で平均化し、ディジタル
/アナログ変換してから基準電圧に与えることによっ
て、DCオフセットの変動に対して追従し、DCオフセ
ットを除去することができる。
アナログ/ディジタル変換した時に信号に含まれるDC
オフセット及びΔΣ変調器の回路内で生じたDCオフセ
ットを除去するためのものである。
コンデンサ6、23で、入力信号を電荷として保持し
て、次のクロックでオペアンプ7、24による積分回路
に入力し、積分した出力はコンパレータ9でコンパレー
トし、D型フリップフロップ10でクロックに同期した
1ビット出力になる。このD型フリップフロップ10の
出力から基準電圧15又は16、26又は27のプラ
ス、マイナスを選択するとともに、カウンタ30及びシ
フトレジスタ31によりN周期積分して除算したのち、
D/A変換器32によりディジタル/アナログ変換し基
準電圧に加えてDCオフセットを除去する。
周期を積分し、N周期分のクロックで平均化してDCオ
フセットを除去していることで時系列の変化に対して追
従することができ、かつ閉回路にて構成したことで人手
による調整が不要となって自動調整が可能となり、また
DCオフセットが除去されることでアナログ/ディジタ
ル変換の精度を高くすることができるという効果を奏す
る。
いて図4を参照しながら説明する。図4は、この発明の
実施例2の構成を示す回路図であって、1次ΔΣ変調器
を使用した場合の回路を示す図である。これは実施例1
のアナログスイッチから積分回路迄のΔΣ変調器を2段
縦続接続した構成のうち前段の入力端子1〜インバータ
18だけである。なお、この実施例2の動作も実施例1
と同様である。
路は、以上説明したとおり、入力アナログ信号をディジ
タル信号に変換するΔΣ変調手段と、このΔΣ変調手段
の出力を所定の周期にわたり積分する積分手段と、この
積分結果を前記所定の周期のクロック数で除算する除算
手段と、この除算手段の出力をアナログ電圧に変換し前
記ΔΣ変調手段の基準電圧に加えることによりDCオフ
セットを除去するD/A変換手段とを備えたので、閉回
路にて構成したことで人手による調整が不要となって自
動調整が可能となり、DCオフセットが除去されること
でアナログ/ディジタル変換の精度を高くすることがで
きるという効果を奏する。
る。
る。
る。
を示す回路図である。
の信号波形を示すである。
を示す回路図である。
Claims (1)
- 【請求項1】 入力アナログ信号をディジタル信号に変
換するΔΣ変調手段、このΔΣ変調手段の出力を所定の
周期にわたり積分する積分手段、この積分結果を前記所
定の周期のクロック数で除算する除算手段、及びこの除
算手段の出力をアナログ電圧に変換し前記ΔΣ変調手段
の基準電圧に加えることによりDCオフセットを除去す
るD/A変換手段を備えたことを特徴とするA/D変換
回路。
Priority Applications (1)
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---|---|---|---|
JP05021438A JP3138558B2 (ja) | 1993-02-09 | 1993-02-09 | A/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05021438A JP3138558B2 (ja) | 1993-02-09 | 1993-02-09 | A/d変換回路 |
Publications (2)
Publication Number | Publication Date |
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JPH06237175A JPH06237175A (ja) | 1994-08-23 |
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ID=12054979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP05021438A Expired - Fee Related JP3138558B2 (ja) | 1993-02-09 | 1993-02-09 | A/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3138558B2 (ja) |
Families Citing this family (4)
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US5847594A (en) * | 1996-04-26 | 1998-12-08 | Hamamatsu Photonics K.K. | Solid-state image sensing device |
JP2008028855A (ja) * | 2006-07-24 | 2008-02-07 | Renesas Technology Corp | 半導体集積回路装置 |
JP4899843B2 (ja) * | 2006-12-07 | 2012-03-21 | 富士電機株式会社 | モータ制御装置 |
-
1993
- 1993-02-09 JP JP05021438A patent/JP3138558B2/ja not_active Expired - Fee Related
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