JP2581826Y2 - デルタシグマａ／ｄ変換回路 - Google Patents
デルタシグマａ／ｄ変換回路Info
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- JP2581826Y2 JP2581826Y2 JP540992U JP540992U JP2581826Y2 JP 2581826 Y2 JP2581826 Y2 JP 2581826Y2 JP 540992 U JP540992 U JP 540992U JP 540992 U JP540992 U JP 540992U JP 2581826 Y2 JP2581826 Y2 JP 2581826Y2
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Description
【０００１】
【産業上の利用分野】本考案は、アナログ入力を粗密の
パルス信号に変換して出力するデルタシグマＡ／Ｄ変換
回路に関するものである。
パルス信号に変換して出力するデルタシグマＡ／Ｄ変換
回路に関するものである。
【０００２】
【従来の技術】図３に従来のデルタシグマＡ／Ｄ変換回
路のブロック図を示す。１はアナログ信号が印加する入
力端子、２は引算器、３は引算器２の出力を積分する積
分器、４は積分器３の出力を量子化して時間軸に沿って
粗密に変化するパルス信号を出力する量子化器、５は量
子化器４の出力を１クロック（量子化器４の動作クロッ
ク）分だけ遅延して上記引算器に引算信号として入力さ
せる帰還回路、６はパルス信号出力端子である。
路のブロック図を示す。１はアナログ信号が印加する入
力端子、２は引算器、３は引算器２の出力を積分する積
分器、４は積分器３の出力を量子化して時間軸に沿って
粗密に変化するパルス信号を出力する量子化器、５は量
子化器４の出力を１クロック（量子化器４の動作クロッ
ク）分だけ遅延して上記引算器に引算信号として入力さ
せる帰還回路、６はパルス信号出力端子である。
【０００３】このＡ／Ｄ変換回路では、例えば入力端子
１にサイン波の入力信号Ａを印加すると、引算器２の出
力側に図４に示す信号が現れる。Ｂが引算器２の出力信
号である。このように、入力信号Ａの変化の少ない部分
（頂部や谷部）では引算器２の出力信号Ｂはパルス密度
が低く、変化の大きい部分（０付近）ではパルス密度が
高くなっている。そして、この信号を積分器３で積分し
た信号Ｃは、図５に示すようになり、これを量子化器４
で量子化すると、図６に示すように０Ｖを中心として＋
１Ｖと−１Ｖの間を変化するパルス信号Ｄとなる。
１にサイン波の入力信号Ａを印加すると、引算器２の出
力側に図４に示す信号が現れる。Ｂが引算器２の出力信
号である。このように、入力信号Ａの変化の少ない部分
（頂部や谷部）では引算器２の出力信号Ｂはパルス密度
が低く、変化の大きい部分（０付近）ではパルス密度が
高くなっている。そして、この信号を積分器３で積分し
た信号Ｃは、図５に示すようになり、これを量子化器４
で量子化すると、図６に示すように０Ｖを中心として＋
１Ｖと−１Ｖの間を変化するパルス信号Ｄとなる。
【０００４】このように、元のアナログ入力信号Ａが、
その頂部や底部のように変化の少ない部分でパルス列密
度が低く、変化の大きな部分でパルス列密度が高くなる
ようなパルス列信号Ｄに変換される。よって、ある時点
を基準点とし、それ以後に出力したパルス列信号Ｄをア
ナログ入力信号の立ち上がり／立ち下がりに応じてアッ
プ／ダウンカウントすることにより、当該カウント時点
での入力電圧値を知ることができる。例えば、入力信号
Ａの０Ｖ点をカウント開始点とすれば、入力信号Ａの最
大値でアップカウント値が最大となり、０Ｖで０カウン
トとなり、最小値でダウンカウント値が最大となる。よ
って、アップカウント値で正の電圧レベルを、ダウンカ
ウント値で負の電圧レベルを示すことができる。
その頂部や底部のように変化の少ない部分でパルス列密
度が低く、変化の大きな部分でパルス列密度が高くなる
ようなパルス列信号Ｄに変換される。よって、ある時点
を基準点とし、それ以後に出力したパルス列信号Ｄをア
ナログ入力信号の立ち上がり／立ち下がりに応じてアッ
プ／ダウンカウントすることにより、当該カウント時点
での入力電圧値を知ることができる。例えば、入力信号
Ａの０Ｖ点をカウント開始点とすれば、入力信号Ａの最
大値でアップカウント値が最大となり、０Ｖで０カウン
トとなり、最小値でダウンカウント値が最大となる。よ
って、アップカウント値で正の電圧レベルを、ダウンカ
ウント値で負の電圧レベルを示すことができる。
【０００５】
【考案が解決しようとする課題】ところが、このＡ／Ｄ
変換回路は、上記のように入力電圧の変化をパルス列の
粗密の信号に変換する方式のものであり、入力信号が変
化しない直流信号は、引算器２の出力が０となるので、
デジタル信号に変換することができなった。
変換回路は、上記のように入力電圧の変化をパルス列の
粗密の信号に変換する方式のものであり、入力信号が変
化しない直流信号は、引算器２の出力が０となるので、
デジタル信号に変換することができなった。
【０００６】本考案の目的は、直流信号がデジタル信号
に変換できるようにしたデルタシグマＡ／Ｄ変換回路を
提供することである。
に変換できるようにしたデルタシグマＡ／Ｄ変換回路を
提供することである。
【０００７】
【課題を解決するための手段】このために本考案は、引
算器、該引算器の出力を積分する積分器、該積分器の出
力を量子化して粗密のパルス列信号を出力する量子化
器、及び該量子化器の出力を該量子化器の１クロック分
遅延して上記引算器に引算信号として入力させる帰還回
路を具備し、上記引算器の加算入力としてアナログ入力
信号を印加し、上記量子化器から上記アナログ入力信号
の変化の大きな部分では密のパルス列を、変化の小さな
部分では粗のパルス列を出力するデルタシグマＡ／Ｄ変
換回路において、上記引算器の入力側に、上記積分器の
時定数より大きな時定数の積分回路と、該積分回路の時
定数より長い周期でオンして入力電圧を該積分回路に印
加させその後オフしてこれを繰り返す第１のスイッチ
と、該第１のスイッチがオフしている間に上記積分回路
をリセットする第２のスイッチとを設けて構成した。
算器、該引算器の出力を積分する積分器、該積分器の出
力を量子化して粗密のパルス列信号を出力する量子化
器、及び該量子化器の出力を該量子化器の１クロック分
遅延して上記引算器に引算信号として入力させる帰還回
路を具備し、上記引算器の加算入力としてアナログ入力
信号を印加し、上記量子化器から上記アナログ入力信号
の変化の大きな部分では密のパルス列を、変化の小さな
部分では粗のパルス列を出力するデルタシグマＡ／Ｄ変
換回路において、上記引算器の入力側に、上記積分器の
時定数より大きな時定数の積分回路と、該積分回路の時
定数より長い周期でオンして入力電圧を該積分回路に印
加させその後オフしてこれを繰り返す第１のスイッチ
と、該第１のスイッチがオフしている間に上記積分回路
をリセットする第２のスイッチとを設けて構成した。
【０００８】
【実施例】以下、本考案の実施例について説明する。図
１はその一実施例のデルタシグマＡ／Ｄ変換回路のブロ
ック図である。この図１の回路は、前述した図３の回路
の入力端子１と引算器２との間にスイッチＳ１を直列接
続し、引算器２の入力側と接地との間に抵抗Ｒとコンデ
ンサＣからなる積分回路７を接続し、更にこのコンデン
サＣに電荷放電用のスイッチＳ２を接続したものであ
る。他は前述した図３と同じである。
１はその一実施例のデルタシグマＡ／Ｄ変換回路のブロ
ック図である。この図１の回路は、前述した図３の回路
の入力端子１と引算器２との間にスイッチＳ１を直列接
続し、引算器２の入力側と接地との間に抵抗Ｒとコンデ
ンサＣからなる積分回路７を接続し、更にこのコンデン
サＣに電荷放電用のスイッチＳ２を接続したものであ
る。他は前述した図３と同じである。
【０００９】この回路では、図２に示すように、スイッ
チＳ１を、積分回路７の時定数Ｔ１（＝ＣＲ）よりも長
い時間Ｔ２だけオンしてコンデンサＣに電荷を満充電
し、そのスイッチＳ１をオフした後に若干の時間Ｔ３だ
けスイッチＳ２をオンしてコンデンサＣの電荷を放電リ
セットさせ、スイッチＳ１のオフの時間Ｔ４の経過後に
同様のことを繰り返す。なお、積分回路７は、入力する
直流信号を０Ｖからその直流信号の電圧値まで変化する
傾斜信号に波形変換させて、引算器２の出力が０となら
ないようにするためのもの、つまり出力端子６からパル
ス列が得られるよう傾斜させるためのものであり、その
時定数Ｔ１は、引算器２のパルス出力を積分する積分器
３の時定数よりも十分大きく、また量子化器４の動作ク
ロックの周期よりも十分大きい。また、スイッチＳ１の
オン時間Ｔ２は、入力信号がその電圧値まで完全に積分
されるようオンさせる必要があるので、前記時定数Ｔ１
よりも長くなるが、最大入力電圧のレベルに応じて設定
すればよい。
チＳ１を、積分回路７の時定数Ｔ１（＝ＣＲ）よりも長
い時間Ｔ２だけオンしてコンデンサＣに電荷を満充電
し、そのスイッチＳ１をオフした後に若干の時間Ｔ３だ
けスイッチＳ２をオンしてコンデンサＣの電荷を放電リ
セットさせ、スイッチＳ１のオフの時間Ｔ４の経過後に
同様のことを繰り返す。なお、積分回路７は、入力する
直流信号を０Ｖからその直流信号の電圧値まで変化する
傾斜信号に波形変換させて、引算器２の出力が０となら
ないようにするためのもの、つまり出力端子６からパル
ス列が得られるよう傾斜させるためのものであり、その
時定数Ｔ１は、引算器２のパルス出力を積分する積分器
３の時定数よりも十分大きく、また量子化器４の動作ク
ロックの周期よりも十分大きい。また、スイッチＳ１の
オン時間Ｔ２は、入力信号がその電圧値まで完全に積分
されるようオンさせる必要があるので、前記時定数Ｔ１
よりも長くなるが、最大入力電圧のレベルに応じて設定
すればよい。
【００１０】この結果、引算器２には積分回路７で徐々
に上昇し変化する電圧が入力するので、その積分変化電
圧をＡ／Ｄ変換できる。従って、スイッチＳ１のオン時
点を測定開始点とし時定数Ｔ１の経過後を測定終了時点
とすることにより、その間に量子化器４から得られたパ
ルスの数のカウント値から入力直流電圧を知ることがで
きる。このときの精度や変換速度は時定数Ｔ１、スイッ
チＳ１のオン継続時間Ｔ２、時間Ｔ３等の選定によって
適正値に設定できる。
に上昇し変化する電圧が入力するので、その積分変化電
圧をＡ／Ｄ変換できる。従って、スイッチＳ１のオン時
点を測定開始点とし時定数Ｔ１の経過後を測定終了時点
とすることにより、その間に量子化器４から得られたパ
ルスの数のカウント値から入力直流電圧を知ることがで
きる。このときの精度や変換速度は時定数Ｔ１、スイッ
チＳ１のオン継続時間Ｔ２、時間Ｔ３等の選定によって
適正値に設定できる。
【００１１】
【考案の効果】以上から本考案によれば、直流電圧を、
０Ｖからその直流電圧の電圧値まで緩やかに変化する電
圧に変換して入力させることができるので、引算器の出
力が０となることはなく、直流電圧のレベルに応じた数
のパルス列を得ることができる。よって出力パルスをカ
ウンタ等で処理することにより、入力直流電圧のデジタ
ル値を得ることができる。
０Ｖからその直流電圧の電圧値まで緩やかに変化する電
圧に変換して入力させることができるので、引算器の出
力が０となることはなく、直流電圧のレベルに応じた数
のパルス列を得ることができる。よって出力パルスをカ
ウンタ等で処理することにより、入力直流電圧のデジタ
ル値を得ることができる。
【図１】 本考案の一実施例のデルタシグマＡ／Ｄ変換
回路の回路図である。
回路の回路図である。
【図２】 同Ａ／Ｄ変換回路の動作のタイミングチャー
トである。
トである。
【図３】 従来のデルタシグマＡ／Ｄ変換回路の回路図
である。
である。
【図４】 同Ａ／Ｄ変換回路の引算器の出力信号波形図
である。
である。
【図５】 同Ａ／Ｄ変換回路の積分器の出力信号波形図
である。
である。
【図６】 同Ａ／Ｄ変換回路の量子化器の出力信号波形
図である。
図である。
１：入力端子、２：引算器、３：積分器、４：量子化
器、５：帰還回路、６：出力端子、７：積分回路。
器、５：帰還回路、６：出力端子、７：積分回路。
Claims (1)
- 【請求項１】引算器、該引算器の出力を積分する積分
器、該積分器の出力を量子化して粗密のパルス列信号を
出力する量子化器、及び該量子化器の出力を該量子化器
の１クロック分遅延して上記引算器に引算信号として入
力させる帰還回路を具備し、上記引算器の加算入力とし
てアナログ入力信号を印加し、上記量子化器から上記ア
ナログ入力信号の変化の大きな部分では密のパルス列
を、変化の小さな部分では粗のパルス列を出力するデル
タシグマＡ／Ｄ変換回路において、 上記引算器の入力側に、上記積分器の時定数より大きな
時定数の積分回路と、該積分回路の時定数より長い周期
でオンして入力電圧を該積分回路に印加させその後オフ
してこれを繰り返す第１のスイッチと、該第１のスイッ
チがオフしている間に上記積分回路をリセットする第２
のスイッチとを設けたことを特徴とするルタシグマＡ／
Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP540992U JP2581826Y2 (ja) | 1992-01-17 | 1992-01-17 | デルタシグマａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP540992U JP2581826Y2 (ja) | 1992-01-17 | 1992-01-17 | デルタシグマａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0559978U JPH0559978U (ja) | 1993-08-06 |
| JP2581826Y2 true JP2581826Y2 (ja) | 1998-09-24 |
Family
ID=11610353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP540992U Expired - Fee Related JP2581826Y2 (ja) | 1992-01-17 | 1992-01-17 | デルタシグマａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581826Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883923B2 (ja) | 2002-07-26 | 2007-02-21 | シャープ株式会社 | 相関器 |
-
1992
- 1992-01-17 JP JP540992U patent/JP2581826Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559978U (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |
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