CN111342842A - 一种新型高速高精度模数转换器 - Google Patents
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Abstract
本发明提供了一种新型高速高精度模数转换器，包括：一阶Sigma delta ADC单元，用于将输入模拟信号电压转换成高速串行数据流和余差电压；低功耗循环结构模数转换器单元与一阶Sigma delta ADC单元连接，用于将余差电压进行二次量化，产生串行数据流；数字低通滤波器单元与一阶Sigma delta ADC单元级联，用于将高速串行数据流转换为低速并行数据流；移位寄存器单元与低功耗循环结构模数转换器单元级联，用于将低功耗循环结构模数转换器单元产生的串行数据流转化为并行数据流；数字校正逻辑单元与数字低通滤波器单元以及移位寄存器单元连接，用于将两者的输出结果进行相应的逻辑运算得到最终的数字转换结果。获得高精度的同时，提高转换速度，消除运算放大器有限增益负面影响。
Description
技术领域
本发明涉及信号处理技术领域，特别涉及一种新型高速高精度模数转换器。
背景技术
模数转换器(Analog to Digital Converter,ADC))一般按照采样频率这一标准的不同一般分为两大类:传统的奈奎斯特ADC(Nyquist ADC)，过采样ADC(OversamplingADC).前者的采样频率等于或稍微大于信号频率的两倍，也就是奈奎斯特频率。而后者它的采样频率远远高于信号的奈奎斯特频率。
Sigma delta ADC即为典型的过采样ADC，使用高于奈奎斯特频率的采样频率进行取样，因此大大降低了其对抗混叠滤波器的要求。由于其采样频率较高，量化噪声的通带变大，但噪声总量保持不变，使得量化噪声的功率谱密度变小，这样使得引入信号通带内的量化噪声对输出信号的影响大大降低。同时Sigma delta调制器具有量化噪声整形的特性，将低频量化噪声推向高频，使得低频信号带宽内的量化噪声大大减少，然后将Sigma-delta调制器的输出信号送入数字滤波器，滤除高频量化噪声，使得信噪比(Signal-Noise ratio)得到了较大提高,因此Sigma delta ADC可实现较高精度。但是Sigma delta ADC有一个缺点就是转换速度慢。一阶Sigma delta ADC要想实现n位精度，通常需要2n个采样时钟周期。
Cyclic ADC属于常见的奈奎斯特ADC。奈奎斯特ADC采样频率等于或稍微大于信号频率的两倍，所以一般情况下其对抗混叠滤波器要求较高，就会增大ADC的电路设计难度，功耗以及面积都会增大等。但是奈奎斯特ADC一般转换速度较快，Cyclic ADC要想实现m位精度，通常需要m个采用时钟周期。但是Cyclic ADC受电容匹配以及运算放大器有限增益等非理想因素的影响，因此，该结构不能实现很高的精度。
模数转换器可实现精度的上限往往受到电路中的非理想因素的制约，比如时钟抖动、有限的运放直流增益，噪声等，消除或者抑制非理想因素是提高模数转换器精度必须解决的问题。
因此，提出了一种新型高速高精度模数转换器。
发明内容
本发明提供一种新型高速高精度模数转换器，用以解决上述提出的技术问题。
本发明实施例提供一种新型高速高精度模数转换器，包括：
一阶Sigma delta ADC单元，用于将输入模拟信号电压转换成一段高速串行数据流和一个余差电压，并输出；
低功耗循环结构模数转换器单元与所述一阶Sigma delta ADC单元连接，用于将一阶Sigma delta ADC单元输出的余差电压进行二次量化，产生一段串行数据流；
数字低通滤波器单元与所述一阶Sigma delta ADC单元级联，用于将一阶Sigmadelta ADC单元输出的高速串行数据流转换为低速并行数据流并输出，即最后数字转换结果的高位；
移位寄存器单元与所述低功耗循环结构模数转换器单元级联，用于将低功耗循环结构模数转换器单元产生的串行数据流转化为并行数据流并输出，即最后数字转换结果的低位；
数字校正逻辑单元与所述数字低通滤波器单元以及移位寄存器单元连接，用于将数字低通滤波器单元以及移位寄存器单元的输出结果进行相应的逻辑运算得到最终的数字转换结果。
优选地，所述一阶Sigma delta ADC单元包括：开关序列S1～S16，采样电容C1～C4，积分电容C5～C6，具有失调电容的运算放大器,比较器单元和反馈电压单元；
所述低功耗循环结构模数转换器单元包括：开关序列S17～S24，采样电容C7～C8，积分电容C5～C6，具有失调电容的运算放大器,比较器单元和反馈电压单元；
其中，所述一阶Sigma delta ADC单元以及低功耗循环结构模数转换器单元中共同使用积分电容C5～C6，具有失调电容的运算放大器,比较器单元和反馈电压单元。
优选地，所述的具有失调电容的运算放大器包括：开关序列S25～S30，失调电容C9～C10和运算放大器G；
所述具有失调电容的运算放大器的A端连接开关S29的一端、开关S25的一端以及失调电容C9的一端，所述失调电容C9的另一端连接开关S28以及运算放大器G的反相输入端，开关S28的另一端及开关S29的另一端连接在C端，开关S30的一端、开关S26的一端以及失调电容C10的一端连接在B端，失调电容C10的另一端连接开关S27以及运算放大器G的同相输入端，开关S27的另一端及开关S30的另一端连接在D端，开关S25的另一端及开关S26的另一端与固定电平连接。
优选地，所述一阶Sigma delta ADC单元，以全差分的电路结构实现；
所述一阶Sigma delta ADC单元的端口Vin+及Vin-为模拟信号输入差分端口，端口Vin+连接开关S14的一端，开关S14的另一端连接开关S2的一端及采样电容C2的一端，开关S2的另一端连接固定电平，采样电容C2的另一端连接开关S10以及开关S6的一端，开关S10的另一端连接固定电平，开关S6的另一端连接具有失调电容的运算放大器的A端，端口Vin-连接开关S15的一端，开关S15的另一端连接开关S3的一端及采样电容C3的一端，开关S3的另一端连接固定电平，采样电容C3的另一端连接开关S11以及开关S7的一端，开关S11的另一端连接固定电平，开关S7的另一端连接具有失调电容的运算放大器的B端，端口VDAC+及VDAC-为反馈电压单元的输出端口，端口VDAC+连接开关S16的一端，开关S16的另一端连接开关S4的一端及采样电容C4的一端，开关S4的另一端连接固定电平，采样电容C4的另一端连接开关S12以及开关S8的一端，开关S12的另一端连接固定电平，开关S8的另一端连接具有失调电容的运算放大器的B端，端口VDAC-连接开关S13的一端，开关S13的另一端连接开关S1的一端及采样电容C1的一端，开关S1的另一端连接固定电平，采样电容C1的另一端连接开关S9以及开关S5的一端，开关S9的另一端连接固定电平，开关S5的另一端连接具有失调电容的运算放大器的A端，积分电容C5的两端连接在具有失调电容的运算放大器的C端以及OUT+端，积分电容C6的两端连接在具有失调电容的运算放大器的D端以及OUT-端，具有失调电容的运算放大器的输出端与比较器单元相连，且所述比较器单元的输出与反馈电压单元和数字低通滤波器单元的输入相连。
优选地，所述低功耗循环结构模数转换器单元，以全差分的电路结构实现；
其中，所述采样电容C7的一端连接开关S21和开关S19，采样电容C7的另一端连接开关S17和开关S23，开关S21的另一端连接固定电平，开关S19的另一端连接具有失调电容的运算放大器的A端，开关S17的另一端连接反馈电压单元的输出端VDAC+，开关S23的另一端连接具有失调电容的运算放大器的OUT+端，采样电容C8的一端连接开关S20和开关S22，采样电容C8的另一端连接开关S18和开关S24，开关S22另一端连接固定电平，开关S20的另一端连接具有失调电容的运算放大器的B端，开关S18的另一端连接反馈电压单元的输出端VDAC-，开关S24的另一端连接具有失调电容的运算放大器的OUT-端，积分电容C5的两端连接在具有失调电容的运算放大器的C端以及OUT+端，积分电容C6的两端连接在具有失调电容的运算放大器的D端以及OUT-端，具有失调电容的运算放大器的输出端与比较器单元相连，且比较器单元的输出与移位寄存器单元以及反馈电压单元相连。
优选地，还包括：开关序列S31～S34，所述开关S32的一端与开关S31的一端连接，开关S32的另一端与开关S29的一端、开关S28的一端和积分电容C5的一端连接，开关S31的另一端与积分电容C5的另一端、具有失调电容的运算放大器的OUT+端连接，开关S34的一端与开关S33的一端连接，开关S34的另一端与开关S30的一端、开关S27的一端和积分电容C6的一端连接，开关S33的另一端与积分电容C6的另一端、具有失调电容的运算放大器的OUT-端连接。
优选地，所述一阶Sigma delta ADC单元的增益系数为0.5。
优选地，所述比较器单元与具有失调电容的运算放大器的输出端相连，且所述比较器单元采用1.5位的比较器。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明实施例中一种新型高速高精度模数转换器的结构原理图；
图2是本发明实施例中一阶Sigma delta ADC单元的电路原理图；
图3是本发明实施例中低功耗循环结构模数转换器单元的电路原理图；
图4是本发明实施例中具有失调电容的运算放大器的电路原理图；
图5是本发明提供的混合增量型Sigma delta/Cyclic模数转换器的电路原理图；
图6是本发明提供的混合增量型Sigma delta/Cyclic模数转换器的工作时序图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
本发明提出了一种新型高速高精度模数转换器，其中，通过第一级一阶Sigmadelta ADC单元的量化得到了余差电压以及高速串行数据流，通过第二级低功耗循环结构模数转换器单元对余差电压进行快速二次转换，在获得高精度的同时也极大地提高了转换速度，在高精度模数转换器的结构中，运算放大器的有限增益也成为了限制精度提高的重要因素，使用了具有失调电容的运算放大器，极大地消除了运算放大器有限增益的负面影响，也降低了运算放大器的设计难度。
本发明实施例提供一种新型高速高精度模数转换器，如图1所示，包括：
一阶Sigma delta ADC单元1，用于将输入模拟信号电压转换成一段高速串行数据流和一个余差电压，并输出；
低功耗循环结构模数转换器单元2与所述一阶Sigma delta ADC单元1连接，用于将一阶Sigma delta ADC单元1输出的余差电压进行二次量化，产生一段串行数据流；
数字低通滤波器单元3与所述一阶Sigma delta ADC单元1级联，用于将一阶Sigmadelta ADC单元1输出的高速串行数据流转换为低速并行数据流并输出，即最后数字转换结果的高位；
移位寄存器单元4与所述低功耗循环结构模数转换器单元2级联，用于将低功耗循环结构模数转换器单元2产生的串行数据流转化为并行数据流并输出，即最后数字转换结果的低位；
数字校正逻辑单元5与所述数字低通滤波器单元3以及移位寄存器单元4连接，用于将数字低通滤波器单元3以及移位寄存器单元4的输出结果进行相应的逻辑运算得到最终的数字转换结果。
其中，一阶Sigma delta ADC单元1可用1st-order IncrementalΣ-ΔADC表示；低功耗循环结构模数转换器单元2可用Cyclic ADC表示；数字低通滤波器单元3可用DigitalLow-pass Filter表示；移位寄存器单元4可用Shift Register表示；数字校正逻辑单元5可用Digital Correction Logic表示，具体参见图1。
上述技术方案的有益效果是：便于在获得高精度的同时也提高了转换速度。
在一个实施例中,如图5所示，
所述一阶Sigma delta ADC单元1包括：开关序列S1～S16，采样电容C1～C4，积分电容C5～C6，具有失调电容的运算放大器6,比较器单元7和反馈电压单元8；
所述低功耗循环结构模数转换器单元2包括：开关序列S17～S24，采样电容C7～C8，积分电容C5～C6，具有失调电容的运算放大器6,比较器单元7和反馈电压单元8；
其中，所述一阶Sigma delta ADC单元1以及低功耗循环结构模数转换器单元2中共同使用积分电容C5～C6，具有失调电容的运算放大器6,比较器单元7和反馈电压单元8。
一阶Sigma delta ADC单元和Cyclic ADC单元中具有相同的电路结构，具有失调电容的运算放大器，积分电容，比较器单元，反馈电压单元，而且从时间域上看，如图6所示，一阶Sigma delta ADC单元和Cyclic ADC不能同时工作，因此，一阶Sigma delta ADC单元和Cyclic ADC可以共用这些相同的电路结构，节省芯片面积，节约成本。
上述技术方案的有益效果是：通过共同使用积分电容，具有失调电容的运算放大器,比较器单元和反馈电压单元，便于有效的节约Sigma delta/Cyclic模数转换器的面积，节约成本。
在一个实施例中，如图4所示，
所述的具有失调电容的运算放大器6包括：开关序列S25～S30，失调电容C9～C10和运算放大器G9；
所述运算放大器6的A端连接开关S29的一端、开关S25的一端以及失调电容C9的一端，所述失调电容C9的另一端连接开关S28以及运算放大器G9的反相输入端，开关S28的另一端及开关S29的另一端连接在C端，开关S30的一端、开关S26的一端以及失调电容C10的一端连接在B端，失调电容C10的另一端连接开关S27以及运算放大器G9的同相输入端，开关S27的另一端及开关S30的另一端连接在D端，开关S25的另一端及开关S26的另一端与固定电平连接。
在一阶Sigma delta ADC单元或Cyclic ADC单元的采样相位时，开关S25～S28闭合，S29～S30断开，在一阶Sigma delta ADC单元或Cyclic ADC单元的积分相位时，开关S25～S28断开，S29～S30闭合，极大地消除了运算放大器有限增益所产生的负面影响。
上述技术方案的有益效果是：上述具有失调电容的运算放大器相对于单独不具有失调电容的运算放大器G具有更小的失调电压和1/f噪声，使得混合增量Sigma delta/Cyclic模数转换器得到更高的精度。
在一个实施例中，如图2所示，
所述一阶Sigma delta ADC单元1，以全差分的电路结构实现；
所述一阶Sigma delta ADC单元1的端口Vin+及Vin-为模拟信号输入差分端口，端口Vin+连接开关S14的一端，开关S14的另一端连接开关S2的一端及采样电容C2的一端，开关S2的另一端连接固定电平，采样电容C2的另一端连接开关S10以及开关S6的一端，开关S10的另一端连接固定电平，开关S6的另一端连接具有失调电容的运算放大器6的A端，端口Vin-连接开关S15的一端，开关S15的另一端连接开关S3的一端及采样电容C3的一端，开关S3的另一端连接固定电平，采样电容C3的另一端连接开关S11以及开关S7的一端，开关S11的另一端连接固定电平，开关S7的另一端连接具有失调电容的运算放大器6的B端，端口VDAC+及VDAC-为反馈电压单元8的输出端口，端口VDAC+连接开关S16的一端，开关S16的另一端连接开关S4的一端及采样电容C4的一端，开关S4的另一端连接固定电平，采样电容C4的另一端连接开关S12以及开关S8的一端，开关S12的另一端连接固定电平，开关S8的另一端连接具有失调电容的运算放大器6的B端，端口VDAC-连接开关S13的一端，开关S13的另一端连接开关S1的一端及采样电容C1的一端，开关S1的另一端连接固定电平，采样电容C1的另一端连接开关S9以及开关S5的一端，开关S9的另一端连接固定电平，开关S5的另一端连接具有失调电容的运算放大器6的A端，积分电容C5的两端连接在具有失调电容的运算放大器6的C端以及OUT+端，积分电容C6的两端连接在具有失调电容的运算放大器6的D端以及OUT-端，具有失调电容的运算放大器6的输出端与比较器单元7相连，且所述比较器单元7的输出与反馈电压单元8和数字低通滤波器单元3的输入相连。
上述一阶Sigma delta ADC单元作为对输入模拟电压信号第一级量化单元，每个工作时钟周期有两种工作模式，分别是采样模式和积分模式，开关S1～S8断开，开关S9～S16闭合，一阶Sigma delta ADC单元进入采样模式，比较器单元对运算放大器输出电压进行量化，量化值控制反馈电压单元反馈电压值，采样电容同时对输入电压以及反馈电压进行采样，开关S1～S8闭合，开关S9～S16断开，一阶Sigma delta ADC单元进入积分模式，采样电容电荷转移到积分电容，其连续工作时，比较器单元就会产生串行的量化值数据，并且最后一个周期运算放大器的输出电压即余差电压。
上述技术方案的有益效果是：通过上述电路，便于获取余差电压和高速串行数据流。
在一个实施例中，如图3所示，
所述低功耗循环结构模数转换器单元2，以全差分的电路结构实现；
其中，所述采样电容C7的一端连接开关S21和开关S19，采样电容C7的另一端连接开关S17和开关S23，开关S21的另一端连接固定电平，开关S19的另一端连接具有失调电容的运算放大器6的A端，开关S17的另一端连接反馈电压单元8的输出端VDAC+，开关S23的另一端连接具有失调电容的运算放大器6的OUT+端，采样电容C8的一端连接开关S20和开关S22，采样电容C8的另一端连接开关S18和开关S24，开关S22另一端连接固定电平，开关S20的另一端连接具有失调电容的运算放大器6的B端，开关S18的另一端连接反馈电压单元8的输出端VDAC-，开关S24的另一端连接具有失调电容的运算放大器6的OUT-端，积分电容C5的两端连接在具有失调电容的运算放大器6的C端以及OUT+端，积分电容C6的两端连接在具有失调电容的运算放大器6的D端以及OUT-端，具有失调电容的运算放大器6的输出端与比较器单元7相连，且比较器单元7的输出与移位寄存器单元4以及反馈电压单元8相连。
上述Cyclic ADC单元作为对一阶Sigma delta ADC单元的余差电压的二级量化单元，每个工作时钟周期有两个模式，分别是采样模式和积分模式，开关S17～S20断开，开关S21～S24闭合，Cyclic ADC单元进入采样模式，比较器单元对运算放大器输出电压进行量化，量化值控制反馈电压单元反馈电压值，采样电容同时对运算放大器输出电压进行采样，开关S17～S20闭合，开关S21～S24断开，Cyclic ADC单元进入积分模式，反馈电压有效，采样电容电荷转移到积分电容，其连续工作时，比较器单元就会产生串行的量化值。
上述技术方案的有益效果是：通过上述电路便于进行二级量化，便于获取串行量化值，提高转换速度。
在一个实施例中，还包括：如图5所示，
开关序列S31～S34，所述开关S32的一端与开关S31的一端连接，开关S32的另一端与开关S29的一端、开关S28的一端和积分电容C5的一端连接，开关S31的另一端与积分电容C5的另一端、具有失调电容的运算放大器6的OUT+端连接，开关S34的一端与开关S33的一端连接，开关S34的另一端与开关S30的一端、开关S27的一端和积分电容C6的一端连接，开关S33的另一端与积分电容C6的另一端、具有失调电容的运算放大器6的OUT-端连接。
上述技术方案的有益效果是：混合增量型Sigma delta/Cyclic模数转换器中含有开关序列S31～S34，每次混合增量型Sigma delta/Cyclic模数转换器开始一次数据转换时，开关序列S31～S34会首先闭合，将上次转换过程中留在积分电容中的电荷释放掉，然后断开开关序列S31～S34，使得本次转换更加精确。
在一个实施例中，
所述一阶Sigma delta ADC单元1的增益系数为0.5。
上述技术方案的有益效果是：通过设置0.5的增益系数，便于使得一阶Sigmadelta ADC单元的余差电压缩小，增加了电路对比较器单元失调电压的容忍能力。
在一个实施例中，
所述比较器单元7与具有失调电容的运算放大器6的输出端相连，且所述比较器单元7采用1.5位的比较器。
通过选择使用1.5bit比较器，即使用VOUT＝VOUT+-VOUT-分别与固定电平0.25Vref以及-0.25Vref进行比较，每个周期比较器单元的输出端Q1 Q0为11、01或者00中的一种情况；
且反馈电压单元与比较器的输出端Q1Q0相连，将比较器单元的输出Q1Q0作为输入信号使得VDAC＝VDAC+-VDAC-分别等于Vref、0或者-Vref。
上述技术方案的有益效果是：不仅可以提高电路精度，同时也可以提高电路对比较器单元失调电压的容忍能力。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (8)
1.一种新型高速高精度模数转换器，其特征在于，包括：
一阶Sigma delta ADC单元(1)，用于将输入模拟信号电压转换成一段高速串行数据流和一个余差电压，并输出；
低功耗循环结构模数转换器单元(2)与所述一阶Sigma delta ADC单元(1)连接，用于将一阶Sigma delta ADC单元(1)输出的余差电压进行二次量化，产生一段串行数据流；
数字低通滤波器单元(3)与所述一阶Sigma delta ADC单元(1)级联，用于将一阶Sigmadelta ADC单元(1)输出的高速串行数据流转换为低速并行数据流并输出，即最后数字转换结果的高位；
移位寄存器单元(4)与所述低功耗循环结构模数转换器单元(2)级联，用于将低功耗循环结构模数转换器单元(2)产生的串行数据流转化为并行数据流并输出，即最后数字转换结果的低位；
数字校正逻辑单元(5)与所述数字低通滤波器单元(3)以及移位寄存器单元(4)连接，用于将数字低通滤波器单元(3)以及移位寄存器单元(4)的输出结果进行相应的逻辑运算得到最终的数字转换结果。
2.如权利要求1所述的模数转换器，其特征在于，
所述一阶Sigma delta ADC单元(1)包括：开关序列S1～S16，采样电容C1～C4，积分电容C5～C6，具有失调电容的运算放大器(6),比较器单元(7)和反馈电压单元(8)；
所述低功耗循环结构模数转换器单元(2)包括：开关序列S17～S24，采样电容C7～C8，积分电容C5～C6，具有失调电容的运算放大器(6),比较器单元(7)和反馈电压单元(8)；
其中，所述一阶Sigma delta ADC单元(1)以及低功耗循环结构模数转换器单元(2)中共同使用积分电容C5～C6，具有失调电容的运算放大器(6),比较器单元(7)和反馈电压单元(8)。
3.如权利要求2所述的模数转换器，其特征在于，所述的具有失调电容的运算放大器(6)包括：开关序列S25～S30，失调电容C9～C10和运算放大器G(9)；
所述具有失调电容的运算放大器(6)的A端连接开关S29的一端、开关S25的一端以及失调电容C9的一端，所述失调电容C9的另一端连接开关S28以及运算放大器G(9)的反相输入端，开关S28的另一端及开关S29的另一端连接在C端，开关S30的一端、开关S26的一端以及失调电容C10的一端连接在B端，失调电容C10的另一端连接开关S27以及运算放大器G(9)的同相输入端，开关S27的另一端及开关S30的另一端连接在D端，开关S25的另一端及开关S26的另一端与固定电平连接。
4.如权利要求2所述的模数转换器，其特征在于，
所述一阶Sigma delta ADC单元(1)，以全差分的电路结构实现；
所述一阶Sigma delta ADC单元(1)的端口Vin+及Vin-为模拟信号输入差分端口，端口Vin+连接开关S14的一端，开关S14的另一端连接开关S2的一端及采样电容C2的一端，开关S2的另一端连接固定电平，采样电容C2的另一端连接开关S10以及开关S6的一端，开关S10的另一端连接固定电平，开关S6的另一端连接具有失调电容的运算放大器(6)的A端，端口Vin-连接开关S15的一端，开关S15的另一端连接开关S3的一端及采样电容C3的一端，开关S3的另一端连接固定电平，采样电容C3的另一端连接开关S11以及开关S7的一端，开关S11的另一端连接固定电平，开关S7的另一端连接具有失调电容的运算放大器(6)的B端，端口VDAC+及VDAC-为反馈电压单元(8)的输出端口，端口VDAC+连接开关S16的一端，开关S16的另一端连接开关S4的一端及采样电容C4的一端，开关S4的另一端连接固定电平，采样电容C4的另一端连接开关S12以及开关S8的一端，开关S12的另一端连接固定电平，开关S8的另一端连接具有失调电容的运算放大器(6)的B端，端口VDAC-连接开关S13的一端，开关S13的另一端连接开关S1的一端及采样电容C1的一端，开关S1的另一端连接固定电平，采样电容C1的另一端连接开关S9以及开关S5的一端，开关S9的另一端连接固定电平，开关S5的另一端连接具有失调电容的运算放大器(6)的A端，积分电容C5的两端连接在具有失调电容的运算放大器(6)的C端以及OUT+端，积分电容C6的两端连接在具有失调电容的运算放大器(6)的D端以及OUT-端，具有失调电容的运算放大器(6)的输出端与比较器单元(7)相连，且所述比较器单元(7)的输出与反馈电压单元(8)和数字低通滤波器单元(3)的输入相连。
5.如权利要求1所述的模数转换器，其特征在于，
所述低功耗循环结构模数转换器单元(2)，以全差分的电路结构实现；
其中，所述采样电容C7的一端连接开关S21和开关S19，采样电容C7的另一端连接开关S17和开关S23，开关S21的另一端连接固定电平，开关S19的另一端连接具有失调电容的运算放大器(6)的A端，开关S17的另一端连接反馈电压单元(8)的输出端VDAC+，开关S23的另一端连接具有失调电容的运算放大器(6)的OUT+端，采样电容C8的一端连接开关S20和开关S22，采样电容C8的另一端连接开关S18和开关S24，开关S22另一端连接固定电平，开关S20的另一端连接具有失调电容的运算放大器(6)的B端，开关S18的另一端连接反馈电压单元(8)的输出端VDAC-，开关S24的另一端连接具有失调电容的运算放大器(6)的OUT-端，积分电容C5的两端连接在具有失调电容的运算放大器(6)的C端以及OUT+端，积分电容C6的两端连接在具有失调电容的运算放大器(6)的D端以及OUT-端，具有失调电容的运算放大器(6)的输出端与比较器单元(7)相连，且比较器单元(7)的输出与移位寄存器单元(4)以及反馈电压单元(8)相连。
6.如权利要求1所述的模数转换器，其特征在于，还包括：
开关序列S31～S34，所述开关S32的一端与开关S31的一端连接，开关S32的另一端与开关S29的一端、开关S28的一端和积分电容C5的一端连接，开关S31的另一端与积分电容C5的另一端、具有失调电容的运算放大器(6)的OUT+端连接，开关S34的一端与开关S33的一端连接，开关S34的另一端与开关S30的一端、开关S27的一端和积分电容C6的一端连接，开关S33的另一端与积分电容C6的另一端、具有失调电容的运算放大器(6)的OUT-端连接。
7.如权利要求1所述的模数转换器，其特征在于，
所述一阶Sigma delta ADC单元(1)的增益系数为0.5。
8.如权利要求1所述的模数转换器，其特征在于，
所述比较器单元(7)与具有失调电容的运算放大器(6)的输出端相连，且所述比较器单元(7)采用1.5位的比较器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010262677.8A CN111342842A (zh) | 2020-04-03 | 2020-04-03 | 一种新型高速高精度模数转换器 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202010262677.8A CN111342842A (zh) | 2020-04-03 | 2020-04-03 | 一种新型高速高精度模数转换器 |
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| Publication Number | Publication Date |
|---|---|
| CN111342842A true CN111342842A (zh) | 2020-06-26 |
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|---|---|
| CN (1) | CN111342842A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111970006A (zh) * | 2020-08-05 | 2020-11-20 | 北京航空航天大学 | 循环式的模数转换器 |
| CN116671881A (zh) * | 2023-08-03 | 2023-09-01 | 北京九叁有方物联网科技有限公司 | 基于图神经网络的头戴式脑体作业能力评估设备及方法 |
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2020
- 2020-04-03 CN CN202010262677.8A patent/CN111342842A/zh active Pending
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