JP2002502565A

JP2002502565A - シグマ・デルタ変調器内の周期雑音を低減するための装置並びに方法

Info

Publication number: JP2002502565A
Application number: JP50058799A
Authority: JP
Inventors: フラナゲン、マッツ、オロフ; フレムロット、ペル、ヘンリック
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン
Priority date: 1997-05-27
Filing date: 1998-05-26
Publication date: 2002-01-22
Anticipated expiration: 2018-05-26
Also published as: EP1080534A2; EE03500B1; WO1998054840A2; AR012873A1; CO4790202A1; BR9809163A; WO1998054840A3; CN1260913A; SE9701986D0; JP4027434B2; EE9900536A; AU751275B2; KR20010013111A; US6175321B1; EP1080534B1; AU7793898A; SE9701986L; SE509408C2

Abstract

(57)【要約】本発明はシグマ・デルタ変調器内で周期雑音（アイドリング雑音）を低減したシグマ・デルタ変調装置ならびに方法に関する。この低減は２つの異なるディザー信号（２１７，２１８）をシグマ・デルタ変調器に加算することにより実現される。第１ディザー信号（２１８）はある周期の特定ビットパターンで構成され、一方第２ディザー信号（２１７）は別のある周期の疑似ランダム信号で構成されている。

Description

【発明の詳細な説明】シグマ・デルタ変調器内の周期雑音を低減するための装置並びに方法技術分野本発明は周期雑音を低減したシグマ・デルタ変調の方法に関する。関連技術の説明その中でアナログ／ディジタルまたはディジタル／アナログ変換が実行されている多くのオーディオ装置、例えば移動電話またはＣＤプレーヤでは、シグマ・デルタ変調器がアナログ／ディジタルまたはディジタル／アナログ変換器で使用されている。従来技術に基づくシグマ・デルタ変調器は多数の積分器、多数の増幅器および１つの量子化器を含む。これらはシグマ・デルタ変調器に特徴な方法で構成されている。シグマ・デルタ変調器の構成を以下に説明する。シグマ・デルタ変調器ではその入力信号が低いか、一定であるかまたはゆっくりと変化しているとき、いわゆる周期雑音またはアイドリング雑音が生じる。周期雑音の強度は比較的小さいが人の耳には十分に聞こえる。この雑音は、従って間こえないレベルまで低減されなければならない。ＥＰ０７０９９６９Ａ２において、ディザー（Dither）信号により周期雑音を低減したシグマ・デルタ変調器が開示されている。ディザー信号はランダム信号であり、例えば疑似雑音コード（ＰＮコード）である。このディザー信号がシグマ・デルタ変調器の１つまたは複数の場所で加算される。シグマ・デルタ変調器内の何処でディザー信号が加算されるかによって、この加算に先だって信号には特定のフィルタでフィルタ処理がなされる。ＰＮコードの好適な長さは、このＰＮコードの周期がシグマ・デルタ変調器で取り扱われる最低周波数の周期よりも十分に長いものである。ＰＮコードは少なくとも２１ビット長でなければならない。ディザー信号の整流されたＡＣ電力はシグマ・デルタ変調器の次数に依存する。この解決方法の１つの欠点は、ディザー信号を加算する場所を何処に選択されるかによって１つまたは複数のフィルターが必要とされることである。シグマ・デルタ変調器内の周期雑音を低減するための別の共通の解決方法は、ディザー信号を積分器の１つの中に加算することである。ディザー信号はフィルタ処理無しで加算される。この解決方法はまたシグマ・デルタ変調器の性能が低下するという欠点を有する。シグマ・デルタ変調器内の信号／雑音比の低下は、シグマ・デルタ変調器の複雑さが増されなければならないことを意味する。これは希望するレベルの性能を維持するためにシグマ・デルタ変調器内で非常に多数の積分器が使用されなければならないことを意味する。シグマ・デルタ変調器がＤ／Ａ変換器の中に含まれる場合、信号／雑音比の低下に対して別の解決方法がある。Ｄ／Ａ変換器内の補間フィルタのオーバー・サンプリング速度を増加させたり、またはシグマ・デルタ変調器の出力部に構成されている低域濾波フィルタの複雑さを増したりすることが可能である。しかしながら、上記の３つの解決方法は電力消費の増加やシグマ・デルタ変調器の複雑さにつながり、これは移動電話の様な無線通信装置に対しては好ましくない。発明の要約本発明の目的はシグマ・デルタ変調器内の周期雑音（アイドル・トーン）を低減する問題を解決することである。本発明で解決される別の問題は周期雑音を低減する際に、シグマ・デルタ変調器から信号を出力するための信号／雑音比をシグマ・デルタ変調器を複雑にすることなく維持することである。本発明で解決される更に別の問題は周期雑音を低減する際に、シグマ・デルタ変調器に関する本発明の装置並びに本発明の方法がＤ／Ａ変換器の中に含まれる場合、Ｄ／Ａ変換器から信号を出力するための信号／雑音比をＤ／Ａ変換器を複雑にすることなく維持することである。従って本発明の１つの目的は、変調出力信号内の周期雑音が低減されたシグマ・デルタ変調器に関する装置並びに方法を提供することである。別の目的は、周期雑音を低減する際に、変調処理を実行するシグマ・デルタ変調器の複雑さを増すことなくシグマ・デルタ変調器の出力信号の良好な信号／雑音比を維持することである。上記の問題は本発明に基づき、シグマ・デルタ変調器に２つの異なる信号を追加することにより解決されている。第一信号は比較的短い周期を有する。前記第一信号はシグマ・デルタ変調器の最上位ビットの１つに加算される。第二信号は前記第一信号に比較して長い周期を有する。第二信号はシグマ・デルタ変調器内に含まれる積分器の１つの最下位ビットに加算される。本発明の装置並びに本発明の方法の１つの長所は、周期雑音の低減がシグマ・デルタ変調器からの出力信号の信号／雑音比の低下を引き起こさずに実行されることである。本発明の別の長所は、周期雑音を低減する際に複雑さが低く保たれているので、比較的消費電力の小さなシグマ・デルタ変調器が得られる点である。本発明を提出された実施例に基づき、添付図を参照して更に詳細に説明する。図面の簡単な説明図１はシグマ・デルタ変調器を含むＤ／Ａ変換器のブロック図。図２は本発明の装置並びに本発明の方法の１つの実施例を表すシグマ・デルタ変調器のブロック図。図３は本発明の装置並びに本発明の方法の別の実施例を表すシグマ・デルタ変調器のブロック図。図４は本発明の装置並びに本発明の方法の更に別の実施例を表すシグマ・デルタ変調器のブロック図。図５は本発明の装置並びに本発明の方法の更に別の実施例を表すシグマ・デルタ変調器のブロック図。実施例の詳細な説明図１は従来技術に基づくＤ／Ａ変換器１００のブロック図である。Ｄ／Ａ変換器１００は離散時間補間フィルタ１０２を含み、多数のＮビットを含む離散時間信号１０１を受信するように構成されている。例えば、Ｄ／Ａ変換器１００がＧＳＭ移動電話の中に構成されている場合、離散時間信号１０１はディジタル１３ビット信号である。離散時間補間フィルタ１０２は受信された離散時間信号１０１のサンプリング速度を増して、より高いサンプリング速度を有する新たな離散時間信号１０３が得られるようにしている。このサンプリング速度の増加は、Ｄ／Ａ変換器１００から受信されるアナログ出力信号１０８内でより良い信号／雑音比を得るために実施される。高い方のサンプリング速度と低い方のサンプリング速度との間の比率を此処ではオーバー・サンプリング比率（ＯＳＲ）と呼ぶ。新たな離散時間信号１０３はシグマ・デルタ変調器１０４に供給される。複数の積分器と量子化器とを含むシグマ・デルタ変調器１０４は、出力信号１０６を生成するように構成されている。出力信号１０６は事前に決定された数の強度レベルを仮定できる。前記出力信号１０６はしばしば２つの異なるレベルのみの１ビット信号である。この様な場合Ｎビットで表現された値から、２つの異なる強度値と仮定できる複数のサンプルへの変換が実行される。離散時間信号１０６は低域濾波フィルタ１０７に供給され、これは離散時間１ビット信号１０６を異なる強度値の間で平均化し、この方法でアナログ信号１０８を得るように構成されている。Ａ／Ｄ変換器は原理的に上述とは反対の方法で機能する。１つの違いはＤ／Ａ変換器１００が主としてディジタル・ハードウェア１０５で実現されるのに対し、Ａ／Ｄ変換器は主としてアナログ構成要素で実現されている点である。図２は発明の装置および発明の方法の１つの実施例を表すシグマ・デルタ変調器のブロック図である。シグマ・デルタ変調器１０４は前記シグマ・デルタ変調器の入力２０６に発生する離散時間信号１０３を受信し、出力信号１０６をシグマ・デルタ変調器の出力２０７として生成するように構成されている。出力信号１０６は離散時間信号１０３に依存する。シグマ・デルタ変調器１０４は２つの積分器２００，２０１、１つの量子化器２０２、３つの加算器２０３，２０４，２０５、第１ディザー信号２１８を生成するように意図された１つの第１ディザー生成器２１６そして第２ディザー信号２１７を生成するように意図された１つの第２ディザー生成器２１５を含む。第１ディザー生成器２１６において、これは第１ディザー信号２１８が格納される、例えばメモリまたはシフト・レジスタであっても構わない。第１ディザー信号２１８は事前に定義された強度の比較的短い周期を有する１ビット・シーケンスである。この比較的短い周期とは第１ディザー信号２１８がＤ／Ａ変換器１００で意図されている周波数範囲のどの周波数成分をも含まないことを意味している。例えば、人の耳を意図しているオーディオ装置において、この周波数範囲は人の耳で知覚される周波数に対応する、すなわちほぼ０−２０ｋＨｚに等しい周波数範囲である。第１ディザー信号の強度および周期をどの様に選択するかを以下に説明する。例えば最大長シフトレジスタである第２ディザー生成器２１５から、第２ディザー信号２１７が長周期、低強度で白色雑音に類似した統計的属性を具備して生成される。長さおよび強度をどの様に選択するかを以下に説明する。第２ディザー信号２１７は１ビット・シーケンスであり、これは長さ２２の最大長シフトレジスタで４秒より長い周期で生成された場合、白色雑音に類似した統計的属性が得られる。４秒の周期は此処では顧客的長い周期とみなされる。このディザー信号は一義的に、第１ディザー信号２１８に依存してシグマ・デルタ変調器で意図されている周波数範囲内のトーンを有する出力信号を、シグマ・デルタ変調器が発生させないように意図するものである。加算器２０３は離散時間信号１０３を出力信号１０６に加算するように構成されており、この出力信号１０６はフィードバック接続２０８により増幅器２１９を通してフィードバックされて、第１和信号２０９が得られる。増幅器２１９の増幅係数ｋは当業分野で知られている方法で選択される。ｋがｋ＜０として選択される場合、前記離散時間信号１０３から前記出力信号の引き算が実行される。前記第１和信号２０９は積分器２００の中で積分されて、第１積分信号２１０が得られる。加算器２０４は前記第１積分信号２１０を出力信号１０６に加算するように構成されており、この出力信号１０６は増幅器２２０を通して先に説明したのと同じ方法でフィードバックされている。第１部分和がこの加算で得られる。加算器２０４は第１ディザー信号２１８を第一部分和の最上位ビットの１つに加算するように構成されている。この加算器の中で実行される加算はもちろん反対の順序でも実施できる。これにより第２和信号２１１が得られる。第２和信号２１１は積分器２０１の中で積分されて、第２積分信号２１２が得られる。加算器２０５は第２積分信号を、増幅器２２１にフィードバックされた出力信号１０６と、第２ディザー信号２１８とに加算するように構成されており、これにより第３和信号２１４が得られる。第２ディザー信号２１８は最下位ビットの１つに加算される。第３和信号は、出力信号１０６を生成するように構成されている量子化器２０２の入力２１３として発生する。出力信号１０６は２つのレベルの信号と仮定できる。出力信号１０６は、それぞれの倍率係数ｋ，ｌ，ｍを具備した３つの増幅器２１９，２２０，２２１を通してフィードバックされる。倍率係数ｋ，ｌ，ｍは異なる方法で定められるはずである。しかしながら一般的に、雑音と信号に関する伝達関数の分析が行われなければならない。前記倍率係数をどのように決定するかは当業者には以前から知られている。第１ディザー信号２１８は事前に決定されたスペクトル属性を有する１ビット信号である。第１ディザー信号は受信信号１０１の予め定められたサンプリング周波数ｆｓおよび決定されたＯＳＲ（オーバー・サンプリング比）に対して、Ｄ／Ａ変換器１００に対して考えられている範囲ｆＢ、これは例えば移動電話の基本帯域範囲内の周波数成分を含むべきではない。上記を満足させるために、第１ディザー信号２１８の長さはＤ／Ａ変換器に対して意図されている周波数範囲の最も高い周波数ｆＢＨの周期よりも好適に短くなければならない。これは第２ディザー信号２１７が（１／ｆ_BH）×ｆ_s×ＯＳＲビットよりも短ビットシーケンスで選択されると実現できる。人間の耳は２０ｋＨｚ間でのトーンを知覚できるので、これが例えば移動電話機内に構成された場合、Ｄ／Ａ変換器の最高周波数を与える。例えば、サンプリング速度ｆ_s＝８０００ＨｚでＯＳＲ＝６４を使用すると、第１ディザー信号２１８が人の可聴周波数範囲内の周波数成分を含まないことという要求は、第１ディザー信号が２６ビットよりも短く選択されると満たされる。これは上記の値を先に述べた式に代入して得られる：（１／２００００）×８０００×６４≒２６ビット。第１ディザー信号の強度は好適に、フィードバックされた出力信号の強度よりも４−３２倍小さく選択される。第１ディザー信号強度の選択は、シグマ・デルタ変調器および第１ディザー信号が加算されるビットの構造に依存する。第１ディザー信号の強度はシグマ・デルタ変調器の構造が決定された後にシミュレートされる。第２ディザー信号２１７は、白色雑音に相当する統計的属性を有するビットシーケンスである。これは例えば最大長シフト・レジスタで生成された疑似雑音（ＰＮ）コードである。このディザー信号の周期は好適に数秒の長さが必要である。例えば４秒の周期が望ましく、サンプリング速度ｆ_sが８０００Ｈｚに等しくまたＯＳＲが６４に等しい場合、ビット・シーケンス、その周期は２０４８０００ビット（４×８０００×６４＝２０４８０００）よりも長くなければならない。このシーケンスは長さ２２の最大長シフトレジスタを用いて得られるが、これは（２²²−１）＝４１９４３０３の周期を与える。ある長さの最大長シフトレジスタの設計方法は当業者には良く知られている。第１ディザー信号の強度は、制御可能な強度を具備したディザー生成器２１６をシグマ・デルタ変調器内の加算器に接続することで決定できる。この強度は出力信号１０８の中に周期雑音が見られなくなるまで増加される。これは種々の方法でチェック可能であり、例えば信号の周波数成分を蓄積するスペクトル分析器を、出力信号１０８を蓄積するように接続することでチェック出来る。本実施例において、第１ディザー信号２１８を同様に加算器２０５に接続し、また第２ディザー信号２１７を加算器２０３，２０４に接続することも可能である。上記と同じ結果が得られるであろう。図３は本発明の装置並びに本発明の方法の第２の実施例を表すシグマ・デルタ変調器のブロック図である。図２に関連して説明した実施例と図３に示すものとの違いは、図３に示す実施例は追加の積分器３００、従って３次シグマ・デルタ変調器と呼ばれる、と１つの加算器３０２と１つの増幅器３０１とを含むことである。入力信号１０３が、増幅器３０１で増幅された出力信号１０６と加算器３０２の中で加算され、これにより和信号が得られる。この和信号は積分器３００の中で積分されて積分信号３０３を生成する。図２に関連して説明された入力信号１０３の代わりに、加算器２０３は入力信号３０３を得る。その他の全てに関してシグマ・デルタ変調器は図２に関連して先に説明したように機能する。先に説明した２つの実施例の中で使用されている、ディザー信号２１７とディザー信号２１８はもちろん完全に同一の信号では無いが、先に説明した方法で調整されている。この実施例において第１ディザー信号２１８を同様に加算器２０３，２０５の１つに接続し、第２ディザー信号２１７を加算器２０３，２０４，３０２の１つに接続することも可能である。上記と同じ結果が得られるであろう。図４は本発明の装置および本発明の方法の別の実施例を表すシグマ・デルタ変調器のブロック図である。この実施例と図２に関連して説明したものとの間の違いは、ディザー生成器２１６，２１６の位置が変化していることである。ディザー生成器２１５の１つで生成された第一ディザー信号４１７は第一積分信号２１０と増幅器２２０を通してフィードバックされた出力信号１０６に加算器２０４の中で、図２に関連してディザー信号２１７について記述したのと同様な方法で加算され、第２和信号４１１が得られる。和信号４１１は積分器２０１で積分され、これにより第２積分信号４１２が得られる。第２ディザー信号４１８が第２積分信号４１２と、増幅器２２１を通してフィードバックされた出力信号１０６に加算され、これにより第３和信号４１４が得られる。前記加算は図２に関連してディザー信号２１８について記述したのと同一の方法で実施される。出力信号１０６は出力１０６部に、先に記述したのと同様な方法で、第３和信号４１４を量子化２０２することにより得られる。図５は本発明のシグマ・デルタ変調器の更に別の実施例のブロック図である。図３に関連して説明したものとの間の違いは、ディザー生成器２１６，２１５の位置が変化していることである。ディザー生成器２１５の１つで生成された第一ディザー信号４１７は第一積分信号２１０と増幅器２２０を通してフィードバックされた出力信号１０６に加算器２０４の中で、図３に関連してディザー信号２１７について記述したのと同様な方法で加算され、第２和信号５１１が得られる。和信号５１１は積分器２０１で積分され、これにより第２積分信号５１２が得られる。第２ディザー信号４１８が第２積分信号５１２と、増幅器２２１を通してフィードバックされた出力信号１０６に加算され、これにより第３和信号５１４が得られる。前記加算は図３に関連してディザー信号２１８について記述したのと同一の方法で実施される。出力信号１０６は出力１０６部に、先に記述したのと同様な方法で、第３和信号４１４を量子化２０２することにより得られる。本発明はもちろん先に記述され図に示されたものに制限されるものではなく、請求の範囲内で変更が可能である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims

【特許請求の範囲】 1. シグマ・デルタ変調の方法であって、周期雑音を低減して実施される前記方法が、ａ）予め定められた係数ｋを掛けられた出力信号（１０６）が加算された入力信号（１０３）に相当する信号（２０９、図２）の少なくとも一つの第１の積分（２００）であって、これによって、第１の積分信号（２１０）を得、ｂ）第１の信号（２１８）が加算された前記第１の積分信号（２１０）の少なくとも一つの第２の積分（２０１）であって、これによって、第２の積分信号（２１２）が得、ｃ）第２の信号（２１７）が加算された前記第２の積分信号（２１２）の量子化であって、これによって、前記出力信号（１０６）を得る段階を備え、前記第１の信号（２１８）を一定の周期の特定のビットマップで構成し、前記第２の信号（２１７）を一定の擬似ランダム信号で構成する、ことを特徴とする方法。２．請求項１記載の方法において、第１の信号（２１８）を前記第２の信号（２１７）の周期よりも比較的短い、予め定められた周期の１ビット離散時間シーケンスで構成し、第２の信号（２１７）を予め定められた周期の１ビット離散時間シーケンスで構成することを特徴とする方法。３．前記入力信号（１０３）と前記第１の積分信号（２１０）とがＮビット時間離散信号で構成する、請求項２記載の方法において、第１の信号（２１８）を前記第１の積分信号（２１０）内の予め定められたビットに加算し、第２の信号（２１７）を第２の積分信号（２１２）内の最下位ビットに加算し、前記出力信号（１０６）を１ビット時間離散信号で構成することを特徴とする方法。４．請求項２および３のいずれかに記載の方法において、第１の信号（２１８）の周期は、その周波数成分がシグマ・デルタ変調器の周波数範囲の外側にあるように定められ、第２の信号（２１７）の周期はその繰り返しシーケンスを人の耳に聞こえない周波数となるように十分長くすることを特徴とする方法。５．シグマ・デルタ変調器の周波数範囲が人の耳に聞こえる範囲である、請求項４記載の方法において、第１の信号（２１８）の周期が人の耳に聞こえない周波数で繰り返されることを特徴とする方法。６．先行の請求の範囲のいずれか１つに記載の方法において、前記第２の積分（２０１）が、予め決定された係数１を掛け算された前記出力信号（１０６）の加算に先立って行われ、量子化（２０２）が、予め決定された係数ｍを掛け算された前記出力信号（１０６）の加算に先立って行われることを特徴とする方法。７．シグマ・デルタ変調の方法であって、周期雑音を低減して実施される前記方法が、ａ）予め定められた係数ｋを掛けられた出力信号（１０６）が加算された入力信号（１０３）に相当する信号（２０９、図４）の少なくとも一つの第１の積分（２００）であって、これによって、第１の積分信号（２１０）が得、ｂ）第１の信号（４１７）が加算された前記第１の積分信号（２１０）の少なくとも一つの第２の積分（２０１）であって、これによって、第２の積分信号（４１２）が得、ｃ）第２の信号（４１８）が加算された前記第２の積分信号（４１２）の量子化であって、これによって、前記出力信号（１０６）を得る段階を備え、前記第１の信号（４１７）を一定の周期の疑似ランダム信号で構成し、前記第２の信号（４１８）を一定の周期の特定のビットマップで構成する、ことを特徴とする方法。８．請求項７記載の方法において、第１の信号（４１７）を予め定められた周期の１ビット離散時間シーケンスで構成し、第２の信号（４１８）を前記第１の信号の周期よりも比較的短い、予め定められた周期の１ビット離散時間シーケンスで構成することを特徴とする方法。９．前記入力信号（１０３）と前記第１の積分信号（２１０）とをＮビット時間離散信号で構成する、請求項８記載の方法において、第１の信号（４１７）を第２の積分信号（２１２）内の最下位ビットに加算し、第２の信号（４１８）を前記第１の積分信号（２１０）内の予め定められたビットに加算し、前記出力信号（１０６）を１ビット時間離散信号で構成することを特徴とする方法。１０．請求項８および９のいずれかに記載の方法において、第１の信号（４１７）の周期をその繰り返しシーケンスを人の耳に聞こえない周波数となるように十分長くし、第２の信号（４１８）の周期を、その周波数成分がシグマ・デルタ変調器の周波数範囲の外側にあるようにすることを特徴とする方法。１１．シグマ・デルタ変調器の周波数範囲が人の耳に聞こえる範囲である、請求項10記載の方法において、第１の信号（４１８）の周期が人の耳に聞こえない周波数で繰り返されることを特徴とする方法。１２．先行の請求の範囲のいずれか１つに記載の方法において、前記第２の積分（２０１）を、予め決定された係数１を掛け算された前記出力信号（１０６）の加算に先立って行い、量子化（２０２）を、予め定められた係数ｍを掛け算された前記出力信号（１０６）の加算に先立って行うことを特徴とする方法。１３．シグマ・デルタ変調を行う装置であって、前記シグマ・デルタ変調が周期雑音を低減して実行される前記装置が、ａ）予め定められた係数ｋを掛けられた出力信号（１０６）が加算された入力信号（１０３）に相当する信号（２０９、図４）を積分して第１の積分信号（２１０）が得られるように構成された、少なくとも１つの第１の積分器（２００）と、ｂ）第１の信号（２１８）に加算された前記第１の積分信号（２１０）を積分して第２の積分信号（２１２）が得られるように構成された、少なくとも１つの第２の積分器（２０１）と、ｃ）第２の信号（２１７）に加算された前記第２の積分信号（２１２）を量子化して前記出力信号（１０６）が得られるように構成された、量子化器（２０２）とを備え、第１のディザー生成器（２１６）が特定のビットマップで構成された前記第１の信号（２１８）を生成するように構成され、第２のディザー生成器（２１５）が疑似ランダム信号で構成された前記第２の信号（２１７）を生成するように構成されていることを特徴とする装置。１４．請求項１３記載の装置において、前記第１のディザー生成器（２１６）がメモリ装置で構成され、前記第２のディザー生成器（２１５）が最大長シフトレジスタで構成されていることを特徴とする装置。１５．請求項１３記載の装置において、前記第１のディザー生成器（２１６）がシフトレジスタで構成され、前記第２のディザー生成器（２１５）が最大長シフトレジスタで構成されていることを特徴とする装置。１６．請求項１３から請求項１５のいずれか１つに記載の装置において、第１の加算器（２０４）が、予め決定された係数１を掛け算された前記出力信号（１０６）を第１の積分信号（２１０）に加算するように構成され、第２の加算器（２０５）が、予め決定された係数ｍを掛け算された前記出力信号（１０６）を第２の積分信号（２１２）に加算するように構成されていることを特徴とする装置。１７．シグマ・デルタ変調を行う装置であって、前記シグマ・デルタ変調が周期雑音を低減して実行される前記装置が、ａ）予め定められた係数ｋを掛けられた出力信号（１０６）が加算された入力信号（１０３）に相当する信号（２０９、図４）を積分して第１の積分信号（２１０）が得られるように構成された、少なくとも１つの第１の積分器（２００）と、ｂ）第１の信号（４１７）に加算された前記第１の積分信号（２１０）を積分して第２の積分信号（４１２）が得られるように構成された、少なくとも１つの第２の積分器（２０１）と、ｃ）第２の信号（４１８）に加算された前記第２の積分信号（４１２）を量子化して前記出力信号（１０６）が得られるように構成された、量子化器（２０２）を備え、第１のディザー生成器（２１５）がある周期の疑似雑音信号で構成された第１の信号（４１７）を生成するように構成され、第２のディザー生成器（２１６）がある周期の特定のビットマップで構成された第２の信号（４１８）を生成するように構成されていることを特徴とする装置。１８．請求項１７記載の装置において、前記第１のディザー生成器（２１５）が長シフトレジスタで構成され、前記第２のディザー生成器（２１６）がメモリ装置で構成されていることを特徴とする装置。１９．請求項１７記載の装置において、前記第１のディザー生成器（２１５）が最大長シフトレジスタで構成され、前記第２のディザー生成器（２１６）がシフトレジスタで構成されていることを特徴とする装置。２０．請求項１７から請求項１９のいずれか１つに記載の装置において、前記第１の加算器（２０４）が、予め決定された係数１を掛け算された前記出力信号（１０６）を前記第１の積分信号（２１０）に加算するように構成され、前記第２の加算器（２０５）が、予め決定された係数ｍを掛け算された前記出力信号（１０６）を前記第２の積分信号（２１２）に加算するように構成されていることを特徴とする装置。２１．Ｎビット時間離散信号（１０１）を該時間離散信号（１０１）に対応し低減された周期雑音を具備するアナログ信号（１０８）に変換するためのディジタル／アナログ変換の方法であって、前記方法が、特定のサンプリング速度のＮビット時間離散信号（１０１）の補間フィルタ処理（１０２）であって、これによって、より高いサンプリング速度の時間離散信号（１０３）を得、前記より高いサンプリング速度を具備した時間離散信号（１０３）のシグマ・デルタ変調（１０４）であって、これによって、一定個数の強度レベルを有する出力信号（１０６）を得、前記出力信号（１０６）の低域濾波処理（１０７）であって、これによって、Ｎビット時間離散信号（１０１）に対応するアナログ信号（１０８）を得るステップを備え、シグマ・デルタ変調を請求項１記載の方法に基づいて実行することを特徴とする方法。２２．Ｎビット時間離散信号（１０１）を該時間離散信号（１０１）に対応し低減された周期雑音を具備するアナログ信号（１０８）に変換するためのディジタル／アナログ変換の方法であって、前記方法が、特定のサンプリング速度のＮビット時間離散信号（１０１）のフィルタ処理（１０２）であって、これによって、より高いサンプリング速度の時間離散信号（１０３）を得、前記より高いサンプリング速度を具備した時間離散信号（１０３）のシグマ・デルタ変調（１０４）であって、これによって、一定個数の振幅レベルを有する出力信号（１０６）を得、前記出力信号（１０６）の低域濾波処理（１０７）であって、これによって、Ｎビット時間離散信号（１０１）に対応するアナログ信号（１０８）を得るステップを備え、シグマ・デルタ変調を請求項７記載の方法に基づいて実行することを特徴とする方法。２３．Ｎビット時間離散信号（１０１）を該時間離散信号（１０１）に対応し低減された周期雑音を具備するアナログ信号（１０８）に変換するためのディジタル／アナログ変換装置であって、前記装置が、特定のサンプリング速度のＮビット時間離散信号（１０１）をフィルタ処理し、より高いサンプリング速度の時間離散信号（１０３）を得るための補間フィルタ処理（１０２）装置と、前記より高いサンプリング速度を具備した時間離散信号（１０３）をシグマ・デルタ変調して、ある個数の強度レベルを有する出力信号（１０６）を得るためのシグマ・デルタ変調（１０４）装置と、前記出力信号（１０６）を低域濾波処理して、Ｎビット時間離散信号（１０１）に対応するアナログ信号（１０８）を得るための低域濾波（１０７）装置とを備え、シグマ・デルタ変調装置が請求項１３記載の装置に基づいて構成されることを特徴とする装置。２４．Ｎビット時間離散信号（１０１）を該時間離散信号（１０１）に対応し低減された周期雑音を具備するアナログ信号（１０８）に変換するためのディジタル／アナログ変換装置であって、前記装置が、特定のサンプリング速度のＮビット時間離散信号（１０１）をフィルタ処理し、より高いサンプリング速度の時間離散信号（１０３）を得るための補間フィルタ処理（１０２）装置と、前記より高いサンプリング速度を具備した時間離散信号（１０３）をシグマ・デルタ変調して、ある個数の強度レベルを有する出力信号（１０６）を得るためのシグマ・デルタ変調（１０４）装置と、前記出力信号（１０６）を低域濾波処理して、Ｎビット時間離散信号（１０１）に対応するアナログ信号（１０８）を得るための低域濾波（１０７）装置とを備え、シグマ・デルタ変調装置が請求項１７記載の装置に基づいて構成されることを特徴とする装置。